JPH0566027B2

JPH0566027B2 -

Info

Publication number: JPH0566027B2
Application number: JP57226273A
Authority: JP
Inventors: Shinichiro Mitani; Kyoshi Pponma; Kanji Funaki; Tadafumi Tamura
Original assignee: Hitachi Microcomputer System Ltd; Hitachi Ltd; Hitachi Micro Systems Inc
Current assignee: Hitachi Microcomputer System Ltd; Hitachi Ltd; Renesas Technology America Inc
Priority date: 1982-12-24
Filing date: 1982-12-24
Publication date: 1993-09-20
Also published as: JPS59117258A

Description

【発明の詳細な説明】本発明は、半導体装置に関するものであり、特
に、ダイナミツク（Dynamic）型半導体メモリ
（Memory）の改良とその製造方法に関するもの
である。近来の半導体メモリは、DRAM（Ｄynamic
Ｒandom Ａccess Ｍemory）とSRAM（Ｓ
tatic ＲＡＭ）がその主流をなしている。上記
２者のなかでDRAMは、絶縁ゲート型電界効果
トランジスタ〔以下、MISFET（ＭＩＳＦield
Ｅffect Ｔransistor）という〕と容量とによ
つて構成されている。そして、DRAMは、前記容量を構成するゲー
ト電極下部の半導体基板表面近傍にメモリの情報
となずべき電荷を蓄え、その電荷が減衰するのに
要する時間が長いことを利用したものである。そ
のために、１つのDRAMのメモリセルＭ−CEL
の容量はある一定の電荷を蓄えるだけの容量面積
が必要である。さて、半導体分野の現在の傾向は、小さな半導
体チツプに形成べき半導体素子数を増加し、いわ
ゆる高集積化を図ることにある。当然のことなが
ら、高集化にともない前記半導体素子自身も縮小
されてくる。そのために、前述のDRAMのメモ
リセルＭ−CELの容量面積も集積度の向上とと
もに縮小し、ある一定の電荷を蓄積することがで
きなくなり、後述するような種々の問題点を生じ
てしまう。容量面積の縮小、つまり電荷蓄積量の低下によ
る第１の問題点は、情報の読み出しおよび書き込
み動作の高速化が図れないことである。この理由
は以下のように考えられる。小さな電荷蓄積量で
あれば、電荷蓄積量に対する放電などの電荷減衰
量の比率は高くなり、このため一定の電荷蓄積量
にすべき再書き込み（リフレツシユ）の頻度が多
くなる。この再書き込み時に情報の読み出しおよ
び書き込み動作をなすことは不可能であり、この
再書き込み時以外に前記情報の読み出し及び書き
込み動作をなさねばならない。従つて、前記情報
の読み出し及び書き込み動作をなすためには、再
書き込みの終了までその動作を停止させねばなら
ず前記DRAMの高速化を図ることができない。第２の問題点は、DRAMが誤動作を生じやす
くなることである。この理由は以下のように考え
られる。容量電荷蓄積量の大きさによつて情報の
“１”または“０”を形成しているが、高集積化
が進展すれば、容量電荷蓄積量も低下せざるをえ
ない。従つて、微妙な容量電荷蓄積量によつて情
報差を判断しなくてはならず、その判断精度が低
下する。この微な情報差のために、何らかの外部
因子によつて読み出しおよび書き込みの誤動作を
生じてしまう。さらに、第３の問題点は、α線よる影響度が大
きくなつてしまうことである。近来の半導体装置
は、半導体チツプをセラミツク（例えばアルミナ
セラミツク）、レジン等の材料によつてパツケー
ジしている。これらの材料には、微量ながらウラ
ン(U)、トリウム（Th）等の不安定な放射性元素
を含有している。この放射性元素は放射線を放出
しながら安定化してゆくものであり、このときに
発生する放射線の中でα線容量電荷に影響を与え
る。集積度が向上すれば、当然のことながら容量
電荷蓄積量が低下してくる。このために、α線に
よる影響度は大きくなり、ときには、容量電荷の
極性を反転させてしまうというソフトエラーなる
ものを生じてしまう。これらの種々の問題点から、容量の電荷蓄積量
はある一定の大きさを所持しなくてならず、従つ
て、DRAMメモリセルＭ−CELの高集積度を向
上することによつて信頼が低下るという欠点があ
つた。また、従来DRAMの形成にはLOCOS（ＬＯＣ
al Ｏxidation of Ｓilicon）技術が用いられて
いる。このLOCOSによる絶縁膜によつて、メモ
リセルＭ−CEL間を分離している。しかしながら、LOCOS技術によるDRAMは、
集積度を向上することに限界があつた。なぜなら
ば、例えば2μmプロセスによつて半導体素子間分
離のための絶縁膜を形成する場合において、2μm
幅の分離溝を有する耐酸化マスク例えばナイトラ
イド膜を半導体基板表面に形成し、この状態で該
半導体基板を熱処理すれば上記分離溝部分に該当
する半導体基板に絶縁膜が形成される。この絶縁
膜は、メモリセルＭ−CEL間を電気的に分離す
るために比較的厚いものではなくてはならない。
従つて、その厚さを形成するためには、同時にそ
の厚み分の寸法が分離溝幅の両側に加算されるた
め、当所の2μm幅の分離溝が必要以上の大きなも
のになつてしまう。従のLOCOS技術による
DRAMは、メモリセルＭ−CEL間の分離に要す
る面積が大きく、前述のように、集積度を向上す
ることに限界があるという欠点があつた。従つて、本発明の目的は、前記種々の欠点を除
去し、高集積化に適し、かつ、信頼性の高い半導
体装置とその製造方法を提供することにある。以下、実施例とともに、本発明を詳細に説明す
る。まず、本発明をオープン・ビツトライン方式
（１交点方式）に適用した場合について説明する。第１図は、本発明を適用したオープンビツトラ
イン方式（１交点方式）のDRAMICのレイアウ
トパターンを示す平面図である。この例では、一
個のIC（Ｉntegrated Ｃircuit）チツプの中にメ
モリアレイＭ−ARYが２つに分けられたいわゆ
る２マツト方式を適用している。第１図にすように、複数のメモリセルＭ−
CELによつて構成されたメモリアレイＭ−ARY₁
とメモリアレイＭ−ARY₂によつて１つのマツト
を構成し、同様にメモリアレイＭ−ARY₃とメモ
リアレイＭ−ARY₄よつて１つのマツトを構成し
ている。この２つのマツトはICチツプの中で、
互いに分離して配置されている。メモリアレイＭ−ARY₁とメモリアレイＭ−
ARY₂との間には、それらのためのセンスアンプ
SA₁が配置され、さらに、メモリアレイＭ−
ARY₁とセンスアンプSA₁との間にはメモリアレ
イＭ−ARY₁のためのカラムデコーダＣ−DCR₁
が、メモリアレイＭ−ARY₂とセンスアンプSA₁
との間にはメモリアレイＭ−ARY₂のめのカラム
デコーダＣ−DCR₂が配置されている。メモリアレイＭ−ARY₃とメモリアレイＭ−
ARY₄との間には、それらのためのセンスアンプ
SA₂が配置され、さらに、メモリアレイＭ−
ARY₃とセンスアンプSA₂との間にはメモリアレ
イＭ−ARY₃のためのカラムデコーダＣ−DCR₃
が、メモリアレイＭ−ARY₄センスアンプSA₂と
の間にはメモリアレイＭ−ARY₄のためのカラム
デコーダＣ−DCR₄が配置されている。 ICチツプの上部には、メインアンプMA、デー
タ入力バツフアDIB、データ出力バツフアDOB、
ライト信号発生回路Ｗ−SG，RAS信号発生回路
RAS−SG，CAS信号発生回路CAS−SGが配設
されている。そして、これらの回路に近接して、
RAS信号印加パツドＰ−，信号印加パ
ツトＰ−、データ信号印加パツトＰ−Din，
V_SS電圧供給パツトＰ−V_SS，信号印加パツ
トＰ−、データ信号取り出しパツトＰ−
Doutおよびアドレス信号印加パツトＰ−A₇が配
置されている。前記信号発生回路あるいはメイン
アンプMAのような占有面積の大きな回路の上部
には、V_BB発生回路V_BB−Ｇが配置されている。 ICチツプの下部には、ロウデコーダＲ−DCR，
RAS信号発生回路RAS−SG、ロウアドレスイン
バーバツフア回路RAIB、コーマンアドレスイン
バータバツフア回路CAIBよびワードラインドラ
イバ回路WLDが配置されている。そして、これ
らの回路に近接して、アドレス信号供給パツトＰ
−A₀〜Ｐ−A₆およびV_CC電圧供給パツトＰ−V_CC
が配置されている。第２図および第３図は、第１図に示す
DRAMICのメモリアレイＭ−ARYの要部を等価
的に示した回路図である。第２図は全てのメモリ
セルＭ−CELが同一である１／2V_CC方式を用い
た場合を示すものであり、第３図は複数のメモリ
セルＭ−CELの中でその一部がダミーセルＤ−
CELであるダミーセル方式を用いた場合をすも
のである。第２図において、SA₁₁〜SA_1oは縦方向に複数
個配置されたセンスアンプであり、各々の両側に
配置されているビツト線BL間の微小な電圧差を
増幅するものである。センスアンプSA₁₁の両側
からはビツト線BL₁₁，BL₂₁が延在している。メ
モリアレイＭ−ARY₁側のビツト線LB₁₁は、
MISFETと容量Ｃによつて構成されるメモリセ
ルMC_1-11，MC_1-21，……の前記MISFETのドレ
イン（またはソース）と接続している。メモリア
レイＭ−ARY₂側のビツト線BL₂₁は、メモリセル
MC_2-11，MC_2-21，……のMISFETのドレイン
（またはソース）と接続している。同様に、セン
スアンプSA₁₂〜SA_1oの各々の両側からビツト線
BLが延在し、該ビツト線BLは各々のメモリセル
Ｍ−CELのMISFETのドレイン（またはソース）
と接続しており、メモリアレイＭ−ARYの１マ
ツトを構成している。WL₁₁，WL₁₂，……，
WL₂₁，WL₂₂，……はワード線で、縦方向のメモ
リセルＭ−CELと共有のものであり、各々メモ
リセルＭ−CELのゲート電極と接続している。
Ｃは各々のメモリセルＭ−CELの容量であり、
各々のメモリセルＭ−CELの容量Ｃは同じであ
る。SW₁〜SW_oはセンスアンプSAの両側から延
在するビツト線BL間を短させるためのスイツチ
であり、これによつてダミーセルＤ−CELを必
要としないようになつている。このスイツチSW
は、例えばMISFETによつて構成すればよい。同図に示すように、センスアンプSAの両側か
らビツト線BLが延在する方式をオープン・ビツ
ト方式（または１交点方式）という。第１図に示
すレイアウトパターンは、この方式に適したもの
である。第３図において、第２図と同様の機能を有する
ものは同一記号を付け、その説明は省略する。第３図は、第２図に示すスイツチSW₁〜SW_oを
除去して、メモリセルＭ−CELの容量Ｃの２分
の１の容量C_Dを有するダミーセルＤ−CELを配
置したものである。同図において、DC_1-1〜
DC_1-ｎはメモリアレイＭ−ARY₁のダミーセル
Ｄ−CELである。DC_2-1〜DC_2-oメモリアレイＭ
−ARY₂のダミーセルＤ−CELである。第４図〜第６図は、本発明の第１実施例に従つ
たRAMICの構造を説明するための概要図であ
る。なお、全図において、同様の機能を有するもの
は同一記号を付け、そのくり返の説明は省略す
る。第４図は、第１図に示したオープンビツトライ
ン方式にしたがつて、DRAMメモリアレイＭ−
ARYを構成したときの要部を示す平面図である。
なお、説明を容易にするために、各配線間の絶縁
膜などは図示していない。図中、右側において、半導体基板１と該半導体
基板１上にCVD（Ｃhemical Ｖapour Ｄ
eposition）法等によつて設けられたエピタキシ
ヤル層２とからなるICチツプに複数個のセンス
アンプSAが縦方向に配置されている。このセン
スアンプSAの各々の両側からは、アルミニウム
（Al）、多結晶シリコン（以下、ポリシリコンと
いう）等からなるビツト線１０が延在している。図中、左側はメモリアレイＭ−ARYの一部分
を示したものである。１つのメモリセルＭ−
CELは点線によつて囲まれた部分である。上記
ICチツプには、格子状状の溝４が設けられてお
り、該溝４はメモリセルＭ−CEL間を分離し、
かつ、容量電極を設けるためのものである。容量
電極（図示していない）は、溝４に導電材を埋込
み、あるいはその一部がICチツプ上にオーバラ
ツプして設けるようになつている。１つのメモリセルＭ−CELは、センスアンプ
SAから延在している行状に設けられたビツト線
１０と列状に設けられたワード線７が交差する交
差部に配置されている。１２はビツト線１０とそ
の下部に位置する半導体領域（図示していない）
との接続部（コンタクト）である。第５図は、第４図に示した、メモリセルＭ−
CELを製造する場合において、ICチツプに設け
る溝を示す斜視部分断面図である。本実施例にお
いては、半導体基板とその上部に設けたエピタキ
シヤル層からなるICチツプを用た場合において
説明する。第５図において、１はシリコン単結晶からなる
p⁺型の半導体基板であり、その上部にはCVD法
などによつて形成したP^-型のエピタキシヤル層
２を備えている。４は溝であり、導電材料を埋込み、あるいはそ
の一部がICチツプ上にオーバラツプして容量電
極を設ける部分である。さらに、溝４はメモリセ
ルＭ−CEL間を電気的に分離するものである。
そのために溝４の深さは基本的には、半導体基板
１に達するか、またはそれ以上でなければならな
い。ただし、容量電極と半導体基板１とを逆バイ
アスに印加すればエピタキシヤル層内に溝４の深
さを留どめてもよい。その条件としては、逆バイ
アスによつて容量電極６低部から広がる空乏層が
半導体基板１に達するか、あるいは、その内部に
入り込むこと。さらに、その寄生MISしきい値が
ある一定の値をすることでなければならない。溝４の線は、その半導体装置の製造工程におけ
る最小寸法にすればよい。例えば、最小寸法が
1μm（以下、1μmプロセスと称する）であれば、
溝４の幅は1μmの寸法にすればよい。第６図は、第５図に示すICチツプを用いて、
第４図に示すメモリアレイＭ−ARYを構成した
ときの斜視部分断面図である。第６図において、５はエピタキシヤル層２の表
面および溝４の内面を覆うように設けられた絶縁
膜である。この絶縁膜５の材料としては、二酸化
シリコン（SiO₂）またはナイトライド（Si₃N₄）
等、あるいはれらの組合せからなるものでよい。６はポリシリコン等からなるｎ型の容量電極で
あり、その一部がエピタキシヤル層２上に延在し
て領域を形成するようになつている。これに電圧
を印加することによつて、容量電極６側面近傍の
エピタキシヤル層２内に反転層ILを形成し、該
反転ILに情報となる電荷を蓄るようになつてい
る。図からも明らかなように、容量電極６は隣接
する他のメモリセルＭ−CELとの共用電極とも
なつている。さらに、ICチツプ、溝４、絶縁膜
５および容量電極によつて、隣接する他のメモリ
セルＭ−CELと分離している。７はゲート電極であり、それに電圧を印加する
ことによつてゲート電極７下部のエピタキシヤル
層２表面近傍に反転を形成し、容量電極６の反転
ILに情報を読み出し、書き込む動作のスイツチ
になるようになつている。また、ある一方向のゲ
ート電極７は、隣接する他のメモリセルＭ−
CELのゲート電極７と接続されていてワード線
ともなつている。このゲート電極（ワード線）７
は、その端部が容量電極６のエピタキシヤル層２
上に延在した領域の上部に重なるようになつてい
る。また、容量電極６のエピタキシヤル層２上に
延た領域は、マスクズレなどが生じても容量電極
６とゲート電極７が機能を果すようにするもので
ある。５Ａは容量電極６とゲート電極（ワード線）７
との層間絶縁膜であり、二酸化シリコンなどから
形成されている。８，９は絶縁膜であり、二酸化
シリコン、ナイトライドまたはリンシリケートガ
ラス（PSG）かなつている。１０はゲート電極
（ワード線）７が延在している方向と交差して設
けられたビツト線であり、メモリセルＭ−CEL
の読み出しおよび書き込みの情報の伝達などをす
るようになつている。この材料としては、アルミ
ニウムなどの抵抗値の低いものがよい。１１はメ
モリセルＭ−CELの中央部のエピタキシヤル層
２に設けられたn⁺型の半導体領域であり、ビツ
ト線１０とゲート電極７下部の反転層との導通性
を向上させるものである。１２はビツト線１０と
半導体領域１１との接続部である。このような、本発明の第１実施例に基づく
DRAMメモリセルＭ−CELを形成するには、第
７図〜第１７図に示すような第１製造方法を用い
ればよい。第７図〜第１７図は、第４図に示すDRAMメ
モリセルＭ−CELを製造するための製造工程を
示す各製造工程における要部を示す断図であり、
第１０図Ａ〜第１７図Ａ、その平面図を示したも
のである。なお、本実施例は、１×10⁶個のメモリセルＭ
−CEL、いわゆる1M（Mega）ビツトのメモリア
レイＭ−ARYを構成するための製造工程であり、
1μmプロセスでマスク合せ最大許容誤差寸法を±
0.5μmとする。まず、第７図に示すように、シリコン単結晶か
らなるn⁺型の半導体基板１を用意する。この半
導体基板１は、ｐ型の不純物であるボロン(B)
（Ｂ）イオンを有し、その濃度は１×10¹⁰原子
個／cm³程度でよい。この半導体基板１上に、第８図に示すように、
例えばCV法によつてp^-型のエピタキシヤル層２
を形成する。このエピタキシヤル層２は、半導体
基板１と同様にｐ型の不純物であるボロンイオン
を有し、その濃度は１×10¹⁵原子個／cm³程度であ
る。そして、このエピタキシヤル層２の厚さは、
3μm程度形成すればよい。前記工程の後に、エピタキシヤル層２上にホト
レジストを形成し、第９図に示すように、隣接す
るメモリセルＭ−CEL間を分離し、かつ、容量
電極が埋め込まれる後の工程によつて形成される
溝上の前記ホトレジストを除去し、耐エツチング
のためのマスク３を形成する。このマスク３の幅
は、1μｍ程度に形成する。これ以後の第１０図〜第１７図は、各製造工程
におけるメモリセルＭ−CELの要部断面図と前
記メモリセルＭ−CELの要部上面図を示す。本
実施例における要部断面図は、要部上面図にＸ−
Ｘにおける断面を示した図である。前記第９図に示す工程の後に、マスク３を用い
て異方性（方向性のある）のドライエツチングを
する。このドライエツチングによつて1μm程度の
幅を有するＵ型の溝４（Ｕ溝といわれている）を
形成し、マスク３を除去すると、第１０図に示す
ようになる。本実施例の溝４の深さは、半導体基
板１に達し、さらに、該半導体基板１内に入り込
んでいる（ゆえに、溝４の深さは3μm以上であ
る。）しかしながら、前述したように、前記条件
を満していれば、溝４の深さは半導体基板１に達
するかまたはそれ以下でもよい。なお、第１０図
上部に示した点線で囲まれた部分は、１つのメモ
リセルＭ−CELとなる部分である。第０図の工程の後に、第１１図に示すように、
ICチツプに1000℃程度の熱処理を施し、エピタ
キシヤル層２の表面および溝４の内面を覆うよう
に二酸シリコン５ａを100Å程度形成し、さらに、
その上に耐酸化マスクともなるナイトライド５ｂ
を200Å程度形成する。ナイトライドの膜厚は、
必要以上に厚くすると浮遊容量となつてしまい好
ましくない。従つて、200Å程度がよい。第１１図に示す工程の後に、全面にポリシリコ
ン（ノンドープ）を1μm程度の厚さで形成する。
このポリシリコンに、導電性を持たせるためにｎ
型の不純物であるリン(P)イオンを拡散する（リン
処理）。この後、ホトレジストを全面に形成し、
後の工程でゲート電極およびビツト領域となる部
分上のホレジストを除去し、耐エツチングのため
のマスクを形成する。このマスクを用いて、ｎ型
のポリシリコンをエツチングし、マスクを除去す
ると、第１２図に示すように、ｎ型の容量電極６
が形成できる。溝４に埋込まれる容量電極６の上
面は、ポリシリコンなどの比較的カバレツチの良
いものを用いるとによつて平坦化される。なお、
容量電極６の上部が、エピタキシヤル層２上の表
面にオーバラツプする度合は、マスク合せ最大許
容差寸法が±0.5μmであるから、一端の容量電極
６のオーバラツプ寸法が溝４の淵から1μm程度あ
れば充分である。前述のように、容量電極６は隣
接する他のメモリセルＭ−CELとの共用電極と
なつている。第１２図の工程の後に、ICチツプに1000℃程
度の熱処理を施す。これによつて、容量電極６上
部の露出する部分に3000Å程度の厚さの二酸化シ
リコンの絶縁膜５Ａが形成される。ゲート電極部
分およびビツト領域をなる部分は、絶縁膜５のナ
イトライド５ｂが耐酸化マスクとなり、この部分
での影響はない。この後に、前記ナイトライド５
ｂを除去する。そして、ゲート電極部分およびビ
ツト領域となる部分下部のエピタキシヤル層２の
表面が、露出するように全面の絶縁膜５ａ，５Ａ
をエツチングする。再び、ICチツプに1000℃程
度の熱処理を施し、第１３図に示すように、二酸
化シリコンの絶縁膜５および５Ａを形成する。こ
の絶縁膜５は、ゲート部分およびビツト領域とな
る部分では250Å程度となる。そして、容量電極
６の上部および上部両側の絶縁膜５Ａは3000Å程
度となる。第１３図の工程の後に、全面にゲート電極（ワ
ード線）となるポリシリコン（ノンドープポリシ
リコン）を形成する。このポリシリコンの厚さは
5000Å程度とし、さらに、導電性を持たせるため
にリン処理を施してｎ型にする。この後、全面に
ホトレジストを形成し、ゲート電極およびワード
線となるべき部分以外のホトレジストを除去し
て、耐エツチングのためのマスクを形成する。こ
のマスクを用いて、ｎ型のポリシリコンエツチン
グを施し、マスクを除去すると、第１４図に示す
ように、ゲート電極７（ワード線）となる。第１
４図の平面図に示すように、縦方向のメモリセル
Ｍ−CELのゲート電極７は電気的に接続されて
ワード線を形成し、該ワード線が横方向に複個配
置するようになつている。エピタキシヤル層２表
面近傍に反転層を形成るゲート電極７の長さ（以
下、ゲート長という）は、マスク合せ最大許容誤
差寸法を考慮して1μmの寸法を所持し得るように
形成する。なお、前記容量電極６、ゲート電極（ワード
線）７の導電性材料として、不純物濃度が極めて
低い非導電性ポリシリコン（ノンドープポリシリ
コン）を用いたが、不純物濃度の高い導電性ポリ
シリコン（ドープポリシリコン）を用いてもよ
く、この場合においてはリン処理を施す必要がな
くなる。さらに、ゲート電極およびワード線７の
導電性材料として、モリブデン（Mo）、チタン
（Ti）、タングステン(W)等の高融点金属またはそ
の合金、前記高融点金属とシリコン（Si）との化
合物であるシリサイド等（以下総称して、その他
の導電性材料という）を用いてもよい。ただし、
その導電性材をゲート電極に用いた場合、半導体
領形成のためのマスクとなる（自己整合）などの
条件を満すものでなければならない。このその他
の導電性材料を用いれば、配線抵抗が１桁以上低
減し、半導体装置の動作速度は向上する。前記工程の後に、ヒ素イオンを打込みエピタキ
シヤル層２にｎ型半導体領域形成のためのヒ素
（As）イオン層AsIを形成する。このヒ素イオン
AsIの形成は、80〔KeV〕のエネルギで５×10¹⁵
原子個／cm²のヒ素イオンをイオン注入法で打込ん
でやればよい。なお、本実施例の半導体領域形成
のための不純物イオンはヒ素イオンを用いている
が、リン(P)イオンなどのｎ型の不純純物イオンで
あればよい。また、イオン注入法によるｎ型半導
体領域の形成でなく、ｎ型半導体領域形成部の絶
縁膜を除去した状態で拡散によるｎ型半導体領域
の形成でもよい。ただし、本実施例の場合におい
て、イオン注入法によるｎ型半導体領域の形成は
自己整合｛Self Alignment）で形成するので、
集積度を向上し、つ、浮遊容量が低減でき
DRAMの動作の高速化が図れるという利点があ
る。第１４図に示す工程の後に、全面に二酸シリコ
ンの絶縁膜８を、デポジシヨンする。さらに、絶
縁膜８上にリンシリケートガラス（PSG）の絶
縁膜９をデポジシヨンしこのデポジシヨンの後
に、前記ヒ素イオン層AsIを引き伸し拡散して、
n⁺型の半導体領域１１を形成すると、第１５図
に示すようになる。この半導体領域の深さは、
0.3mμ程度でよい。このリンシリケートガラスの
膜厚は、1μm程度でよい。リンシリケートガラス
は、MISFETの特性に影を与えるナトリウム
（Na）イオンのゲツタを兼ねている。第１５図に示す工程の後に、全面にホトレジス
トを形成し、半導体領域１１と後に形成されるビ
ツト線との接続部分のホトレジストを除し、耐エ
ツチングのためのマスクを形成する。このマスク
を用いてエツチングを施し、接続のための孔（以
下、コンタクトホールという）を形成し、マスク
を除去すると、第１６図に示すようになる。第１６図に示す工程の後に、第１７図に示すよ
うに、前記コンタクトホールを介して半導体領域
１１に接続するようにビツト線１０を形成する。
このビツト線１０は、例えばアルミニウムを全面
に蒸着し、パターンニングすればよい。このアル
ミニウムの膜厚は、1μm程度でよい。これら一連の工程によつて、本実施例の
DRAMメモリセルＭ−CELは完成する。また、
この後に、保護膜となる絶縁膜などを形成しても
よい。なお、これら一連の工程と同時、例えばセンス
アンプSAの素子、データ入力バツフアDIBやデ
ータ出力バツフアDOBの素子等も同時形成でき
る。 DRAMを動作させるために、メモリセルＭ−
CELの２分の１の容量蓄積量であるダミーセル
Ｄ−CELが必要になる場合がある。しかしなが
ら、1μmプロセスによつてメモリセルＭ−CELを
形成し、さらに小さな構造のダミーセルＤ−
CELを形成することは極めて困難になつてくる。
従つて、ダミーセルＤ−CELを用いず第２図に
示すような１／2V_CC方式を用いるか、または、
Ｍ−CELと同一寸法でダミーセルＤ−CELを形
成するか、あるいは、ダミーセルＤ−CELを最
小寸法で形成するかということが考えられる。第１８図および第１９図は、本発明の第１実施
例を説明するための各製造工程におけるダミーセ
ルＤ−CELの要部断面図であり、前記第１製造
方法によるメモリセルＭ−CELと同時にかつ同
一寸法で形成る場合を示したものである。前記第１製造方法の第１１図に示す工程の後
に、第１８図に示すように、100Å程度の厚さを
もつ二酸化シリコン５ａと200Å程度の厚さをも
つナイトライド５ｂから構成される絶縁膜５の、
ダミーセルＤ−CEL形成部の前記ナイトライド
５ｂを除去する。これは、メモリセルＭ−CEL
部上にホトレジストのマスクを形成し、該マスク
を利用してナイトライドのみを除去すればよい。第１８図に示す工程の後に、ICチツプに1000
℃程度の熱処理を施す。この熱処理によつて、第
１９図に示すように、ダミーセルＤ−CEL部の
二酸化シリコン５ａは厚く形成された二酸化シリ
コンの絶縁膜５となる。この絶縁膜５が厚く形成
されるにしたがい、電界効果による容量蓄積量が
低下する。従つて、メモリセルＭ−CELの容量
蓄積量に対してほぼ２分の１の値を示すように、
ダミーセルＤ−CELの絶縁膜５を形成ればよい。
メモリセルＭ−CELの絶縁膜５ａ，５ｂは、該
絶縁膜５ａ，５ｂのナイトライド５ｂが耐熱処理
のマスクとなるために、影響はない。この後に、前記第１製造方法の第１２図以後の
製造工程を用いればよい。なお、本実施例のダミーセルＤ−CELは、二
酸化シリコンからなる絶縁膜の膜厚によつて容量
蓄積量を制御したが、他の絶縁膜となる材料やそ
れらの組み合せによつて形成してもよい。本実施例のダミーセルＤ−CELの製造方法に
よれば、DRAMメモリセルＭ−CELの形成と同
時に、かつ、同様の製造方法によつてメモリセル
Ｍ−CELと同一寸法のダミーセルＤ−CELを形
成することができる。従つて、メモリセルＭ−
CELと異る容量蓄積量のダミーセルＤ−CELを
容易に形成することができる。次に、第２図に示す１／2V_CC方式の回路図、
および、第６図に示す実施例のメモリアレイＭ−
ARYの構造を用いて動作を説明する。第２図および第６図において、いま、メモリア
レイＭ−ARY₁の１つのメモリセルMC_1-11が選
択され、情報“１”を書き込む場合について説明
する。すべての容量電極６には、V_CCなる電圧が
常時印加されている。これによつて、容量電極６
側面近傍のエピタキシヤル層２に反転層ILが生
ずる（第６図参照）。そして、ビツト線１０
（BL₁₁）の電圧を０〔Ｖ〕にし、ゲート電極およ
びワード線７（WL₁₁）にV_CCなる電圧を印加す
る。これによつて、ゲート電極７下部のエピタキ
シヤル層２に反転層を形成する。従つて、ビツト
線１０（BL₁₁）と容量電極６の反転層ILが、半
導体領域１１、ゲート電極７下部の反転層を介し
て導通し、反転層IL（第２図に示すメモリセル
MC_1-11の容量Ｃ）に情報“１”なる電荷Q_MSが蓄
積される。また、ゲート電極およびワード線７
（WL₁₁）の電圧を除去すれば、前記情報“１”は
保持される。次に、情報“１”をメモリセルMC_1-11から読
み出す場合について説明する。まず、メモリアレイＭ−ARY₁側のビツト線１
０（BL₁₁）のV_CCなる電圧を印加し、メモリアレ
イＭ−ARY₂側のビツト線１０（BL₂₁）を０〔Ｖ〕
として保持する。このとき、センスアンプSA₁₁
は、両側のビツト側１０（BL₁₁）、（BL₂₁）と接
続していない。この後、スイツチSW₁を開き短絡
させて、両側のビツト線１０（BL₁₁）、（BL₂₁）
を１／2V_CCの電圧にしスイツチSW₁を閉じる
（第２図参照）。そして、メモリセルMC_1-11のゲ
ート電極およびワード線７（WL₁₁）にV_CCなる
電圧を印加する。これによつて、情報“１”なる
電荷Q_MSがビツト線１０（BL₁₁）に放出され、該
ビツト線１０（BL₁₁）の電圧が微小に高くなる
（１／2V_CC＋△Q_MS）。このビツト線１０（BL₁₁）
とビツト線１０（BL₂₁）間との電圧差をセンス
アンプSA₁₁に入力し、該入力された電圧差を増
幅することによつて、情報“１”を読し出すこと
ができる。本動作は、第２図に示す回路図にもとずいて説
明したが、第３図に示すようなダミーセルＤ−
CELを用いた場合（ダミーセルＤ−CEL方式）
にも適用でき、その動作はほぼ同様であるのでそ
の説明は省略する。上記してきた、本発明の第１実施例に従つた
DRAMメモリセルＭ−CELによれば、ICチツプ
にその上面部から内部に延在しかつメモリセルＭ
−CELを構成するためにICチツプ上部を区画し
て他のＭ−CELと分離するような溝を設け、該
溝に容量電極を設けることにつてその側面部分の
ICチツプ内に電荷蓄積領域を備え、その部分に
電荷を蓄積することができる。これによつて、メ
モリセルＭ−CELは、ICチツプ上部での占有面
積を増加することなく、容量電極がICチツプ内
部に延在する度合により電荷蓄量を向上すること
ができる。従つて、メモリセルＭ−CELはICチ
ツプ上部の占有面積を縮小しても、電荷蓄積量の
保持または向上が容易にでき、かつICチツプ上
部におけるメモリセルＭ−CEL間の分離に要す
るその占有面積を必要としなくなり、メモリセル
Ｍ−CELの集積度を向上することができる。また、メモリセルＭ−CELのゲート電極は、
一方向の隣接るメモリセルＭ−CELのゲート電
極と接続するように設けてワード線を構成し、該
ワード線の幅をメモリセルＭ−CEL幅に近似す
るような寸法に分離拡散層することができる。従
つて、従来のワード線に対して幅寸法の増加した
ワード線を備えることができ、これによつて、ワ
ード線の抵抗値を低減し、ゲート電極の動作速度
を向上することができる。さらに、これによつ
て、ゲート電極の動作時間の平均化を向上するこ
とができる。さらに、本実施例のDRAMメモリセルＭ−
CELの第１製造方法によれば、集積化によるゲ
ート電極下部の絶縁膜（以下、ゲート絶縁膜とい
う）を極めて薄くすることができる。これによつ
て、ゲート長の縮小にともなくシヨートチヤンネ
ル効果を防止することができる。従つて、高集度
の1MビツトのメモリアレイＭ−ARYを形成して
も、シヨートチヤンネル効果による回路の誤動作
が生じることはない。次に、本発明の第２実施例に従つたDRAMメ
モリセルＭ−CELの製造方法を説明する。第２０図〜第２５図は、本発明の第２実施例の
第２製造方法を説明するためのものであり、
DRAMメモリセルＭ−CELの各製造工程におけ
る要部断面を示す図である。本第２実施例は、現
状広く採用されている製造方法に適用したもので
あり、特に、64KビツトDRAM，256Kビツト
DRAM級のDRAMに適している。第１製造方法の第１０図に示す工程の後に、
ICチツプに1000程度の熱処理を施し、エピタキ
シヤル層２の表面および溝４の内面を覆うように
二酸化シリコンからなる絶縁膜５を形成する。こ
の絶縁膜５は、200Å程度の厚さで形成すればよ
い。この後、全面にポリシリコン（ノンドープ）
を1μm程度の厚さで形成する。このポリシリコン
に導電性を持たせるために、ｎ型の不純物である
リンによるリン処理をする。この後、ホトレジス
トを全面に形成し、後の工程でゲート電極および
ビツト領域となる部分上のホトレジストを除去
し、耐エツチングのためのマスクを形成する。こ
のマスクを用いて、ｎ型のポリシリコンをエツチ
ングし、マスクを除去すると、第２０図に示すよ
うに、ｎ型の容量電極６が形成できる。第２０図に示す工程の後に、第２１図に示すよ
うに、ゲート電極およびビツト領域となる部分の
絶縁膜５を、エピタキシヤル層２の表面が露出す
るようにエツチングによつて除去する。第２１図に示す工程の後に、第２２図に示すよ
うに、ICチツプに1000℃程度の熱処理を施すこ
とによつて、二酸化シリコンの絶縁膜５を形成す
る。この絶縁膜５は、500Å程度でよい。また、
容量電極６上の絶縁膜５Ａは、エピタキシヤル層
２からなる絶縁膜５よりも厚く、2000Å程度の厚
さで形成れる。これは、エピタキシヤル層２より
も容量電極６のポリシリコンの酸化速度が速いた
めである。第２２図に示す工程の後に、全面にゲート電極
およびワード線となるポリシリコン（ノンドー
プ）を形成する。このポリシリコンの厚さは5000
Å程度とし、さらに、導電性を持たせるためにリ
ン処理を施してｎ型にする。この後、全面にホト
レジストを形成し、ゲート電極およびワード線と
なずべき部分以外のホトレジストを除去して、耐
エツチングのためのマスクを形成する。このマス
クを用いて、ｎ型のポリシリコンをエツチング
し、マスクを除去ると、第２３図に示すように、
ゲート電極（ワード線）７が形成される。前記工程の後に、全面ホトレジストを形成し、
ビツト領域となる部分のホトレジストを除去し、
耐イオン打込みのためのマスクを形成する。この
マスクを用いて、エピタキシヤル層２に半導体領
域形成のためにヒ素イオン層AsIを形成する。こ
のヒ素イオン層AsIの形成は、80〔KeV〕のエネ
ルギで５×10¹⁵原子個／cm²のヒ素イオンをイオン
注入法で打込んでやればよい。そして、マスクを
除去ると、第２３図に示すようになる。第２３図に示す工程の後に、全面に二酸化シリ
コンの絶縁膜８をデポジシヨンする。このデポジ
シヨンと同時に、前記ヒ素イオン層AsIを引き伸
し拡散して、n⁺型の半導体領域１１を形成する。
この半導体領域１１の深さは、0.3μm程度でよ
い。さらに、絶縁膜８上にリンシリケートガラス
の絶縁膜９をデポジシヨンする。全面にホトレジ
ストを形成し、上記半導体領域１１と後に形成さ
れるビツト線との接続部分のホトレジストを除去
し、耐エツチグのためのマスクを形成する。この
マスクを用いてエツチングを施してコンタクトホ
ールを形成し、マスクを除去ると、第２４図に示
すようになる。第２４図に示す工程の後に、第２５図に示すよ
うに、前記コンタクトホールを介して半導体領域
１１に接続するようにビツト線１０を形成する。
このビツト線１０は、例えばアルミニウムを全面
に蒸着し、バターニングすればよい。この膜厚
は、1μm程度でよい。これら一連の工程によつて、本実施例の
DRAMメモリセルＭ−CELは完成する。また、
この後に、保護膜となる絶縁膜などを形成てもよ
い。なお、本実施例における例えば使用材料等の
種々の変形例は、第１製造方法に準ずる。上記した本発明の第２実施例に従つた半導体装
置の第２製造方法によれば、従来広く使用されて
いる64KビツトDRAM，256KビツトDRAM級の
メモリセルＭ−CELの構造を、本実施例のメモ
リセルＭ−CELの構造に容易に変更することが
可能となる。従つて、本実施例のメモリセルＭ−
CELサイズが従来のメモリセルＭ−CELサイズ
であれば、その電荷蓄積量を増大し、安定した
DRAMの動作をなすことができ、DRAMの信頼
性を向上することができる。第２６図〜第３３図は、本発明の第３実施例の
第３製造方法を説明するためのものである。
DRAMメモリセルＭ−CELの各製造工程におけ
る要部断面を示す図である。本第３実施例は、第１製造方法につて形成され
るDRAMメモリセルＭ−CELの集積度をさらに
向上させるものである。第１製造方法の第１３図に示す工程の後に、第
２６図に示すように、全面にゲート電極およびワ
ード線７となるポリシリコン（ノンドープ）を形
成る。このポリシリコンの厚さは5000Å程度と
し、さらに、導電性を持たせるためにリン処理を
施してｎ型にする。第２６図に示す工程の後に、第２７図に示すよ
うに、リンシリケートガラスからなる絶縁膜９を
全面にデポジシヨンる。この絶縁膜９は、二酸化
シリコン、ナイトライド等によつて形成してもよ
い。第２７図に示す工程の後に、全面にホトレジス
トを、ゲート電極およびワード線７となる部分以
外のホトレジストを除去して、耐エツチングのた
めのマスクを形成する。このマスクを用いて、絶
縁膜９をエツチングすると、第２８図に示すよう
になる。第２８図に示す工程の後に、第２９図に示すよ
うに、絶縁膜９をマスクとして、ｎ型のポリシリ
コンにエツチングを施す。このエツチングは、例
えば、等方性のウエツトエツチングを用いればよ
い。そして前記絶縁膜９をエツチングするための
マスクを除去する。第２９図に示す工程の後に、第３０図に示すよ
うに、800℃〜900℃程度の温度によつて、スチー
ム酸化を施し、二酸化シリコンの絶縁膜１３を形
成する。この絶縁膜１３は、前記工程によつて露
出したゲート電極およびワード線７部分を覆うよ
うに形成される。第３０図の工程の後に、異方性のドライエツチ
ングを施し、エピタキシヤル層２の表面が露出す
るように絶縁膜１３の一部を除去してコンタクト
ホールを形成ると、第３１図に示すようになる。
一部除去された絶縁膜１３は、ビツト線が形成さ
れた場合において、ビツト線とゲート電極７との
層間絶縁膜となる。この層間絶縁膜の厚さは、
3000Å程度であればよい。第３１図に示す工程の後に、第３２図に示すよ
うに、前記マスクを用いてn⁺型の不純物をイオ
ン注入法によつて打込み、引き伸し拡散を施し
て、半導体領域１１を形成する。この半導体領域
１１の深さは、0.3μm程度でよい。イオン注入法
は、80〔KeV〕のエネルギで５×10¹⁵原子個／cm²
のヒ素イオンを打込んでやればよい。第３２図に示す工程の後に、第３３図に示すよ
うに、コンタクトホールを介して半導体領域１１
に接続するように、ビツト線１０を形成る。この
ビツト線１０は、アルミニウムの蒸着によつて、
1μm程度の厚さで形成し、パターニングしてやれ
ばよい。これら一連の工程によつて、本実施例の
DRAMメモリセルＭ−CELは完成する。また、
この後に、保護膜となる絶縁膜などを形成しても
よい。なお、本第３実施例における例えば使用材料等
の種々の変形例は、第１製造方法に準ずる。本第３実施例のDRAMメモリセルＭ−CELの
第３製造方法によれば、コンタクトホールのビツ
ト線とゲート電極との層間絶縁膜を、スチーム酸
化によつて形成したことによつて、第１製造方法
によるコンタクトホール部の層間絶縁膜よりも薄
く形成することができる。従つて、第１製造方法
によるメモリセルＭ−CELの大きさを縮小でき、
集積度をさらに向上することができる。第３４図〜第４０図は、本発明の第４実施例の
第４製造方法を説明するためのものであり、第３
４図〜第３９図はDRAMメモリセルＭ−CELの
各製造工程における要部断面を示す図、第４０図
は第３９図の斜視部分断面図である。本実施例は、第１製造方法によつて形成される
DRAMメモリセルＭ−CELの集積度をさらに向
上させるとともに、DRAMの動作速度の高速化
を図るものである。第１製造方法の第１３図に示す工程の後に、全
面にゲート電極およびワード線となるポリシリコ
ン（ノンドープ）を形成する。このポリシリコン
の厚さは5000Å程度とし、さらに、導電性を持た
せるためにリン処理を施しｎ型にする。この後、
全面にホトレジストを形成し、ゲート電極および
ワード線となずべき部分以外のホトレジストを除
去して、耐エツチングのためのマスクを形成す
る。このマスクを用いて、ｎ型のポリシリコンに
エツチングを施し、マスクを除去ると、第３４図
に示すように、ゲート電極およびワード線７とな
る。第３４図に示す工程の後に、全面にホトレジス
トを形成し、ビツト領域部分のホトレジストを除
去して、耐エツチングのためのマスクを形成す
る。このマスクを用いて、エピタキシヤル層２の
表面が露出するように絶縁膜５の一部にエツチン
グを施し、マスクを除去すると、第３５図に示す
ようになる。第３５図に示す工程の後に、ICチツプに900℃
程度の熱処理を施し、全面に二酸化シリコンの絶
縁膜８を形成する。ビツト領域部分の絶縁膜８Ａ
は、他の部分からなる絶縁膜８よりも非常に薄い
膜厚で形成される。これは、エピタキシヤル層２
よりもポリシリコンなどの他の部分の酸化速度が
速いためである。上記絶縁膜８の厚さは、3000Å
程度あればよい。この絶縁膜８を耐イオン打込み
のためのマスクとして、半導体領域形成のための
n⁺型の不純物をイオン注入法で打込む。これに
よつて、第３６図に示すように、ヒ素イオン層
AsIが形成される。このイオン注入法は、80
〔KeV〕のエネルギで５×10¹⁵原子個／cm²のヒ素
イオンを打込めばよい。これによつて、薄い絶縁
膜８Ａの下部のエピタキシヤル層２表面近傍にヒ
素イオン層AsIが形成されるのである。第３６図に示す工程の後に、前記ヒ素イオン層
AsIに引き伸し拡散を施し半導体領域１１を形成
する。そして、全面にウオツシユ（Wash）によ
るエツチングを施すと、ビツト領域の半導体領域
１１の表面が露出してコンタクトホールが形成さ
れ、第３７図に示すようになる。第３７図に示す工程の後に、第３８図に示すよ
うに、コンタクトホールを介して半導体領域１１
に接続するように、ビツト線１０を形成する。こ
のビツト線１０は、アルミニウムの蒸着で1μm程
度形成し、バターニングしてやればよい。さらに、第３８図に示す工程の後に、全面にリ
ンシリケートガラスの絶縁膜９を形成する。この
絶縁膜９は、CVD法などによつて1μm程度の厚
さで形成すればよい。この後、延在るワード線７
上であつて、かつ、該ワード線と直交する容量電
極６上の絶縁膜８および絶縁膜９の一部を除去
し、ワード線７と後に形成される上部配線との接
続孔（以下、スルーホールという）１４を形成す
る（第４０図参照）。このスルーホールを介して、
ワード線７と接続するように、例えばアルミニウ
ムからなる低抵抗材料の低抵抗配線１５をワード
線７の延在方向と同一の方向に形成すると、第３
９図および第４０図に示すようになる。この低抵
抗配線１５は、アルミニウムを蒸着によつて1μm
程度形成し、パターニグしてやればよい。また、
低抵抗配線１５の材料としては、その他の導電材
料を用いてもよい。これら一連の工程によつて、本実施例の
DRAMメモリセルＭ−CELは完成する。また、
この後に、保護膜となる絶縁膜などを形成しても
よい。なお、本第４実施例における例えば使用材料等
の種々の変形例は、第１製造方法に準する。本第４実施例のDRAMメモリセルＭ−CELの
第４製造方法によれば、コンタクトホールのビツ
ト線とゲート電極との層間絶縁膜を１層の絶縁膜
で形成し、保護膜となるリンシリケートガラスの
絶縁膜をビツト線の上部に形成したことによつ
て、第１製造方法によれコンタクトホール部分の
層間絶縁膜よりも薄く形成ることができる。従つ
て、第１製造方法によるメモリセルＭ−CELの
大きさを縮小でき、集積度をさらに向上すること
ができる。また、延在するワード線と同一方向にワード線
よりも低い抵抗値を有する低抵抗配線を形成し、
ワード線と低抵抗配線を接続したことによつて、
ワード線の抵抗を低減することができる。これに
よつて、ゲート電極の動作速度を向上し、かつ、
ゲート電極の動作時間を平均化することができ
る。次に、第４１図に本発明の第５実施例である
DRAMメモリセルＭ−CELを構成したときの斜
視部分断面図を示す。本第５実施例は、第６図に示した第１の実施例
のメモリセルＭ−CELの集積度をさらに向上さ
せるものである。第４１図において、５はエピタキシヤル層２の
表面および溝４の内面を覆うように設けられた絶
縁膜であり、この絶縁膜５に囲まれて溝４部分に
ポリシリコンの容量電極６が埋込まれている。第
６図に示した第１実施例の容量電極６と異なり、
本第５実施例の容量電極６はほぼ完全にICチツ
プ内部に埋込まれている。第４１図の左側の断面
図に示すように、容量電極６の上部と一方向に延
在するゲート電極およびワード線７の端部とが、
絶縁膜５を介して重なり、容量電極６とゲート電
極７とが機能を有するようになつている。1μmプ
ロセスにおいては、そのマスク合せ最大許容誤差
寸法が±0.5mμであり、容量電極６に対してゲー
ト電極およびワード線７にズレが生じ、上記２者
に重なりが生じない場合があり得る。この場合に
は、半導体領域１１の形成と同時に、上記２者を
マスクとしてこの間のエピタキシヤル層２に半導
体領域を自己整合で形成するようになつている。
従つて、マスクズレによる上記２者がズレても動
作不良を生ずることはない。本第５実施例のDRAMメモリセルＭ−CELは、
前述した全ての製造方法に適用でき、各製造方法
の各々の工程とほぼ同様の工程によつて形成され
る。ただし、容量電極６の形成においては、該容
量電極となるポリシリコンを全面に形成した後、
エピタキシヤル層２上のポリシリコンを除去し、
溝４内部のポリシリコンのみを残すようにすれば
よい。なお、本第５実施例における例えば使用材等の
種々の変形例、第１製造方法に準ずる。本第５実施例のDRAMメモリセルＭ−CELに
よれば、第６図に示すメモリセルＭ−CELの、
容量電極とゲート電極およびワード線の端部が重
なり機能を有するために設けた容量電極の一部が
エピタキシヤル層上に延在する領域を除去し、マ
スクズレが生じた場合は、上記２者をマスクとし
て半導体領域を形成し、動作不良を防止すること
ができる。これによつて、第６図に示すメモリセ
ルＭ−CELよりも、容量電極とゲート電極およ
びワード線との重なりのために必要な容量電極の
一部が延在した領域分だけメモリセルＭ−CEL
を縮小することができる。従つて、集積度をさら
に向上することができる。また、容量電極の一部が延在した領域を除去す
ることによつて、ICチツプ上に形成する配線、
絶縁膜等の層数を低減することができる。これに
よつて、層数が増加するとともに成長する起伏を
防止することができ、平坦度を向上することがで
きる。従つて、急峻な起伏によつて生ずる金属配
線等のカバレツチを向上し、信頼性を向上させる
ことができる。次に、第４２図に本発明の第６実施例に従つて
DRAMメモリセルＭ−CELを構成したときの斜
視部分断面図、第４３図および第４図にその製造
方法を説明するための各製造工程における要部断
面図を示す。本第６実施例は、容量電極を接地（アース）電
位とした場合のものであり、第４１図に示す実施
例に適用したものである。第４２図において、１６は容量電極６の側面近
傍のエピタキシヤル層２内に設けられたn⁺型の
容量電荷蓄積領域である。一般的には、容量電極
６にV_CCの電圧を印加し、該印加によつて容量電
極６の側面近傍のエピタキシヤル層２内に反転層
ILを形成し、該反転層ILに情報となる電荷を蓄
積していた。しかしながら、今日においては、容
量電極６を接地電位とすることが用いられてい
る。このために、第４１図に示すメモリセルＭ−
CELでは反転層ILが形成されない。従つて、容
量電荷蓄積領域１６は、容量電極６が接地電位で
ある場合に電荷を蓄し得るようになつている。第４２図に示すような、DRAMメモリセルＭ
−CELを形成するには、第４３図および第４４
図に示すような工程を、前記第１製造方法〜第４
製造方法のいずれかに付加すればよい。本第６実施例を第１製造方法に適用した場合に
ついて説明する。第１製造方法の第９図に示す工程の後に、ホト
レジストからなるマスク３を用いて異方性のドラ
イエツチングをする。このドライエツチングによ
つて、第１製造方法と同様のＵ型の溝４を形成す
ると、第４３図に示すようになる。さらに、マスク３を耐熱処理のためのマスクと
して用いて、n⁺型の不純物イオンを溝４の露出
する側面からエピタキシヤル層２内に熱拡散によ
つて拡散し、n⁺型の容量電荷蓄積領域１６を形
成する。熱拡散は850℃程度の温度でよい。この
容量電荷蓄積領域１６の溝４側面からの深さは
0.3μm程度で、ヒ素イオンを用い、その不純物濃
度は１×10¹⁹原子個／cm²程度あればよい。また、この形成と時に溝４の露出した部分を覆
うように、二酸化シリコンの絶縁膜５が形成され
ると、第４４図に示すようになる。また、容量電
荷蓄積領域１６は、エピタキシヤル層２内にしか
形成されないようになつている。これは、半導体
基板１の部分では、その不純物と容量電荷蓄積領
域１６の不純物が互いに打消し合うからである。第４４図に示す工程の後に、マスク３および絶
縁膜５を除去し、第１製造方法の第１１図以後に
示す工程、および、第４１図に示す実施例の形成
工程を適用すればよい。これら一連の工程によつて、本第６実施例の
DRAMメモリセルＭ−CELは完成する。また、
この後に保護膜となる絶縁膜どを形成してもよ
い。なお、本第６実施例における例えば使用材料等
の種々の変形例は、第１製造方法に準ずる。また、本実施例の容量電荷蓄積領域の純物とし
てヒ素イオンを用たが、リンイオンを用いて形成
してもよい。本第６実施例のDRAMメモリセルＭ−CELに
よれば、容量電極側面近傍のエピタキシヤル層内
に、ICチツプと反対導電型の不純物で、かつ、
その不純物濃度が比較的高い容量電荷蓄積領域を
備えることができる。従つて、容量電極を接地電
位としても、該容量電極側面部に電荷を蓄積する
ことができ、メモリセルＭ−CELを動作させる
ことができる。次に、第４５図に本発明の第７実施例に従つ
て、DRAMメモリセルＭ−CELを構成したとき
の斜視部分断面図、第４６図および第４７図にそ
の製造方法を説明するための各製造工程における
要部断面図を示す。本第７実施例は、第４２図と同様に容量電極を
接地電位とした場合のもので、第４１図に示す実
施例に適用したものであり、半導体基板からなる
ICチツプに適用したものである。第４５図において、１はシリコン単結晶かなる
ｐ型の半導体基板である。１６は第４２図に示す
ものと同様なn⁺型の容量電荷蓄積領域である。
１７は容量電極６底部の半導体基板１内に絶縁膜
５を介して設けたp⁺型のチヤンネルストツパ領
域である。このチヤンネルストツパ領域１７は、
隣接するメモリセルＭ−CEL間の分離をより完
全にするものである。前述したICチツプは、不
純物濃度の異なる半導体基板１とエピタキシヤル
層２とによつて、隣接するメモリセルＭ−CEL
間の分離を施していた。しかしながら、本実施例
においては、容量電極６の底部を含めた側面近傍
の半導体基板１内に反転層が形成される。これに
よつて、隣接するメモリセルＭ−CEL間の分離
は施されず、導通してしまう。このために、チヤ
ンネルストツパ領域１７を設け、容量電極６の底
部でメモリセルＭ−CEL間の分離をするように
したものである。第４５図に示すような、DRAMメモリセルＭ
−CELを形成するには、第６図および第４７図
に示すような工程を、前記第１製造方法〜第４製
造方法のいずれかに付加すればよい。本第７実施例を第１製造方法に適用した場合に
ついて説明する。第１製造方法の前程条件は同様とする。まず、
シリコン単結晶からなるｐ型の半導体基板１を用
意する。この半導体基板１は、ｐ型の不純物であ
るボロンイオンを有し、その濃度は１×10¹⁵原子
個／cm²程度でよい。半導体基板１上にホトレジストを形成し、隣接
するメモリセルＭ−CEL間を分離し、かつ、容
量電極が埋め込まれる後の工程によつて形成され
る溝上の前記ホトレジストを除去し、耐エツチン
グ、耐熱処理および耐イオン打込みのためのマス
ク３を形成する。このマスク３のベースは、1μm
程度でよい。このマスク３を用いて半導体基板１に異方性の
ドライエツチングを施す。このドライエツチング
によつて1μm程度の幅を有するＵ型の溝４を形成
する。溝４の深さは、第１製造方法に示す実施例
と同様に3μm程度でよい。さらに、マスク３を耐熱処理のためのマスクと
して用いて、n⁺型の不純物イオンを溝４の露出
する側面および底面から半導体基板１内に850℃
程度の熱拡散によつて拡散し、n⁺型の容量電荷
蓄積領域１６を形成する。この容量電荷蓄積領域
１６の溝４側面および底部からの深さは0.3μm程
度で、ヒ素イオンを用い、その不純物濃度は１×
10¹⁰原子個／cm²程度でよい。また、この形成と同時に溝４の露出した部分を
覆うように、二酸化シリコンの絶縁膜５が形成さ
れると、第４６図に示すようになる。第４６図に示す工程の後に、マスク３を耐イオ
ン打込みのためのマスクとして用い、隣接するメ
モリセルＭ−CEL間を分離するためにp⁺型の不
純物イオンをイオン注入法につて打込む。このイ
オン注入法は、30〜70〔KeV〕のエネルギで、１
×10¹⁴原子個／cm²のボロンイオンを打込めばよ
い。この後、打込まれた不純物イオンを引き伸し
拡散すると溝４の底部に0.5mμ程度の深さでチヤ
ンネルストツパ領域１７が形成され、第４７図に
示すようになる。また、溝４の底部の半導体基板
１は、絶縁膜５を介して不純物イオンが打込まれ
るために、その部分での不純純物イオン打込みに
よる損傷は低減される。第４７図に示す工程の後に、マスク３および絶
縁膜５を除去し、第１製造方法の第１１図以後に
示す工程、および、第４１図に示す実施例の形成
工程を適用すればよい。これら一連の工程によつて、本第７実施例の
DRAMメモリセルＭ−CELは完成する。また、
この後に保護膜となる絶縁膜などを形成してもよ
い。なお、本第７実施例における例えば使用材料等
の種々の変形例は、第１製造方法に準ずる。本第７実施例のDRAMメモリセルＭ−CELに
よれば、容量電極側面近傍の半導体基板内に、該
半導体基板と反対導電型の不純物で、かつ、その
不純物濃度が比較的高い容量電荷蓄積領域を備え
ることができる。従つて、容量電極を接地電位と
しても、該容量電極側面部に電荷を蓄積すること
ができ、メモリセルＭ−CELを動作させること
ができる。前述した第１〜第７実施例は本発明をオープ
ン・ビツトライン方式に適用した場合について説
明したが、以後本発明をホールデツト・ビツトラ
ン方式（２交点方式）に適用した場合について説
明する。第４８図は、本発明を適用したホールデツト・
ビツトライン方式のDRAMICのレイアウトパタ
ーンを示す平面図である。この例では一個のIC
チツプの中でメモリアレイＭ−ARYが８つに分
けられたいわゆる８マツト方式のDRAMICレイ
アウトパターンを適用した場合を示すものであ
る。第４８図に示すように、複数のメモリセルＭ−
CELによつて構成された８つのメモリアレイＭ
−ARY₁〜Ｍ−ARY₈は互いに分離してICチツプ
の中に配置されている。メモリアレイＭ−ARY₁とメモリアレイＭ−
ARY₂との間には、カラムデコーダＣ−DCR₁が
配置されている。また、メモリアレイＭ−ARY₁
とカラムデコーダＣ−DDR₁との間にはメモリア
レイＭ−ARY₁のためのダミーアレイＤ−ARY₁
およびカラムスイツチＣ−SW₁₁が配置されてい
る（１／2V_CC方式においては、ダミーアレイＤ
−ARYはない）。一方、メモリアレイＭ−ARY₂
とカラムデコーダＣ−DCR₁との間には、メモリ
アレイＭ−ARY₂のためのダミーアレイＤ−
ARY₂およびカラスイツチＣ−SW₂₁が配置され
ている。メモリアレイＭ−ARY₃とメモリアレイＭ−
ARY₄との間には、カラムデコーダＣ−DCR₂が
配置されている。また、メモリアレイＭ−ARY₃
とカラムデコーダＣ−DCR₂との間にはメモリア
レイＭ−ARY₃のためのダミーアレイＤ−ARY₃
およびカラムスイツチＣ−SW₁₂が配置されてい
る。一方、メモリアレイＭ−ARY₄カラムデコー
ダＣ−DCR₂との間にはメモリアレイＭ−ARY₄
のためのダミーアレイＤ−ARY₄およびカラムス
イツチＣ−SW₂₂が配置されている。メモリアレイＭ−ARY₅とメモリアレイＭ−
ARY₆との間には、カラムデコーダＣ−DCR₃が
配置されている。また、メモリアレイＭ−ARY₅
とカラムデコーダＣ−DCR₃との間にはメモリア
レイＭ−ARY₅のためのダミーアレイＤ−ARY₅
およびカラムスイツチＣ−SW₁₃が配置されてい
る。一方、メモリアレイＭ−ARY₆とカラムデコ
ーダＣ−DCR₃との間にはメモリアレイＭ−
ARY₆のためのダミーアレイＤ−ARY₆およびカ
ラムスイツチＣ−SW₂₃が配置されている。メモリアレイＭ−ARY₇とメモリアレイＭ−
ARY₈との間には、カラムデコーダＣ−DCR₄が
配置されている。また、メモリアレイＭ−ARY₇
とカラムデコーダＣ−DCR₄との間にはメモリア
レイＭ−ARY₇のためのダミーアレイＤ−ARY₇
およびカラムスイツチＣ−SW₁₄が配置されてい
る。一方、メモリアレイＭ−ARY₈とカラムデコ
ーダＣ−DCR₄との間にはメモリアレイＭ−
ARY₈のためのダミーアレイＤ−ARY₈およびカ
ラムスイツチＣ−SW₂₄が配置されている。メモリアレイＭ−ARY₁とメモリアレイＭ−
ARY₃との間にはそれらのためのロウデコーダＲ
−DCR₁が、メモリアレイＭ−ARY₂とメモリア
レイ４との間にはそれらのためのロウデコーダＲ
−DCR₂が、メモリアレイＭ−ARY₅とメモリア
レイＭ−ARY₇との間にはそれらのためのロウデ
コーダＲ−DCR₃が、メモリアレイＭ−ARY₆と
メモリアレイＭ−ARY₈との間にはそれらのため
のロウデコーダＲ−DCR₄がそれぞれ配置されて
いる。カラムデコーダＣ−DCR₁，Ｃ−DCR₂とロウ
デコーダＲ−DCR₁，Ｒ−DCR₂によつて取り囲
まれた位置にカラム・ロウ切換スイツチＣ／Ｒ−
SW₁が配置されている。一方、カラムデコーダＣ−DCR₃，Ｃ−DCR₄
とロウデコーダＲ−DRCR₃，Ｒ−DCR₄によつて
取り囲まれた位置にカラム・ロウ切換スイツチ
Ｃ／Ｒ−SW₁が配置されている。メモリアレイＭ−ARY₁〜Ｍ−ARY₈のための
センスアンプSA₁〜SA₈がICチツプの左端および
右端に配置されている。 ICチツプの上部左側には、データ入力バツフ
アDIB、リード・ライト信号発生回路Ｒ／Ｗ−
SG，RAS信号発生回路RAS×SGおよびRAS系
信号発生回路SG₁が配置されている。そして、こ
れらの回路に近接して信号印加パツドＰ−
RAS，信号印加パツドＰ−、データ信号
印加パツドＰ−D_ioが配置されている。一方、ICチツプの上部右側には、データ出力
バツフアDOB，CAS信号発生回路CAS−SGおよ
びCAS系信号発生回路SG₂が配置されている。そ
して、これらの回路に近接してV_SS電圧供給パツ
ドＰ−V_SS，信号印加パツドＰ−、デー
タ信号取り出しパツドＰ−D_putおよびアドレス信
号A₆の印加パツドＰ−A₆が配置されている。 RAS系信号発生回路SG₁とCAS系信号発生回
路SG₂との間にはメインアンプMAが配置されて
いる。 RAS系信号発生回路SG₁，CAS系信号発生回
路SG₂あるいはメインアンプMAのような占有面
積の大きい回路の上部にはV_BB発生回路V_BB−Ｇ
が配置されている。 ICチツプの下部には、カラムデコーダＣ−
DCR₄に近接してアドレスバツフアADBが配置さ
れている。そして、特にそのICチツプの下部左
側には、アドレス信号供給パツドＰ−A₀，Ｐ−
A₁，Ｐ−A₂およびV_CC電圧供給パツドＰ−V_CCが
配置されている。一方、そのICチツプの下部右側には、アドレ
ス信号供給パツドＰ−A₃，Ｐ−A₄，Ｐ−A₅およ
びＰ−A₇が配置されている。第４９図および第５０図は、第４８図に示すメ
モリアレイＭ−ARYの要部を等価的に示した回
路図である。第４９図は全てのメモリセルＭ−
CELが同一である１／2V_CC方式を示すものであ
り、第５０図は複数のメモリセルＭ−CELの中
でその一部がダミーセルＤ−CELであるダミー
セル方式を示すものである。第４９図において、SA₁〜SA_oは縦方向に複数
個配置されたセンスアンプであり、その一側面か
ら延在する一対のビツト線BL間の微小な電圧差
を増幅するものである。センスアンプSA₁の一側
面らはビツト線BL₁₁，BL₁₂が延在している。ビ
ツト線BL₁₁は、MISFETと容量Ｃによつて構成
されるメモリセルMC_1-11，MC_1-12……の前記
MISFETのドレイン（またはソース）と接続し
ている。もう方のビツト線BL₁₂は、メモリセル
MC_1-21，MC_1-22，……のMISFETのドレイン
（またはソース）と接続している。同様に、セン
スアンプSA₂〜SA_oの各々の一側面から一対のビ
ツト線が延在しており、各々のメモリセルＭ−
CELのMISFETのドレイン（またはソース）と
接続しており、メモリアレイＭ−ARYの１マツ
トを構成している。WL₁₁，WL₁₂，WL₂₁，
WL₂₂，……はワード線で、縦方向のメモリセル
Ｍ−CELと共有のものであり、各々のメモリセ
ルＭ−CELのゲート電極と接続している。Ｃは
各々のメモリセルＭ−CELの容量であり、全て
のメモリセルＭ−CELは同一の電荷蓄積量を有
する。SW₁〜SW_oはセンスアンプSAの一側端か
ら延在する一対のビツト線BL間を短絡させるた
めのスイツチであり、これによつてダミーセルＤ
−CELを必要としないようになつている。この
スイツチSWは、例えばMISFETによつて構成す
ればよい。同図に示すように、センスアンプSAの一側面
から一対のビツト線BLが同一方向に延在する方
式をホールデツト・ビツト方式（または２交点方
式）という。第４８図に示すレイアウトパターン
は、この方式に適したものである。第５０図は、第４９図に示すSW₁〜SW_oを除去
して、メモリセルＭ−CELの２分の１の容量を
有するダミーセルＤ−CELを配置したものであ
る。同図において、DC_1-1，DC_1-2，DC_2-1，
DC_2-2，……はダミーセルＤ−CELである。C_Dは
各々のダミーセルＤ−CELの容量であり、メモ
リセルＭ−CELのほぼ２分の１の電荷蓄積量を
有するようになつている。第５１図〜第５４図は、本発の第８、第９実施
例に従つたホールデツド・ビツトライン方式
DRAMの構造を説明するための概要図である。第５１図は、本発明の第８実施例により、前述
したホールデツド・ビツトライン方式にしたがつ
て、DRAMメモリアレイＭ−ARYを構成したと
きの平面図であり、その要部を示したものであ
る。なお、説明を容易にするために、各配線間の
絶縁膜などは図示していない。図中、右側において、ICチツプ１，２上に複
数個のセンスアンプSAが縦方向に配置されてい
る。１つのセンスアンプSAの一側面からは、一
対のビツト線１０が同一方向に延在している。ビ
ツト線１０の材料は、前述の実施例と同様に、ア
ルミニウム、ポリシリコン等を用いればよい。図中、左側はメモリアレイＭ−ARYの一部分
をしたものである。１つのメモリセルＭ−CEL
は点線によつて囲まれた部分である。第４９図、第５０図の回路図および第５１図に
示すように、センスアンプSAの一側面から延在
する行状に設けられた一対のビツト線１０と列状
にけられたワード線７とから構成されたメモリア
レイＭ−ARYにおいて、一対のビツト線１０と
一のワード線７とが交差して形成する４つの交差
位置のうち、一方のビツト線１０と一方のワード
線７とが交差する位置と、他方のビツト線１０と
他方のワード線７とが交差する位置との２つの交
差部にメモリセルＭ−CELが配置されている。同図に示すように、本第８実施例においては、
メモリセルＭ−CELおよびゲート電極７の形状
を８角形とし、列状に設けられた隣接するワード
線７間の接触を防止し、かつ、ワード線７の幅を
太くすることができるようになつている。このワ
ード線７の幅を太くすることによつて、ワード線
７の抵抗値が小さくなり、ワード線７に接続され
ているメモリセルＭ−CELのゲート電極の動作
速度が向上される。また、ゲート電極７が８角形
になることによつて、容量電極６と半導体領域１
１間のゲート長が平均化される。従つて、この部
分での電分布および相互インダクタンスが平均化
され、メモリセルＭ−CELの信類性を向上する
ことができる。さらに、ゲート長を均一にするには、第５２図
の第９実施例に示すように、ゲート電極７の中央
部、半導体領域（図示していない）、およびコン
タクトホールなどを８角形に形成し、メモリセル
Ｍ−CELとの対辺が平行になるように設ければ
よい。これによつて、ゲート長を平均化すること
ができ、さらに信頼性を向上することができる。また、本第８、第９実施例においては、メモリ
セルＭ−CEL等の形状を８角形としたが、他の
多角形または円形としてもよい。第５３図は、上記第８、第９実施例に従つた
DRAMメモリセルＭ−CELを構成するために、
ICチツプに設ける溝を説明するための斜視部分
断面図である。同図に示すように、溝４は、例えば1μmの幅で
ICテツプ上に設けられている。この溝４によつ
て、メモリセルＭ−CELとなる８角形の島領域
と、該島領域によつて囲まれた方形状の島領域１
８が形成されるようになつている。この島領域１
８は、溝４の幅を平均化し、容量電極を設けたと
きの電荷蓄積量を平均化するものである。また、
島領域１８上に設けられたワード線、ビツト線あ
るいは各層絶縁膜などの陥没を防止するようにな
つている。第５４図は、第５３図に示すICツプを用いて、
本発明の第８実施例に従つてメモリアレイＭ−
ARYを構成したときの斜視部分断面図である。第５４図は、第６図に示す実施例とほぼ同様で
あり、その説明は省略する。また、本実施例の動
作についても、１／2V_CC方式およびダミーセル
方式が適用でき、第６図に示す実施例と同様であ
るので、その説は省略する。さらに、前記オープン・ビツトライン方式にお
いて説明した製造方法等の全ての実施例は、本ホ
ールデツト・ビツトライン方式に適用できる。例
えば、第10実施例として、第５５図に示すよう
に、上記した第４０図の第４実施例に示すように
低抵抗配線１５を設け、該低抵抗配線１５をスル
ーホール１４を介してワード線７と接続してもよ
い。また、本第10実施例によるワード線７は太い
幅を備えているので、低抵抗配線との続が容易で
きるようになつている。なお、本発明は、前記実施例に限定されること
なく、その要旨を変更しない範囲において種々変
更し得ることは勿論である。以上説明したように、本発によれば、次に示す
ような効果を得ることができる。 (1) ICチツプにその上面部から内部に延在しか
つメモリセルを構成するためにICチツプ上部
を区画してのメモリセルと分離するような溝を
設け、該溝に容量電極を設けることによつてそ
の側面部分のICチツプに電荷蓄積領域を備え、
その部分に電荷を蓄積することができる。これ
によつて、メモリセルは、ICチツプ上部での
占有面積を増加することなく、容量電極がIC
チツプ内部に延在する度合により電荷蓄積量を
向上することができる。従つて、メモリセルはICチツプ上部での占
有面積を縮小しても、電荷蓄積量の保持または
向上が容易にでき、かつ、ICチツプ上部にお
けるメモリセル間の分離に要するその占有面積
を必要としなくなり、メモリセルの集積度を向
上することができる。 (2) メモリセルのゲート電極は、一方向の隣接す
るメモリセルのゲート電極と接続するように設
けてワード線を構成し、該ワード線の幅をメモ
リセル幅に近するような寸法に形成することが
できる。従つて、従来のワード線に対して幅寸法の増
加したワード線を備えることができ、これによ
つてワード線の抵抗値を低減し、ゲート電極の
動作速度を向上することができる。また、これ
によつて、ゲート電極の動作時間の平均化を向
上することもできる。 (3) 一方向に延在するワード線の上部に、それと
同一方向で、かつ、ワード線よりも抵抗値の低
い抵抗配線を備え、所定の位置においてワード
線と低抵抗配線を接続することができる。これ
によつて、ワード線の抵抗値を低減し、ゲート
電極の動作速度を向上し、かつ、ゲート電極の
動作時間の平均化を向上することができる。

【図面の簡単な説明】

第１図は、本明が適用されるDRAMICのレイ
アウトパターンを示す平面図、第２図および第３
図は、第１図に示すDRAMICのメモリアレイ部
を示す等価回路図、第４図〜第１９図は、本発明
の第１実施例に従つたDRAMICを説明するため
の図であり、第４図はDRAMICのメモリアレイ
の要部を示す平面図、第５図は第４図に示すメモ
リアレイのメモリセル間を分離するための溝を示
す斜視部分断面図、第６図は第４図に示すメモリ
アレイの要部を示す斜視部分断面図、第７図〜第
９図、第１０図Ｂ〜第１７図Ｂは、上記第４図に
示す本発明の第１実施例に基づくメモリアレイを
製造するための製造方法を示す各工程断面図、第
１０図Ａ〜第１７図Ａは上記第１０図Ｂ〜第１７
図Ｂの各断面に対応する平面図、第１８図および
第１９図は、本発明の第１実施例におけるダミー
セルの製造方法を示す断面図、第２０図〜第２５
図は、本発明の第２実施例に従つたDRAMICの
製造方法を示す工程断面図、第２６図〜第３３図
は、本発明の第３実施例に従つたDRAMICの製
造方法を示す工程断面図、第３４図〜第４０図
は、本発明の第４実施例に従つたDRAMICを説
明するための図であり、第３４図〜第３９図は、
第４実施例の製造方法を示す工程断面図、第４０
図は、第４実施例によつて構成されたDRAMIC
の斜視部分断面図、第４１図は、本発明の第５実
施例に従つたDRAMICの斜視部分断面図、第４
２図〜第４４図は、本発明の第６実施例に従つた
DRAMICを説明するための図であり、第４２図
は、第６実施例のDRAMICの斜視部分断面図、
第４３図及び第４４図は上記第４２図に示す
DRAMICの製造方法を示す断面図、第４５図〜
第４７図は、本発明の第７実施例を説明する図で
あり、第４５図は、第７実施例のDRAMICの斜
視部分断面図、第４６図及び第４７図は上記第４
５図に示すDRAMICの製造方法を示す断面図、
第４８図は、本発明が適用されるDRAMICのレ
イアウトパターンを示す平面図、第４９図および
第５０図は、第４８図に示すDRAMICのメモリ
アレイ部を示す等価回路図、第５１図は、本発明
の第８実施例に従つたDRAMICの平面図、第５
２図は、本発明の第９実施例に従つたDRAMIC
の平面図、第５３図は、上記第８、第９実施例に
従つてDRAMICを製造する場合にICチツプに設
ける溝を示す斜視部分断面図、第５４図は、上記
第８実施例に従つたDRAMICの斜視部分断面図、
第５５図は、本発明の第10実施例に従つた
DRAMICの平面図である。図中、１……半導体基板、２……エピタキシヤ
ル層、３……マスク、４……溝、５，５Ａ，８，
９，１３……絶縁膜、６……容量電極、７……ゲ
ート電極およびワード線、１０……ビツト線、１
１……半導体領域、１２……接続部、１４……ス
ルーホール、１５……低抵抗配線、１６……容量
電荷蓄積領域、１７……チヤンネルストツパ、１
８……島領域である。

Claims

【特許請求の範囲】１ (A) 半導体基板上に、MISFETの形成領域
となる島領域を構成するように溝を形成する工
程と、 (B) 少なくとも上記溝の内面に絶縁膜を形成して
その内側を充填しかつ上記島領域の上を覆うよ
うに導電体を被着して上記半導体基板との間に
容量を形成る工程と、 (C) 上記導電体層を選択除去して上記島領域の表
面を一部露出させる工程と、 (D) 上記導電体および島領域の表面に第１の絶縁
膜を形成する工程と、 (E) 上記第１絶縁膜の上にMISFETのゲート電
極となる導電体層を形成る工程と、 (F) 導電体層の上に第２の絶縁膜を形成する工程
と、 (G) 上記第２絶縁膜の上記島領域に対応する部位
に第１の開口部を形成る工程と、 (H) 上記第２絶縁膜をエツチングマスクとして等
方性エツチングにより上記導電体層に第２の開
口部を形成する工程と、 (I) スチーム酸化により上記第２開口部に露出し
ている上記導電体層の表面に酸化膜を形成する
工程と、 (J) 上記第２絶縁膜をエツチングマスクとして異
方性エツチングにより上記酸化膜および上記第
１絶縁膜にわたつてコンタクトホールを形成す
る工程と、 (K) 上記第２絶縁膜をマスクとして、上記コンタ
クトホールの内側に露出している上記島領域の
表面に不純物を導入して低抵抗の半導体領域を
形成する工程と、 (L) 上記半導体領域の表面に接触するように、情
報電荷入出用力信号線となる導電層を形成する
工程とを含むことを特徴とする半導体装置の製
造方法。