JPH0828468B2 - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
- Publication number
- JPH0828468B2 JPH0828468B2 JP61086491A JP8649186A JPH0828468B2 JP H0828468 B2 JPH0828468 B2 JP H0828468B2 JP 61086491 A JP61086491 A JP 61086491A JP 8649186 A JP8649186 A JP 8649186A JP H0828468 B2 JPH0828468 B2 JP H0828468B2
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- JP
- Japan
- Prior art keywords
- memory cell
- trench
- semiconductor substrate
- cell
- capacitor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
- H10B12/373—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate the capacitor extending under or around the transistor
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- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は半導体メモリ装置特に高密度半導体メモリ装
置に関するものである。
置に関するものである。
従来の技術 最近、半導体メモリ装置の高密度化が進み、特にダイ
ナミック・ランダムアクセス・メモリ（DRAM）の高集積
化、高密度化は目覚ましいものがある。このようなDRAM
の発展は、そのチップサイズの半分以上の面積を占める
メモリセルの高密度化技術の発展に負う所が大きい。第
２図はそのようなメモリセルの一例で、１つのトレンチ
で２つのメモリセルを形成した例である（特開昭60-236
260号広報）。
ナミック・ランダムアクセス・メモリ（DRAM）の高集積
化、高密度化は目覚ましいものがある。このようなDRAM
の発展は、そのチップサイズの半分以上の面積を占める
メモリセルの高密度化技術の発展に負う所が大きい。第
２図はそのようなメモリセルの一例で、１つのトレンチ
で２つのメモリセルを形成した例である（特開昭60-236
260号広報）。
第２図Ａはメモリセルの平面図、第２図Ｂは第２図Ａ
のａ−ａ′線に沿ったメモリセルの断面図である。１は
ビットラインを形成するドレイン拡散部、２は信号読み
出し用MOSトランジスタのゲート酸化膜、３はワード線
を構成する例えばポリシリコンで形成されたゲート電
極、４は信号蓄積キャパシタに接続されているソース拡
散部、５は信号蓄積キャパシタを構成する絶縁膜、６は
セルプレートを形成するポリシリコンを用いたプレート
電極、７はセル間分離酸化膜、８はドレイン拡散部１あ
るいはソース拡散部４とは反対導電型の基板、９はビッ
ト線を構成する例えばアルミで形成された導電体、10は
導電体９のビット線とゲート電極３のワード線およびセ
ルプレート電極６との層間絶縁膜、11は導電体９のビッ
ト線をドレイン拡散部１に接続するためのコンタクト
窓、12はメモリセル間の分離帯の絶縁体、13はメモリセ
ルキャパシタである。これはいわゆるトレンチを用いた
メモリセルである。このメモリセルはワード線を構成す
るゲート電極３を理論電圧“H"にすることにより、導電
体９のビット線の情報をドレイン拡散部１からソース拡
散部４を通してメモリキャパシタ13に蓄積したり（書き
込み状態）、あるいは、書き込まれたセルキャパシタ13
の情報をビット線を構成する導電体９に読み出す（読み
出し状態）という動作を行なう。トレンチを基板８の深
さ方向に形成するため、高密度化に極めて有利であり、
高集積、大容量のメモリセルの最有力構造の一つと考え
られている。
のａ−ａ′線に沿ったメモリセルの断面図である。１は
ビットラインを形成するドレイン拡散部、２は信号読み
出し用MOSトランジスタのゲート酸化膜、３はワード線
を構成する例えばポリシリコンで形成されたゲート電
極、４は信号蓄積キャパシタに接続されているソース拡
散部、５は信号蓄積キャパシタを構成する絶縁膜、６は
セルプレートを形成するポリシリコンを用いたプレート
電極、７はセル間分離酸化膜、８はドレイン拡散部１あ
るいはソース拡散部４とは反対導電型の基板、９はビッ
ト線を構成する例えばアルミで形成された導電体、10は
導電体９のビット線とゲート電極３のワード線およびセ
ルプレート電極６との層間絶縁膜、11は導電体９のビッ
ト線をドレイン拡散部１に接続するためのコンタクト
窓、12はメモリセル間の分離帯の絶縁体、13はメモリセ
ルキャパシタである。これはいわゆるトレンチを用いた
メモリセルである。このメモリセルはワード線を構成す
るゲート電極３を理論電圧“H"にすることにより、導電
体９のビット線の情報をドレイン拡散部１からソース拡
散部４を通してメモリキャパシタ13に蓄積したり（書き
込み状態）、あるいは、書き込まれたセルキャパシタ13
の情報をビット線を構成する導電体９に読み出す（読み
出し状態）という動作を行なう。トレンチを基板８の深
さ方向に形成するため、高密度化に極めて有利であり、
高集積、大容量のメモリセルの最有力構造の一つと考え
られている。
隣接するメモリセル（第２図Ａでは上下のセル）のビ
ット線間リークを防止するために、プレート電極６以外
のメモリセル周囲は絶縁体12で囲まれており、キャパシ
タは一辺のみで形成されている。
ット線間リークを防止するために、プレート電極６以外
のメモリセル周囲は絶縁体12で囲まれており、キャパシ
タは一辺のみで形成されている。
発明が解決しようとする問題点 このような従来のメモリセルはキャパシタを形成する
場所が、セルの一辺のみになるために、容量値を確保し
ようとすると、トレンチの深さを深くせざるをえない。
例えば、α線によるソフトエラーの問題が重要な課題で
あるが、その対策上50fF以上の容量値が必要とされてい
るので、キャパシタの酸化膜厚を100Åとすると、必要
なキャパシタ面積Ｓが次式で得られる。
場所が、セルの一辺のみになるために、容量値を確保し
ようとすると、トレンチの深さを深くせざるをえない。
例えば、α線によるソフトエラーの問題が重要な課題で
あるが、その対策上50fF以上の容量値が必要とされてい
るので、キャパシタの酸化膜厚を100Åとすると、必要
なキャパシタ面積Ｓが次式で得られる。
上式に、Ｃ＝50fF、ｄ＝100Å、 KSiO2＝3.9、εｏ＝8.86×10-14クーロン/V・cmを代入
すると、Ｓ＝14.5μm2となり、ここで、キャパシタの幅
２μｍとするとトレンチの深さは、7.25μｍとなる。
すると、Ｓ＝14.5μm2となり、ここで、キャパシタの幅
２μｍとするとトレンチの深さは、7.25μｍとなる。
このように、キャパシタ容量を確保しようとすると、
トレンチが深くなる。深いトレンチにキャパシタの絶縁
膜５を形成し、プレート電極６となるポリシリコンをト
レンチに空洞が生じないように埋め込むのは製造上困難
である。さらに、セルのビット間リークを防ぐ絶縁体12
をセル間に形成するには、まずセルの周囲にトレンチを
掘り、そのトレンチをプレート電極６形成用ポリシリコ
ンで埋め、次にセル間絶縁箇所のポリシリコンをしかる
べきフォトマスクを用いてエッチングを行ない、しかる
後シリコン酸化物（SiO2）等でその箇所を埋めなければ
ならない。この様に、従来のセル構造は、セル周辺のト
レンチを一部キャパシタ用セルプレート電極６に、残り
をセル間絶縁体12に形成しなくてはならず、製造プロセ
スが複雑になり、製造コストの上昇と、製造歩留の低下
を招く。また他の従来技術として、１つのトレンチで１
つのメモリセルを形成し、ワード線がスルーホール（コ
ンタクト窓と同じ）を囲むように形成した例が提案され
ている（特開昭59-2362号公報、特開昭59-117258号公
報）。しかしながら、これらの従来技術は、スルーホー
ルを囲むようにワード線をライン状に形成しなければな
らないので、ワード線の面積が大きくなり、小形化でき
ないという問題があった。
トレンチが深くなる。深いトレンチにキャパシタの絶縁
膜５を形成し、プレート電極６となるポリシリコンをト
レンチに空洞が生じないように埋め込むのは製造上困難
である。さらに、セルのビット間リークを防ぐ絶縁体12
をセル間に形成するには、まずセルの周囲にトレンチを
掘り、そのトレンチをプレート電極６形成用ポリシリコ
ンで埋め、次にセル間絶縁箇所のポリシリコンをしかる
べきフォトマスクを用いてエッチングを行ない、しかる
後シリコン酸化物（SiO2）等でその箇所を埋めなければ
ならない。この様に、従来のセル構造は、セル周辺のト
レンチを一部キャパシタ用セルプレート電極６に、残り
をセル間絶縁体12に形成しなくてはならず、製造プロセ
スが複雑になり、製造コストの上昇と、製造歩留の低下
を招く。また他の従来技術として、１つのトレンチで１
つのメモリセルを形成し、ワード線がスルーホール（コ
ンタクト窓と同じ）を囲むように形成した例が提案され
ている（特開昭59-2362号公報、特開昭59-117258号公
報）。しかしながら、これらの従来技術は、スルーホー
ルを囲むようにワード線をライン状に形成しなければな
らないので、ワード線の面積が大きくなり、小形化でき
ないという問題があった。
これらの問題は、高集積大容量化を更に推し進める際
には一層重大な障害となることは明らかである。
には一層重大な障害となることは明らかである。
問題点を解決するための手段 この問題点を解決するために、本発明の半導体メモリ
装置は、一導電型の半導体基板上に形成された、前記半
導体基板とは反対導電型のメモリセルトランジスタのド
レイン領域（１）と、前記ドレイン領域（１）の全周囲
を取り囲む関係で前記半導体基板内に掘られたトレンチ
（4,5,6,7）の底面を除く内壁全体に形成された前記半
導体基板とは反対導電型の前記メモリセルトランジスタ
のソースでかつメモリセル容量の第一電極をなすソース
領域（４）と、前記ソース領域（４）および前記ドレイ
ン領域（１）間の前記半導体基板表面の一部分に形成さ
れた前記メモリセルトランジスタのゲート領域（２）
と、前記ソース領域上の前記トレンチの側壁に形成され
た絶縁体（５）と、同絶縁体（５）の上に形成され前記
トレンチ内に埋め込まれた前記メモリセル容量の第二電
極（６）とを備え、前記一つのトレンチで側壁全面を１
つのメモリセルの電荷蓄積ノードとし、断面方向から見
てワード線を構成するゲート電極（３）がコンタクト窓
（11）の横の位置に平行状に形成され、前記ワード線を
構成するゲート電極（３）に対してコンタクト窓（11）
と反対側の側壁から側壁拡散部を通してメモリセルのソ
ース拡散部（４）全面に電荷が蓄積されるように構成さ
れている。
装置は、一導電型の半導体基板上に形成された、前記半
導体基板とは反対導電型のメモリセルトランジスタのド
レイン領域（１）と、前記ドレイン領域（１）の全周囲
を取り囲む関係で前記半導体基板内に掘られたトレンチ
（4,5,6,7）の底面を除く内壁全体に形成された前記半
導体基板とは反対導電型の前記メモリセルトランジスタ
のソースでかつメモリセル容量の第一電極をなすソース
領域（４）と、前記ソース領域（４）および前記ドレイ
ン領域（１）間の前記半導体基板表面の一部分に形成さ
れた前記メモリセルトランジスタのゲート領域（２）
と、前記ソース領域上の前記トレンチの側壁に形成され
た絶縁体（５）と、同絶縁体（５）の上に形成され前記
トレンチ内に埋め込まれた前記メモリセル容量の第二電
極（６）とを備え、前記一つのトレンチで側壁全面を１
つのメモリセルの電荷蓄積ノードとし、断面方向から見
てワード線を構成するゲート電極（３）がコンタクト窓
（11）の横の位置に平行状に形成され、前記ワード線を
構成するゲート電極（３）に対してコンタクト窓（11）
と反対側の側壁から側壁拡散部を通してメモリセルのソ
ース拡散部（４）全面に電荷が蓄積されるように構成さ
れている。
作用 この構成により、メモリセル周囲をトレンチ内に形成
されたプレート電極が取り囲み、セル間の分離を兼ねて
いるので酸化膜による分離帯を設ける必要がなく、メモ
リセル周囲全部をキャパシタとして利用しているので、
トレンチの深さが浅くても容量値を確保することができ
る。
されたプレート電極が取り囲み、セル間の分離を兼ねて
いるので酸化膜による分離帯を設ける必要がなく、メモ
リセル周囲全部をキャパシタとして利用しているので、
トレンチの深さが浅くても容量値を確保することができ
る。
実施例 以下、本発明の実施例について、図面を参照しながら
説明する。第１図は、本発明の一実施例を示す図で、第
１図Ａは要部平面図、第１図Ｂは第１図Ａのａ−ａ′に
おける断面図である。
説明する。第１図は、本発明の一実施例を示す図で、第
１図Ａは要部平面図、第１図Ｂは第１図Ａのａ−ａ′に
おける断面図である。
１はビット線を形成するドレイン拡散部、２は信号読
み出し用MOSトランジスタのゲート絶縁膜、３はワード
線を構成するゲート電極、４はメモリセル部のソース拡
散部、５はメモリセルの蓄積用キャパシタとなる絶縁
膜、６はセルプレートを形成する例えばポリシリコンを
用いたセルプレート電極、７はメモリセル間分離酸化
膜、８はドレイン拡散部１あるいはソース拡散部４と反
対導電型の基板である。９はビットラインを構成する例
えばアルミで形成された導電体であり、10は導電体９の
ビット線とゲート電極３のワード線およびセルプレート
電極６との層間絶縁膜である。11は導電体９のビット線
をドレイン拡散部１に接続するためのコンタクト窓であ
る。
み出し用MOSトランジスタのゲート絶縁膜、３はワード
線を構成するゲート電極、４はメモリセル部のソース拡
散部、５はメモリセルの蓄積用キャパシタとなる絶縁
膜、６はセルプレートを形成する例えばポリシリコンを
用いたセルプレート電極、７はメモリセル間分離酸化
膜、８はドレイン拡散部１あるいはソース拡散部４と反
対導電型の基板である。９はビットラインを構成する例
えばアルミで形成された導電体であり、10は導電体９の
ビット線とゲート電極３のワード線およびセルプレート
電極６との層間絶縁膜である。11は導電体９のビット線
をドレイン拡散部１に接続するためのコンタクト窓であ
る。
本発明によれば、ソース拡散部４と絶縁膜５およびセ
ルプレート電極６がドレイン拡散部１を囲むように形成
され、セル周囲全面がキャパシタとなる。このようにキ
ャパシタをセル周囲全面に形成することができるので、
トレンチを深くしなくてもキャパシタ容量を確保でき
る。例えばセルの一辺を２μｍとすると周囲長は８μｍ
となり、50fFの容量のキャパシタを作るにはキャパシタ
酸化膜厚100Åの場合14.5/8＝1.8μｍの深さのトレンチ
を掘ればよい。これは、従来の技術で加工可能な深さで
あり、セルプレート電極６を形成するためにポリシリコ
ンを埋めることも十分容易に行なえる。またセルプレー
ト電極６がセル周囲を囲っており、このセルプレート電
極６がセル間の分離の役目をしているためにセル間分離
帯の絶縁体（例えば第２図Ａでは12）が不必要になる。
従ってトレンチの一部をセルプレート電極に、残りを絶
縁体に分ける役目をしなくてもよいので製造工程が簡単
になり製造歩留の向上が図られる。
ルプレート電極６がドレイン拡散部１を囲むように形成
され、セル周囲全面がキャパシタとなる。このようにキ
ャパシタをセル周囲全面に形成することができるので、
トレンチを深くしなくてもキャパシタ容量を確保でき
る。例えばセルの一辺を２μｍとすると周囲長は８μｍ
となり、50fFの容量のキャパシタを作るにはキャパシタ
酸化膜厚100Åの場合14.5/8＝1.8μｍの深さのトレンチ
を掘ればよい。これは、従来の技術で加工可能な深さで
あり、セルプレート電極６を形成するためにポリシリコ
ンを埋めることも十分容易に行なえる。またセルプレー
ト電極６がセル周囲を囲っており、このセルプレート電
極６がセル間の分離の役目をしているためにセル間分離
帯の絶縁体（例えば第２図Ａでは12）が不必要になる。
従ってトレンチの一部をセルプレート電極に、残りを絶
縁体に分ける役目をしなくてもよいので製造工程が簡単
になり製造歩留の向上が図られる。
発明の効果 以上のように本発明の半導体メモリ装置によれば、従
来の加工技術を用いてプロセスが簡単であり、製造歩留
を向上させることができ、ひいては低価格の半導体メモ
リ装置の提供が可能であり、その実用的効果は極めて大
きい。
来の加工技術を用いてプロセスが簡単であり、製造歩留
を向上させることができ、ひいては低価格の半導体メモ
リ装置の提供が可能であり、その実用的効果は極めて大
きい。
第１図Ａは本発明による半導体メモリ装置の一実施例を
示す要部平面図、同図Ｂは同要部断面図、第２図Ａは従
来の半導体メモリ装置を示す要部平面図、同図Ｂは同要
部断面図である。 １……ビット線を構成するドレイン拡散部、２……ゲー
ト絶縁膜、３……ワード線を構成するゲート電極、４…
…メモリセルのソース拡散部、５……メモリセルのキャ
パシタを構成する絶縁膜、６……プレート電極、７……
セル間分離酸化膜、８……基板、９……ビット線を構成
する導電体、10……層間絶縁膜、11……コンタクト窓、
12……セル間分離帯の絶縁体、13……セルキャパシタ。
示す要部平面図、同図Ｂは同要部断面図、第２図Ａは従
来の半導体メモリ装置を示す要部平面図、同図Ｂは同要
部断面図である。 １……ビット線を構成するドレイン拡散部、２……ゲー
ト絶縁膜、３……ワード線を構成するゲート電極、４…
…メモリセルのソース拡散部、５……メモリセルのキャ
パシタを構成する絶縁膜、６……プレート電極、７……
セル間分離酸化膜、８……基板、９……ビット線を構成
する導電体、10……層間絶縁膜、11……コンタクト窓、
12……セル間分離帯の絶縁体、13……セルキャパシタ。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/04
Claims (1)
- 【請求項１】一導電型の半導体基板上に形成された、前
記半導体基板とは反対導電型のメモリセルトランジスタ
のドレイン領域と、前記ドレイン領域の全周囲を取り囲
む関係で前記半導体基板内に掘られたトレンチの底面を
除く内壁全体に形成された前記半導体基板とは反対導電
型の前記メモリセルトランジスタのソースでかつメモリ
セル容量の第一電極をなすソース領域と、前記ソース領
域および前記ドレイン領域間の前記半導体基板表面の一
部分に形成された前記メモリセルトランジスタのゲート
領域と、前記ソース領域上の前記トレンチの側壁に形成
された絶縁体と、同絶縁体の上に形成され前記トレンチ
内に埋め込まれた前記メモリセル容量の第二電極とを備
え、前記一つのトレンチで側壁全面を１つのメモリセル
の電荷蓄積ノードとし、断面方向から見てワード線を構
成するゲート電極がコンタクト窓の横の位置に平行状に
形成され、前記ワード線を構成するゲート電極に対して
コンタクト窓と反対側の側壁から側壁拡散部を通してメ
モリセルのソース拡散部全面に電荷が蓄積されるように
構成された半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61086491A JPH0828468B2 (ja) | 1986-04-15 | 1986-04-15 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61086491A JPH0828468B2 (ja) | 1986-04-15 | 1986-04-15 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62243358A JPS62243358A (ja) | 1987-10-23 |
| JPH0828468B2 true JPH0828468B2 (ja) | 1996-03-21 |
Family
ID=13888453
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61086491A Expired - Lifetime JPH0828468B2 (ja) | 1986-04-15 | 1986-04-15 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0828468B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5183774A (en) * | 1987-11-17 | 1993-02-02 | Mitsubishi Denki Kabushiki Kaisha | Method of making a semiconductor memory device |
| JP3093575B2 (ja) * | 1994-09-12 | 2000-10-03 | 日本電気株式会社 | 半導体装置及びその製造方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS592362A (ja) * | 1982-06-28 | 1984-01-07 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置とその製造方法 |
| JPS59117258A (ja) * | 1982-12-24 | 1984-07-06 | Hitachi Ltd | 半導体装置の製造方法 |
| JPS60236260A (ja) * | 1984-05-09 | 1985-11-25 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
-
1986
- 1986-04-15 JP JP61086491A patent/JPH0828468B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62243358A (ja) | 1987-10-23 |
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