JPS63122162A - メモリ・アレイ - Google Patents

メモリ・アレイ

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JPS63122162A
JPS63122162A JP62195437A JP19543787A JPS63122162A JP S63122162 A JPS63122162 A JP S63122162A JP 62195437 A JP62195437 A JP 62195437A JP 19543787 A JP19543787 A JP 19543787A JP S63122162 A JPS63122162 A JP S63122162A
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trench
capacitor
sidewall
isolation
semiconductor substrate
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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    • H01L29/92—Capacitors having potential barriers
    • H01L29/94—Metal-insulator-semiconductors, e.g. MOS
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明はアイソレーション（素子間分離領域）やノード
（素子間接続部）が半導体基板内に埋め込まれている構
造の半導体装置及びその製法に関する。
Ｂ、従来技術 集積回路の利用の指数関数的成長に平行して種々の型の
半導体メモリ装置が開発されてきた。本発明の半導体メ
モリの型は、記憶ビットがキャパシタ構造中に貯えられ
るようなダイナミック・メモリ・セル型である。更に詳
しくは２本発明は半導体トレンチ・キャパシタ・セルに
関し、この型のメモリ装置は、キャパシタ・セルの面積
を大きくし、キャパシタ容量を大きくし、より高密度の
メモリ・アレイを構成することが容易である。
半導体トレンチ及び記憶キャパシタについては。
例えば、以下の如き構造が知られている。
米国特許第４２３８２７８号には、半導体基板中の浅く
及び深く凹んだ酸化物素子分離層のトレンチが示されて
いる。浅い素子分離トレンチ及び深い素子分離トレンチ
においては、゛トレンチの全壁に沿って厚い酸化物素子
分離層が用いられている。
ＩＢＭ技術公開誌Ｖｏ１．２７．　Ｎｏ　１１及びｖｏ
ｌ。
２８、　Ｎｏ、　６には、埋設型酸化物（ＲＯＸ：Ｒｅ
ｃｅｓｓｅｄＯｗｉｄｅ）が隣接するトレンチ・キャパ
シタ・セルの間に形成されている構造が示されている。
第１図において、半導体基板１０はＰ子基板２０とその
上のＮ−ウェル３０とから成っている。基板１０の表面
にはＰ＋ソース拡散領域５０、ゲート電極６０、及びＰ
＋ドレイン拡散領域７０から成るトランジスタが形成さ
れ、ゲート電極６０は薄い絶縁層１５により基板１０か
ら絶縁されている０図中、ソース５０の左には埋設型酸
化物素子間分離（アイソレーション）層９９が形成され
、アイソレーション層９９により他のメモリ・アレイ回
路（図示しないワード線やビット線等）が支持されたり
分離されたりしている。ドレイン７０の下方にはトレン
チ・キャパシタ・セル４０が示されている。トレンチ・
キャパシタ・セル４ｏは周壁面に薄い絶縁層９０が配置
されたトレンチ（溝部）を有し、トレンチにはドープさ
れたポリシリコン８０が満されている。ポリシリコン物
質８０は導電性物質であり、それは薄い絶縁層９０によ
り基板１０から絶縁された電極として機能することがで
きる。トレンチ・キャパシタ・セル４０がポリシリコン
物質８０中に電荷を貯めることができ。
その結果、キャパシタとして働くことができる。
トレンチ・キャパシタ・セル４０の右側には、隣りのト
レンチ・キャパシタ・セル１１０が形成されている。ト
レンチ・キャパシタ・セル１１０は薄い絶縁物層１３０
を有し、その内部はポリシリコン物質１２０により満さ
れている。これらの半導体トレンチ・キャパシタ・セル
４０及び１１０は離れて配置され且つ埋設型酸化物（Ｒ
ＯＸ）アイソレーション層１００により互いに分離され
ている。隣接するトレンチ・キャパシタ・セル４０及び
１１０が互いに離隔して配置され且つ絶縁されていなけ
ればならないのは、もしセル４０及び１１０が十分に絶
縁されていないと、種々の電気的な悪影響が生じるから
である。
上述の手法によれば相互影響作用が無く、故障の問題の
無いような構造のトレンチ・キャパシタ・セルが得られ
るが、高密度に形成できない、半導体基板上のダイナミ
ック・メモリ・セルの数が１００万を越えると、各ダイ
ナミック・メモリ・セルの１つ１つに用いられる基板表
面の面積は極めて制限される。
第１図において、ＲＯＸ領域９９及び１００のような基
板表面部の素子分離領域は全チップ表面“積中に少なく
ないパーセントを資すことになる。
このような素子分離領域で費される総量を、隣接するメ
モリ・セルに保持される電荷の完全性を維持したまま、
減少させることは好ましいことである。
Ｃ６発明が解決しようとする問題点 高密度化の容易なトレンチ・キャパシタ・セルの構造が
望まれている。より詳しくは、より広いセル面積のトレ
ンチ・キャパシタ・セルを有し、且つ、半導体基板面積
（領域）をより有効に活用することのできるキャパシタ
・セルの構造が望まれている。
本発明の目的は、大きなサイズを有し、従って、電荷記
憶容量の大きなトレンチ・キャパシタを提供することで
ある。
第２の目的は、トレンチ内に素子分離構造を有するトレ
ンチ・キャパシタの製法を提供することである。
第３の目的は、高密度実装の容易なトレンチ・キャパシ
タを提供することである。
第４の目的は、より狭い間隔で隣接させることのできる
トレンチ・キャパシタを提供することである。
Ｄ０問題点を解決するための手段 本発明は、素子分離領域がトレンチの側壁にセルファラ
インされるようにして素子分離層（及び必要により素子
間接続部）を埋め込む手法を利用している。こうして、
より広い面積のトレンチ・キャパシタの構築が可能にな
る。しかも、これらの広い面積のトレンチ・キャパシタ
は、より狭い間隔で隣接して配置され得る。その結果、
半導体基板の全体がより効率良く活用され、十分な電荷
記憶容量のトレンチ・キャパシタ・セルが高密度に実装
されたメモリ・アレイが得られる。
本発明の半導体トレンチ・キャパシタ構造は、半導体基
板と、この半導体基板に形成されるとともに、底壁、上
部側壁部及び下部側壁部から成る側壁を有するトレンチ
（溝）と、前記底壁及び前記下部側壁部上に形成された
薄い絶縁層と、素子間分離（アイソレーション）のため
に前記上部側壁部上に形成された厚い素子分離層と、前
記トレンチ内に満たされた尊重物質より形成される導電
電極と、を有している。
また、本発明は、トレンチ内に素子分離領域を有する半
導体トレンチ・キャパシタ構造の製法にも関係し、この
製法は、底壁と上部側壁部及び下部側壁部から成る側壁
とにより画成されるトレンチを形成し、前記底壁及び下
部側壁部上に薄い絶縁層を形成し、前記上部側壁部上に
厚い素子分離層を形成し、前記トレンチ内に導電物質を
満すようにする。
Ｅ、実施例 第２図において、半導体基板２１０はＰ子基板部２２０
と、その上に形成されたＰ−ウェル２３０と、から構成
されている。半導体基板２１０の表面には、Ｐ＋ソース
拡散領域２５０、ゲート電極２６０．及びＰ＋ドレイン
拡散領域２７０から成るトランジスタが形成されている
。ゲート電極２６０及び半導体基板２１０間の絶縁層及
びソース拡散領域２５０とドレイン拡散領域２７０との
上部の絶縁層は、図中、単一の薄い絶縁層２１５として
示されている。ソース２５０の左側には埋設型の（窪ん
だ）酸化物層２９９が示され、この酸化物層２９９は他
のメモリ・プレイ回路（例えば、図示しないワード線や
ビット線等）を支持及び絶縁するために利用され得る。
ドレイン２７０の隣りには１本発明の半導体トレンチ・
キャパシタ・セル２４０が示されている。半導体トレン
チ。
キャパシタ・セル２４０は薄い絶縁層２９０により半導
体基板２１０から絶縁され、隣接する半導体トレンチ・
キャパシタ・セル３１０からは厚いアイソレーション層
３４０及び３５０により絶縁されている。半導体トレン
チ・キャパシタ・セル３１０も薄い絶縁層３３０により
半導体基板２１０から絶縁され、厚い素子分離層３８０
及び３９０により隣接する素子から絶縁されている。両
トレンチ・キャパシタ・セル２４０及び３１０はＰ＋ド
ープされた導電性ポリシリコン２８０及び３２０の各々
により満されている。なお、前記素子分離層３４０，３
６０．３８０，３９０の厚さは。
例えば、少なくとも７５ｎｍである。
ここで１本発明と第１図の従来技術とを比較すると１本
発明では、第１図の従来技術のように隣接するトレンチ
・キャパシタ・セル同士をＲＯＸ層１００だけで分離（
絶縁）するのではなく、分　□離のための構造フトレン
チ内部にも設けられている。トレンチの側壁にセルフ・
アラインされた分離構造を形成することにより、隣接ト
ランジスタのチャネルからトレンチを分離するための特
別なチップ面積というものが不要となる。トレンチの側
壁自体により素子間分離が行なわれるので、トレンチが
チャネルに隣接することが可能となる。
このことにより、トレンチ・キャパシタの面積拡大、そ
れによる電荷貯蔵容量の増大が可能となる。
第１図と第２図との比較だけでは本発明の利点が直接的
に示されているとは言えないが、第４Ａ。
４Ｂ図と第５Ａ、５Ｂ図との比較により、キャパシタと
隣接トランジスタとの間隔が本発明により非常に減少さ
せられていることが分かる。
第３Ａ図には、本発明のトレンチ・キャパシタ・セルの
製法の最初の段階が示されている。半導体基板２１０は
Ｐ基板部２２０とＮウェル２３０とから構成され、この
基板２１０の上には通常の方法、例えば酸化膜成長ある
いはＣＶＤにより、薄い絶縁層２１５が形成されている
。
第３Ｂ図には、次の段階が示されている。マスク用酸化
物層５５０が薄い絶縁層２１５の上に形成され、次いで
、トレンチ（溝）５６０が半導体基板２１０中に形成さ
れるようにパターン化される。トレンチ５６０は１例え
ば塩素ガス中でのＲＥＩのような、通常の方法により形
成される。トレンチ５６０は底壁６５５と側壁６５０と
により画成され、側壁６５０は上部側壁部６６０と下部
側壁部６７０とから構成されている。これらの壁６５０
．６５５は以下のような構成である。即ち、好ましい実
施例においては、上部側壁部６６０は側壁６５０の約１
０〜約２０％を占め、下部側壁部６７０は側壁６５０の
約８０〜約９０％を占めている。
なお、図には、簡単化のために各部が矩形されて示され
ているが、本発明はこのような形状により制限されない
、実際には、トレンチの底部が丸みを帯びた形状であっ
たりする。この場合、縦壁が側壁に対応し、丸みを帯び
た底部が底壁に対応する。
第３Ｃ図には次の段階が示され、薄い絶縁層２９０が側
壁６５０に沿って形成されている。この絶縁層２９０は
１例えば酸化膜成長あるいはＣＶＤのような１通常の方
法により成長され得る。この絶縁層２９０は、酸化シリ
コン、窒化シリコン、あるいはこれらの組み合せにより
構成されてもよい０次に、第３Ｄ図に示されるように、
トレンチ５６０内にはポリシリコン５８０が満されてい
る。
ポリシリコン５８０にはボロンがドープされ、最終的な
半導体トレンチ・キャパシタ構造において電荷の貯蔵が
容易に行われるようにＰ十湛電物質となっている。ここ
で、ポリシリコン（充填物）５８０は薄い絶縁層２９０
により基板２１０から絶縁されている。
ポリシリコン５８０によりトレンチ５６０が満たされた
後、ポリシリコン５８０の一部がトレンチ５６０から取
り除かれ、上部側壁６６０が露出される。ポリシリコン
５８０の取り除きを止める個所は、第３Ｅ図にも示され
るように、下部側壁６７０の頂部である。好ましい実施
例においては、ポリシリコン５８０はトレンチ５６０の
下側の８０％である。この個所までポリシリコン５８０
が取り除かれた後、厚い素子分離層３４０及び３６０が
上部側壁６６０に沿って形成される。素子分離層３４０
及び３６０は、ＣＶＤ法等を用いて、酸化シリコン等の
酸化物層より形成される。好ましい実施例において、素
子分離層３４０及び３６０は上部側壁部に沿って約１５
０ｎｍの厚さだけ形成されている。これらの素子分離層
３４０及び３６０は、トレンチ内に形成された素子分離
構造であるが、第１図の従来構造のＲＯＸ層１００と同
様の素子分離作用を有する。
第３ＦｗＵに示されるように、次には、ホトレジスト層
７００が、トレンチ５６０を含む半導体基板２１０の表
面に形成される。ホトレジスト層７００が露光及び現象
されて厚い素子分離層３６０及び薄い絶縁層２９０の一
部が露出され、これら露出部分は除去される。この除去
処理は、例えばガス中ではＲＩＥのように、通常の方法
によって実行され得る。素子分離層３６０及び絶縁層２
９０の一部が除去された後、ホトレジスト層７００も除
去される。第３Ｄ図に示される段階は、ソース波速領域
２７０とトレンチ内部のポリシリコンとを接続する「没
入型コンタクト」の形成に用いられる。米国特許第６２
６５１２号に示されるように、このマスク段落は、ソー
ス拡散領域とトレンチ頂部とを接続する「橋架コンタク
ト」を形成するために基板の頂部に分離した導電層を設
けることとすれば、省略できる。ただし、本発明では。
「没入型コンタクト」及び「橋架ジンタクト」の双方が
適用可能である。
しかしながら１図示の実施例の没入型コンタクトが、橋
架コンタクトを形成するよりも簡単であり、平坦化にも
適し、好ましい、ホトレジスト層７００が取り除かれた
後、トレンチ５６０の上部にポリシリコン８００が再び
満たされる（第３Ｇ図）。
トレンチ５６０の上部が満たされてマスク用酸化物居５
５０が取り除かれると、ポリシリコン８００の頂部表面
が除去（平坦化）されてシリコン基板２１０の表面レベ
ルよりも少しだけ低いレベルとされる（第３Ｈ図）、ポ
リシリコン８００の頂部が基板２１０の表面よりも少し
だけ低くされた後、厚い素子分離層３５０がトレンチ５
６０の頂部に沿って形成される。好ましい実施例におい
て、素子分離層３５０の厚さは約１５０ｎｍである。も
し「橋架コンタクト」が用いられるのであれば、導電性
物質が橋架コンタクトを形成するよう堆積及びパターン
形成され、その上に素子分離層３５０が堆積される。素
子分離層３５０の頂部を平坦化して基板２１０と一致さ
せてもよい、こうして、内部に素子分離構造３４０．３
５０．及び３６０を有するトレンチ・キャパシタ・セル
構造が得られる。
第２図中のトランジスタの製法は通常の方法で良い、ド
レイン拡散領域を画成するようＰ＋ドーパントをドライ
ブするアニール・サイクルの期間中に、ポリシリコン８
００からドーパント・イオンが隣接する基板部中に拡散
してソース拡散領域２７０を画定する。「没入型コンタ
クト」は、互いに接触状態にあるソース拡散領域２７０
とポリシリコン８００とにより構成されている。
第４Ａ図には、従来の埋込み型酸化物景子分離手法を用
いた場合に半導体基板４００上に形成されたダイナミッ
ク・メモリ・アレイが示されている０図中、点線により
ハツチングを行った２つの領域４０５及び４１０は２つ
のメモリ・セル・キャパシタを表わしている０図中、左
右に走る線４１５及び４２０はワード線である。これら
のワード線４１５及び４２０はポリシリコンより形成さ
れ、第１図のゲート電極６０ｔｔ構成している。ワード
線４１５及び４２０は酸化物層により半導体基板の表面
から絶縁されている。また１図中、上下に延びる線４２
５及び４３０はビット線であり、これらは通常、メタル
材であり、もう１つの酸化物層により半導体基板の表面
から絶縁されている。
ワードｍ４１５とビット線４２５とがメモリ・セ゛ル・
キャパシタ４１０に関係し、ワード線４２０とビット線
４３０とがメモリ・セル・キャパシタ４０５に関係する
。このように、隣接するメモリ・セルはワード線及びビ
ット線に対してずれた位置関係で接続されている。ワー
ド線及びデータ線の操作は重要でないので説明を省略す
るが、ワード線及びデータ線の図示による説明は従来の
ＲＯＸ手法を用いる場合のセル間隔を観る上で重要であ
る。特に、従来のＲＯＸ手法では、メモリ・セル・キャ
パシタ４１Ｏと隣接メモリ・セルのトランジスタのゲー
ト電極との間に保たれなければならないワード線４２０
に沿った最小距離ｄ１が存在する。この最小距離ｄ１は
電気的相互作用（即ち、隣接メモリ・セルのチャネル領
域からのリーク）を避けるために維持されなくてはなら
ない。この最小距離ｄ１により、第４Ａ図に示されるよ
うに、半導体基板表面上の面積の多くが費される。
第５Ａ図には１本発明の一実施例が示され、第５Ａ図で
は、第４Ａ図と同様の配置関係となるように、メモリ・
セル・キャパシタ５０５及び５１０、ワード線５１５及
び５２０、ビット線５２５及び５３０が示されている。
ワード線５１５及びビット線５２５はメモリ・セル・キ
ャパシタ５１０に関係し、ワード線５２０及びビット線
５３０はメモリ・セル・キャパシタ５０５に関係してい
る。また、メモリ・セル・キャパシタ５０５及び５１０
はワード線５１５，５２０及びビット線５２５．５３０
に対してずれた位置関係で接続されている。メモリ・セ
ル・キャパシタ５０５及び５１０は本発明のトレンチ内
部の素子分離手法を用いて構成されている。第５Ａ図か
ら本発明の幾つかの利点が容易に理解される。第１に、
メモリ・セル・キャパシタの大きさが従来構造と比べて
横方向に沿って約３倍になっている。第４Ａ図では正方
形だが、第５Ａ図では横方向に長い長方形である。これ
は、この方向のＲＯＸ領域が不要となったためであり、
これにより、電荷貯蔵容量が増大する。
次に、メモリ・セル・キャパシタ５１０と隣接メモリ・
セルのゲート電極との間の最小距離ｄ２がほぼ零になる
。即ち、素子分離領域がキャパシタの内側の縁に対して
セルフ・アラインされるので、キャパシタはリークを生
じることなく隣接する装置のチャネル領域と接すること
ができる。実際、メモリ・セル・キャパシタ５１０と隣
接するメモリ・セルのゲート電極とはわずかながらオー
バーラツプすることができる。即ち、本発明では半導体
表面の面積を有効に活用することができる。
第４Ｂ図と第５Ｂ図とを比較する。第４Ｂ図中の間隔ｄ
１はゲート電極のチャネル領域をキャパシタ４１０から
絶縁するためのＲＯＸ領域として示されている。第５Ｂ
図中には第４Ｂ図中のＲＯＸに相当する領域は無く、キ
ャパシタ５１０は隣接メモリ・セルのトランジスタのゲ
ート電極下のチャネルに隣接している。チップ面積を費
すＲＯＸ領域がないので、キャパシタ５１０は第４Ｂ図
中のキャパシタ４１０よりもずっと幅広いものになる（
即ち、図中、左右方向により長い）、実際に、第５Ａｌ
ｌ！ｌにおいて、２つの長方形のキャパシタ５１０の短
辺は隣接するメモリ・セル・トランジスタのチャネル領
域に接している。更に、第５Ａｌｆｉにおいて、トレン
チ内を満すポリシリコンとＦＥＴのソース拡散領域とを
接続させる没入型コンタクト（即ち：　トレンチを画定
する側壁が部分的に取り除かれた個所）は、トレンチの
長辺のほぼ中央位置であり、隣接トランジスタのチャネ
ル領域から遥かに離れている。
本発明の半導体トレンチ・キャパシタ・セルはトレンチ
の側壁にてセルフ・アラインされたトレンチ内部の（ト
レンチ内に没入された）素子分離構造を有するよう形成
されている。トレンチ内部に素子分離構造が形成されて
いるので、キャパシタ・セルの大きさを大きくシ、高密
度に実装されたメモリ・セル・アレイの構造とすること
ができる。
本発明のトレンチ・キャパシタ構造を用いることにより
、チップ上での間隔を小さくしてセル面積を大きくする
ような前記以外のアレイ配置の実施例が構成可能である
。第５Ａ図に示した実施例では、ＲＯＸ領域は互いに隣
接するトレンチ・キャパシタ間については今だ取り除か
れてはいないが、第６図及び第８図の実施例では、その
ようなＲＯＸ領域は除去されている。第６図において。
キャパシタ５０５Ａ、５１０Ａはワード線５１５Ａ、５
２０Ａと直角に形成されている。即ち、トレンチとトレ
ンチとの間の間隔は、ここでは、第５Ａ図の場合のよう
にＲＯＸ領域により定まるのではなく、ソース拡散領域
の間隔により定まる。
第７図には更に異なる実施例が示され、この実施例では
、第５ＡｗＩのメタル・ビット線５２５，５３０が拡散
ビット線５２５Ｂ、５３０Ｂに置き換えられ、メタル・
ワード線５１５が図中、中央部を走っている。ここでも
、隣接キャパシタ間にＲＯｘ領域は設けられていない。
【図面の簡単な説明】
第１図は従来のトレンチ・キャパシタ・セルの一例を示
す断面図、 第２図は本発明のトレンチ・キャパシタ・セルの一実施
例を示す断面図、 第３Ａ図乃至第３Ｈ図は前記実施例の製造方法における
各段階を示す部分断面図、 第４Ａ図は第１図のトレンチ・キャパシタ・セルが２つ
互いに隣接して配置された状態を示す平面図、 第４Ｂ図は第４Ａ図のＡ−Ａ’線に従う矢視断面図、 第５Ａ図は前記実施例のトレンチ・キャパシタ・セルが
２つ互いに隣接して配置された状態を示す平面図、 第５Ｂ図は第５Ａ図のＢ−Ｂ’線に従う矢視断面図、 第６図及び第７図は各々、前記実施例以外の互いに異な
る実施例を示す平面図である。 ２００．２９９・・・・埋込み型酸化物層（ＲＯＸ）。 ２１０，５００・・・・半導体基板、２１５・・・・絶
縁層、２４０，３１０・・・・トレンチ・キャパシタ・
セル、２５０・・・・ドレイン拡散領域、２６０・・・
・ゲート電極、２７０・・・・ドレイン拡散領域、２９
０．３３０・・・・薄い絶縁層、３４０，３５０．３６
０．３８０．３９０・・・・厚い没入型の素子分離層、
５０５．５１０，５０５Ａ、５１０Ａ、５０５Ｂ、５１
０Ｂ・・・・メモリ・セル・キャパシタ、５１５．５２
０・・・・ワード線、５２５．５３０・・・・ビット線
、５５０・・・・マスク用酸化物層、５６０・・・・ト
レンチ、５８０・・・・導電性物質の一例としてのポリ
シリコン、６５０・・・・側壁、６５５・・・・底壁、
６６０・・・・上部側壁部、６７０・・・・下部側壁部
、７００．８００・・・・ホトレジスト層。

Claims (4)

    【特許請求の範囲】
  1. （１）（ａ）半導体基板と、 （ｂ）前記半導体基板中に形成され、上部側壁部及び下
    部側壁部から成る側壁と底壁とを有するトレンチと、 （ｃ）前記下部側壁部及び底壁上に形成された薄い絶縁
    層と、 （ｄ）前記上部側壁部上の少なくとも一部に形成された
    厚い素子分離層と、 （ｅ）前記トレンチ内に充填された導電物質より成る極
    板電極と、 を有することを特徴とする半導体装置。
  2. （２）特許請求の範囲第（１）項記載の半導体装置にお
    いて、前記極板電極の頂部に厚い素子分離層が形成され
    ていることを特徴とする半導体装置。
  3. （３）特許請求の範囲第（１）項又は第（２）記載の半
    導体装置において、前記半導体基板には拡散領域が前記
    トレンチに隣接して形成され、この拡散領域と前記極板
    電極とのコンタクトが前記トレンチの上部側壁のうちの
    前記素子分離層が形成されずに残つた部分より形成され
    ることを特徴とする半導体装置。
  4. （４）（イ）半導体基板中に、上部側壁部及び下部側壁
    部から成る側壁と底壁とにより画成されるトレンチを形
    成する工程と、 （ロ）前記下部側壁部及び底壁上に薄い絶縁層を形成す
    る工程と、 （ハ）前記上部側壁部上の少なくとも一部に厚い素子分
    離層を形成する工程と、 （ニ）前記トレンチ内に導電物質を充填する工程と、 を含むことを特徴とする半導体装置の製造方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009200508A (ja) * 2002-12-27 2009-09-03 Fujitsu Microelectronics Ltd 半導体装置の製造方法

Families Citing this family (65)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR900003262B1 (ko) * 1987-04-30 1990-05-12 삼성전자 주식회사 반도체 장치의 제조방법
US4912535A (en) * 1987-08-08 1990-03-27 Mitsubishi Denki Kabushiki Kaisha Trench type semiconductor memory device having side wall contact
JPH0821685B2 (ja) * 1988-02-26 1996-03-04 株式会社東芝 半導体メモリの製造方法
US5225363A (en) * 1988-06-28 1993-07-06 Texas Instruments Incorporated Trench capacitor DRAM cell and method of manufacture
US5105245A (en) * 1988-06-28 1992-04-14 Texas Instruments Incorporated Trench capacitor DRAM cell with diffused bit lines adjacent to a trench
KR910007181B1 (ko) * 1988-09-22 1991-09-19 현대전자산업 주식회사 Sdtas구조로 이루어진 dram셀 및 그 제조방법
US5134616A (en) * 1990-02-13 1992-07-28 International Business Machines Corporation Dynamic ram with on-chip ecc and optimized bit and word redundancy
US5307356A (en) * 1990-04-16 1994-04-26 International Business Machines Corporation Interlocked on-chip ECC system
US5034787A (en) * 1990-06-28 1991-07-23 International Business Machines Corporation Structure and fabrication method for a double trench memory cell device
US5064777A (en) * 1990-06-28 1991-11-12 International Business Machines Corporation Fabrication method for a double trench memory cell device
JP3128834B2 (ja) * 1991-01-28 2001-01-29 日本電気株式会社 半導体装置
JP2819520B2 (ja) * 1991-05-07 1998-10-30 インターナショナル・ビジネス・マシーンズ・コーポレイション Ｄｒａｍセル
JPH05225798A (ja) * 1991-08-14 1993-09-03 Internatl Business Mach Corp <Ibm> メモリシステム
JP2994110B2 (ja) * 1991-09-09 1999-12-27 株式会社東芝 半導体記憶装置
US5255224A (en) * 1991-12-18 1993-10-19 International Business Machines Corporation Boosted drive system for master/local word line memory architecture
JPH07112049B2 (ja) * 1992-01-09 1995-11-29 インターナショナル・ビジネス・マシーンズ・コーポレイション ダイナミック・ランダム・アクセス・メモリ・デバイスおよび製造方法
US5250829A (en) * 1992-01-09 1993-10-05 International Business Machines Corporation Double well substrate plate trench DRAM cell array
US5264716A (en) * 1992-01-09 1993-11-23 International Business Machines Corporation Diffused buried plate trench dram cell array
US5528062A (en) * 1992-06-17 1996-06-18 International Business Machines Corporation High-density DRAM structure on soi
JPH0799771B2 (ja) * 1992-06-26 1995-10-25 インターナショナル・ビジネス・マシーンズ・コーポレイション 皮膜中の応力を制御する方法
US5365097A (en) * 1992-10-05 1994-11-15 International Business Machines Corporation Vertical epitaxial SOI transistor, memory cell and fabrication methods
US5434109A (en) * 1993-04-27 1995-07-18 International Business Machines Corporation Oxidation of silicon nitride in semiconductor devices
US5422294A (en) * 1993-05-03 1995-06-06 Noble, Jr.; Wendell P. Method of making a trench capacitor field shield with sidewall contact
JP3480745B2 (ja) * 1993-09-16 2003-12-22 株式会社東芝 半導体装置の製造方法
US5360758A (en) * 1993-12-03 1994-11-01 International Business Machines Corporation Self-aligned buried strap for trench type DRAM cells
US5448090A (en) * 1994-08-03 1995-09-05 International Business Machines Corporation Structure for reducing parasitic leakage in a memory array with merged isolation and node trench construction
US5627092A (en) * 1994-09-26 1997-05-06 Siemens Aktiengesellschaft Deep trench dram process on SOI for low leakage DRAM cell
US5508542A (en) * 1994-10-28 1996-04-16 International Business Machines Corporation Porous silicon trench and capacitor structures
US5936271A (en) * 1994-11-15 1999-08-10 Siemens Aktiengesellschaft Unit cell layout and transfer gate design for high density DRAMs having a trench capacitor with signal electrode composed of three differently doped polysilicon layers
US5895255A (en) * 1994-11-30 1999-04-20 Kabushiki Kaisha Toshiba Shallow trench isolation formation with deep trench cap
US5545581A (en) * 1994-12-06 1996-08-13 International Business Machines Corporation Plug strap process utilizing selective nitride and oxide etches
US5641694A (en) * 1994-12-22 1997-06-24 International Business Machines Corporation Method of fabricating vertical epitaxial SOI transistor
US6252267B1 (en) * 1994-12-28 2001-06-26 International Business Machines Corporation Five square folded-bitline DRAM cell
US5576566A (en) * 1995-04-13 1996-11-19 International Business Machines Corporation Semiconductor trench capacitor cell having a buried strap
US5545583A (en) * 1995-04-13 1996-08-13 International Business Machines Corporation Method of making semiconductor trench capacitor cell having a buried strap
US5885425A (en) * 1995-06-06 1999-03-23 International Business Machines Corporation Method for selective material deposition on one side of raised or recessed features
US5731941A (en) * 1995-09-08 1998-03-24 International Business Machines Corporation Electrostatic discharge suppression circuit employing trench capacitor
US5908310A (en) 1995-12-27 1999-06-01 International Business Machines Corporation Method to form a buried implanted plate for DRAM trench storage capacitors
US5684313A (en) * 1996-02-20 1997-11-04 Kenney; Donald M. Vertical precharge structure for DRAM
US5656535A (en) * 1996-03-04 1997-08-12 Siemens Aktiengesellschaft Storage node process for deep trench-based DRAM
US5684314A (en) * 1996-03-18 1997-11-04 Kenney; Donald M. Trench capacitor precharge structure and leakage shield
US5748547A (en) * 1996-05-24 1998-05-05 Shau; Jeng-Jye High performance semiconductor memory devices having multiple dimension bit lines
US20050036363A1 (en) * 1996-05-24 2005-02-17 Jeng-Jye Shau High performance embedded semiconductor memory devices with multiple dimension first-level bit-lines
US5923971A (en) * 1996-10-22 1999-07-13 International Business Machines Corporation Reliable low resistance strap for trench storage DRAM cell using selective epitaxy
US5953607A (en) * 1997-06-06 1999-09-14 International Business Machines Corporation Buried strap for trench storage capacitors in dram trench cells
JP3132435B2 (ja) * 1997-09-22 2001-02-05 日本電気株式会社 半導体装置の製造方法
US5990511A (en) * 1997-10-16 1999-11-23 International Business Machines Corporation Memory cell with transfer device node in selective polysilicon
DE19752968C1 (de) * 1997-11-28 1999-06-24 Siemens Ag Speicherzellenanordnung und Verfahren zu deren Herstellung
US6236079B1 (en) 1997-12-02 2001-05-22 Kabushiki Kaisha Toshiba Dynamic semiconductor memory device having a trench capacitor
US6699794B1 (en) * 1998-03-09 2004-03-02 Siemens Aktiengesellschaft Self aligned buried plate
KR100289749B1 (ko) * 1998-05-12 2001-05-15 윤종용 도전패드형성방법
US5949700A (en) * 1998-05-26 1999-09-07 International Business Machines Corporation Five square vertical dynamic random access memory cell
US6107133A (en) * 1998-05-28 2000-08-22 International Business Machines Corporation Method for making a five square vertical DRAM cell
US6225158B1 (en) 1998-05-28 2001-05-01 International Business Machines Corporation Trench storage dynamic random access memory cell with vertical transfer device
US6121651A (en) * 1998-07-30 2000-09-19 International Business Machines Corporation Dram cell with three-sided-gate transfer device
US6110792A (en) * 1998-08-19 2000-08-29 International Business Machines Corporation Method for making DRAM capacitor strap
JP3580719B2 (ja) * 1999-03-03 2004-10-27 株式会社東芝 半導体記憶装置及びその製造方法
US6380575B1 (en) 1999-08-31 2002-04-30 International Business Machines Corporation DRAM trench cell
DE19944011B4 (de) * 1999-09-14 2007-10-18 Infineon Technologies Ag Verfahren zur Bildung mindestens zweier Speicherzellen eines Halbleiterspeichers
KR20020030816A (ko) * 1999-09-17 2002-04-25 에를링 블로메, 타게 뢰브그렌 반도체 소자의 절연을 위해 쉘로우 트렌치에 심층트렌치를 형성하는 자체-정렬 방법
TW552669B (en) * 2000-06-19 2003-09-11 Infineon Technologies Corp Process for etching polysilicon gate stacks with raised shallow trench isolation structures
US6987044B2 (en) * 2003-09-25 2006-01-17 Promos Technologies Inc. Volatile memory structure and method for forming the same
US7341765B2 (en) * 2004-01-27 2008-03-11 Battelle Energy Alliance, Llc Metallic coatings on silicon substrates, and methods of forming metallic coatings on silicon substrates
US8557657B1 (en) * 2012-05-18 2013-10-15 International Business Machines Corporation Retrograde substrate for deep trench capacitors
US9443857B2 (en) * 2014-12-05 2016-09-13 Globalfoundries Inc. Vertical fin eDRAM

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6132466A (ja) * 1984-07-25 1986-02-15 Hitachi Ltd 半導体集積回路装置
JPS6182465A (ja) * 1984-07-03 1986-04-26 テキサス　インスツルメンツ　インコ−ポレイテツド ダイナミック・メモリ・セルの製造法
JPS6190395A (ja) * 1984-10-09 1986-05-08 Fujitsu Ltd 半導体記憶装置
JPS61108163A (ja) * 1984-11-01 1986-05-26 Nec Corp 半導体記憶装置の製造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4238278A (en) * 1979-06-14 1980-12-09 International Business Machines Corporation Polycrystalline silicon oxidation method for making shallow and deep isolation trenches
US4376983A (en) * 1980-03-21 1983-03-15 Texas Instruments Incorporated High density dynamic memory cell
US4397075A (en) * 1980-07-03 1983-08-09 International Business Machines Corporation FET Memory cell structure and process
US4661832A (en) * 1982-06-30 1987-04-28 International Business Machines Corporation Total dielectric isolation for integrated circuits
JPS5919366A (ja) * 1982-07-23 1984-01-31 Hitachi Ltd 半導体記憶装置
US4688069A (en) * 1984-03-22 1987-08-18 International Business Machines Corporation Isolation for high density integrated circuits
US4688063A (en) * 1984-06-29 1987-08-18 International Business Machines Corporation Dynamic ram cell with MOS trench capacitor in CMOS
US4651184A (en) * 1984-08-31 1987-03-17 Texas Instruments Incorporated Dram cell and array
EP0201706B1 (en) * 1985-04-01 1991-09-18 Nec Corporation Dynamic random access memory device having a plurality of improved one-transistor type memory cells

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6182465A (ja) * 1984-07-03 1986-04-26 テキサス　インスツルメンツ　インコ−ポレイテツド ダイナミック・メモリ・セルの製造法
JPS6132466A (ja) * 1984-07-25 1986-02-15 Hitachi Ltd 半導体集積回路装置
JPS6190395A (ja) * 1984-10-09 1986-05-08 Fujitsu Ltd 半導体記憶装置
JPS61108163A (ja) * 1984-11-01 1986-05-26 Nec Corp 半導体記憶装置の製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009200508A (ja) * 2002-12-27 2009-09-03 Fujitsu Microelectronics Ltd 半導体装置の製造方法

Also Published As

Publication number Publication date
US4801988A (en) 1989-01-31
EP0265616A3 (en) 1989-08-30
JPH06105767B2 (ja) 1994-12-21
BR8705231A (pt) 1988-05-24
EP0265616A2 (en) 1988-05-04
DE3788499T2 (de) 1994-06-30
DE3788499D1 (de) 1994-01-27
EP0265616B1 (en) 1993-12-15

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