JP2509177B2 - メモリセル - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は半導体デバイスに関するものであり、とくに
ダイナミツク型読出し書込みメモリ、すなわちダイナミ
ツクRAM（以下dRAMという）に係わるものである。

［従来の技術］ 大規模モノリシツクdRAMの開発は多くの問題を提起し
ているが、そのうちでももつとも重要なもののひとつ
は、チツプ１個に集積するメモリセルの数を増大させる
ために個々のセルの寸法を縮小してもソフトエラーの発
生率が増大しないようにするには、どうすればよいかと
いうことである。大規模dRAMはシリコンを主たる構成材
料として用いており、各メモリセルはソースがキヤパシ
タと、ドレーンがビツトラインと、ゲートがワードライ
ンとそれぞれ接続された１個のMOS電界効果トランジス
タを有するのがふつうである。このようなメモリセルは
上記キヤパシタに電荷を加えたときには論理１となり、
加えないときには論理０となるように動作する。この場
合のキヤパシタは、薄い酸化物層により上層としての電
極層から分離され空乏層により基板と分離された反転層
により形成するのが、従来の方式であつた。しかしなが
ら回路動作を安定に保持するためには、該キヤパシタの
容量はこれを充分なS/N比を予えるような大きな値とす
ることが必要となり、そのためには、基板内における当
該キヤパシタの占有面積を大きくしなければならない。
さらにこのようなMOSキヤパシタは、フルフア粒子によ
り基板中に生成される電荷や（5MeVのアルフア粒子で20
0ヘムトクーロン（fC）以上の障害性電子を生成するこ
とがある）、基板から侵入するノイズや、当該キヤパシ
タの全域にわたるPN接合リーク、および当該セル中のMO
S FETのサブスレシヨルドリーク等の影響を受けやす
い。dRAM1個にたくわえられる電荷は通常250fCであり、
従つて電源電圧が5Vの場合、前記キヤパシタの容量はこ
れを50fFとすることが必要で、電荷蓄積用の二酸化物層
の厚さが150Åの場合は、約20平方ミクロンのキヤパシ
タ領域が必要であつた。従来の２次元構造dRAMを用いた
メモリセルにおいては、これがセルの寸法上の最小限度
を規定するのであつた。

こうした問題に対するひとつの試みがジヨリイらの
「再結晶ポリシリコン中のダイナミツクRAMセル（4IEEE
Elec. DeV.Lett.8,1983）であり、これはアクセストラ
ンジスタや電荷蓄積キヤパシタその他、セルの基本素子
をすべてシリコン基板上の酸化物層に被着したビーム再
結晶化ポリシリコン層内に形成しようというものであ
る。この場合、ビツトラインは再結晶化ポリシリコン層
中に含まれ、トランジスタをオンとすることにより電荷
蓄積領域に電荷が流入することとなる。電荷蓄積領域と
しては上面、下面および三方を熱成長酸化物で囲まれた
高不純物濃度の再結晶化ポリシリコンを用いる。かくて
得られる電荷蓄積能力は、当該領域上下の電極が薄い酸
化物層により再結晶化ポリシリコン中の電荷蓄積領域と
分離されているため、同等の蓄積面積とした通常のキヤ
パシタの能力の約２倍となる。しかもこの電荷蓄積領域
は、下層の酸化物によつて該領域周辺の回路から基板中
に注入される電荷や、アルフア粒子その他ソフトエラー
の原因となる放射線等により基板中に入り込む電荷から
隔離されることとなる。さらにまた、ビツトラインの下
方に厚い酸化物層が存在し、かつ側壁酸化物のアイソレ
ーシヨンが完全であるため、ビツトラインの容量が減少
するということもある。しかしながら、たとえ容量を通
常のものの２倍としたとしても、セルのキヤパシタによ
る占有面積を充分小さなものとすることは不可能であ
る。

dRAMを小型化するもうひとつの試みは、キヤパシタの
プレートを基板内部にまで延在させることである。この
ようなキヤパシタはコルゲーテツド（波型）キヤパシタ
と呼ばれ、H.スナミらの「メガビツトダイナミツクMOS
メモリ用コルゲーテツドキヤパシタセル（CCC）」（IEE
E IEDM Tech.Digest 806,1982）や、同じくH.スナミら
の「メガビツトダイミツクMOSメモリ用コルゲーテツド
キヤパシタセル（CCC）」（4 IEEE Elec.Dev.Lett.90,1
983）や、さらにはI.イトーらの「オンチツプ電圧制御
器つき実験的lMb DRAM」（1984 IEEE ISSCC Digest of
Tech.Paper 282）等にその記載がある。このコルゲーテ
ツドキヤパシタはシリコン基板の内部に2.5ミクロンの
深さまで延びており、これを製作するにはCVD二酸化シ
リコン膜マスクを用いて、通常のCCl₄による反応性スパ
ツタエツチ法によつてトレンチを形成した後、ウエツト
エツチを施すことによりドライエツチに起因する傷や汚
れを除く。かくてトレンチを形成した後、二酸化シリコ
ン／窒化シリコン／二酸化シリコンの３層からなる電荷
蓄積層をトレンチ壁部に形成し、しかる後該トレンチを
LPCVDポリシリコンにより充填して終わりとする。この
ようなコルゲーテツドキヤパシタは、容量を60fFとする
３×７ミクロンのセルの場合、通常のセルとくらべてそ
の容量は７倍以上であるという。

セルキヤパシタの占有面積を低減させるための第３の
試みは、上述のようにトレンチを形成する方法と類似の
ものであつて、たとえばE.アライによる「サブミクロン
MOS VLSIプロセス技術」（IEEE IEDM Tech.Digest 19,1
983）やK.ミネギシらによる「不純物導入フエーストレ
ンチキヤパシタセルを用いたサブミクロンダイナミツク
RAM技術」（IEEE IEDM Tech.Digest 319,1983）や、T.
モリエらによる「メガビツト級MOS DRAMのためのデプリ
シヨントレンチキヤパシタ技術」（4 IEEE Elec.Dev.Le
tt.411,1983）等にその記載があるが、これらはいずれ
もキヤパシタのプレートを基板に平行とする代わりに、
基板のトレンチ壁部に形成することとした以外は、通常
のセルと同様の構成としたメモリセルについて述べたも
のである。このようなトレンチキヤパシタは、単に深い
トレンチを用いるだけで基板の単位面積あたりの容量を
大きくとることができるもので、上記３論文によれば次
のようにして製作される。すなわち、まず結晶方位（10
0）、Ｐ型、抵抗率４−５オームcmのシリコン基板に幅
0.4−1.0ミクロンのトレンチを形成したものを電子ビー
ム直接描画法により作成する。ついで約14ミリTorrの圧
力下でCBrF₃による反応性イオンエツチング（RIE）によ
つて深さ１−３ミクロンのトレンチを侵刻した後、硝
酸、酢酸、フツ化水素酸の混合液中でエツチ処理を施す
ことにより、トレンチ表面からRIE処理に起因する傷を
取り除く。次にPH₃／SiH₄／O₂ガスシステムを用いたCVD
によりPSG（燐シリケートガラス）を蒸着してトレンチ
表面層中に燐を拡散させ、フツ化水素酸によりPSGをエ
ツチ除去する。つづいてトレンチ表面上に150−500Åの
SiO₂を乾燥酸素中で成長させるか、またはCVDによりSi₃
N₄を厚さ500Åに蒸着し、最後にLPCVDポリシリコンによ
りトレンチを埋める。このようにトレンチ側壁の単位面
積あたりの容量は通常のキヤパシタの単位面積あたりの
容量に匹敵するものであり、従つてトレンチ深さを大き
くしたキヤパシタは、基板の単位面積あたりの電荷蓄積
面積を増大させることにより、セルの基板面積を低減さ
せることが可能である。

他方、トレンチを用いてアイソレーシヨンを行なうこ
とも周知の技法であつて、その研究も広く行なわれてお
り、たとえばR.ラングによる「デイープトレンチアイソ
レーテツドCMOSデバイス」（IEEE IEDEM Tech.Digest 2
37,1982）や、K.チヤムらによる「トレンチCMOS技術に
おけるトレンチ反転の問題についての研究」（4 IEEE E
lec.Dev.Lett.303,1983）や、A.ハヤサカらによる「高
速バイポーラVLSIのためのＵ型溝アイソレーシヨン技
法」（IEEE IEDEM Tech.Digest 62,1982）や、H.ゴトー
らによる「高性能バイポーラメモリのためのアイソレー
シヨン技法」（IEEE IEDEM Tech.Digest 58,1982）や、
T.ヤマグチらによる「自己整合TiSi₂デイープトレンチ
アイソレーシヨン技術を用いた高速ラツチアツプ解消0.
5ミクロンチャンネルCMOS」（IEEE IEDEM Tech.Digest
522,1983）や、S.コーヤマらによる「CMOS技術の方向」
（IEEE IEDEM Tech.Digest 151,1983）や、K.チヤムら
による「トレンチアイソレート型CMOS技術に関するトレ
ンチ面問題の特徴づけおよび模式化」（IEEE IEDEM Tec
h.Digest 23,1983）等にその記載がある。これらに記載
されたアイソレーシヨン用トレンチは、トレンチ形成コ
ルゲーテツドキヤパシタの作成につきさきに述べたと同
様の方法で形成される。すなわち、パターン形成（典型
的には酸化物のマスクを用いて行なう）や、CBrF₃、CCl
₄、CClH₂、CCl₄O₂等によりRIE処理や、浸刻処理や、側
壁部の熱酸化（LPCVD法による窒化物層形成をともな
う）や、さらにはポリシリコンによる埋込み等の処理手
順を用いるものである。

［発明が解決しようとする問題点］ しかしながらトレンチキヤパシタを用いることは、dR
AMセルを小型化する上での問題を完全に解決するに至る
ものではなく、横形配置のFETや略々縦系配置としたト
レンチキヤパシタなど、いずれの場合においても、セル
が基板を占有する面積は依然として大きいのが現状であ
る。

［問題点を解決しようとするための手段］ 本発明は、セルキヤパシタを形成した基板に設けたト
レンチの側壁にセルトランジスタを形成し、該トレンチ
はアレイのワードラインおよびビツトラインの交叉点の
下方に位置するようにした１トランジスタ型dRAMセルの
構造、およびこのようなセルからなるアレイを提供する
もので、このようにトランジスタをトレンチ内のキヤパ
シタの上方に積層させることにより、基板上のセル面積
を最小限とするとともに、個々のセルの集積密度を高め
るようにしたものである。

本発明の一実施態様において、トランジスタのゲート
領域はトレンチ上部に充填されたポリシリコンにより形
成され、キヤパシタおよびトランジスタのチャンネルは
トレンチ下部に充填されたポリシリコンおよび該トレン
チの側壁中に形成される。なお信号電荷は上記ポリシリ
コンにより形成された方のキヤパシタプレートに蓄積さ
れて基板からアイソレートされ、同様にトランジスタも
基板素材からアイソレートされる。

［実施例］ 第1A図は本発明の実施例としてビツトラインおよびワ
ードラインに接続した１トランジスタ１キヤパシタセル
を示すもので、その動作態様は下記の通りである。すな
わち、キヤパシタ12は１ビツトの情報を表わす電荷を蓄
える（たとえば電荷が蓄積されてない状態は論理０を表
わし、キヤパシタのプレート間電位５ボルトに対応する
電荷量が蓄積された状態は、論理１を表わすものとす
る）。この１ビツトの情報は、ゲート16に接続されたワ
ードライン14に電圧を印加するごとにアクセスされ（読
出し、あるいは新しいビツトの書込みを行なう）、これ
によりトランジスタ18がオンとする。このトランジスタ
18がオンとなることにより、キヤパシタ12はビツトライ
ン20と導通して、読出しまたは書込みが行なわれる。そ
の際、漏洩電流その他の原因によるキヤパシタ12の蓄積
電荷の消滅分を補償すべく定期的に電荷のリフレツシユ
を行なう必要があり、これがすなわちダイナミツクRAM
（dRAM）なる名称の由来である。

第1B図はワードライン14およびビツトライン20からな
るdRAMアレイにおける各ラインの交点に、上記実施例の
メモリセル30を配設したアレイの一部を示す平面図であ
り、ビツトライン20はワードライン14の下方を通るよう
に形成されている。これらメモリセル30は基板中でこれ
らラインの下方にまで延在して、メモリ密度を最大とす
るようにしてある。いま図示のように最小図形寸法を
ｆ、最小層間合せ許容寸法（最小刷り合せ誤差許容量）
をＲとすると、各セルの面積は｛２（ｆ＋Ｒ）｝とな
る。従つてたとえば最小図形寸法が1.0ミクロン、最小
層間合せ許容寸法が0.25ミクロンである場合は、各セル
の面積は約6.25平方ミクロンとなる。

第２図は本発明の実施例たる上記メモリセル30の断面
図である。このメモリセル30はＰ型エピ層34を有するＰ
＋型シリコン基板32に形成されており、Ｎ＋型ポリシリ
コンからなるワードライン14と、Ｎ＋型埋込層21および
Ｎ型層23からなるビツトライン20と、ビツトラインアイ
ソレーシヨン用の酸化物層25と、ビツトライン絶縁用の
酸化物層42と、Ｎ＋ポリシリコンによるワードライン14
と、前記トランジスタ18のチャンネル44と、該トランジ
スタ18のゲート酸化物層46と、このトランジスタ18のソ
ース領域を形成するＮ領域48と、上記Ｐ＋型基板32を前
記キヤパシタ12の一方すなわち接地側プレートとした場
合の他方のプレートを形成するＮ＋ポリシリコン領域50
と、このキャパシタ12の両プレート間に絶縁層を形成す
る酸化物／窒化物／酸化物スタツク（積層体）52と、チ
ャンネル領域44をエピ層34からアイソレートする絶縁酸
化物層54と、絶縁酸化物層56とを有する。この第２図に
おけるメモリセル30の断面は第1B図の矢視線２−２に対
しており、従つてトレンチ形成キヤパシタ12およびトラ
ンジスタ18の断面構造はこの第1B図より明らかであろ
う。

上述のような構成のメモリセル30において、キヤパシ
タ12はその一方のプレートがＮ＋領域50およびＮ領域48
により、他方のプレートが基板32およびエピ層34により
それぞれ形成されている。ただしこの場合、エピ層34の
不純物濃度はＰ＋型の基板32よりもはるかに低いものと
することにより、拡散領域48と領域48/スタツク52/エピ
層34の容量および領域50/スタツク52/エピ層34の容量が
いずれもＮ＋領域50/スタツク52/P＋基板32の容量より
もはるかに小さく、無視しうる程度の値となるようにす
る。また次に説明するように、エピ層34のプレート面積
は基板32のプレート面積よりも小さく、この理由によつ
てもエピ層34に関連する容量はさして重要なフアクター
とはならない。なお形成するトレンチの断面を１×１ミ
クロンとし深さを６ミクロンとする場合は、この深さの
うち２ミクロン分をエピ層34およびビツトライン20層に
より得るものとしたときは、前記キヤパシタ12のプレー
ト面積は約17平方ミクロンとなる。また図示のＰ＋基板
32は、第1B図に示すアレイのメモリセル30すべてに共通
の接地層である。

各メモリセル30のトランジスタ18はそのポリシリコン
チャンネル領域44が酸化物層54によりエピ層34から絶縁
され、そのソース領域48（キヤパシタ12の一方のプレー
トの一部でもある）およびドレーン領域20（ビツトライ
ン20の一部でもある）がチャンネル領域44を形成するポ
リシリコン層の不純物導入部であるが、これについては
さらに後述する。かくてトランジスタ18はポリシリコン
トランジスタとしての特性をもつこととなるが、基板32
およびエピ層34からは酸化物層54によりアイソレートさ
れている。

上記酸化物層25はこれをかなりの厚みとしてビツトラ
イン20の容量を低減させるようにする。また信号電荷は
Ｎ＋ポリシリコン層50内に記憶され、前記スタツク52に
より基板32からアイソレートされる。

つぎに上記構成のメモリセル30の製作方法の実施例に
つき説明するが、この説明を通して該メモリセル30の寸
法上および材料上の特徴についても明らかにする。第3A
図ないし第3E図はこの製作手順を示すものである。

（ａ）結晶方位を100とする抵抗率１×10^-2オームcm以
下のＰ＋シリコン基板32に、キヤリア濃度が２×10¹⁶個
／cm³でかつ、すべての熱処理および拡散反応完了後に
おける厚みが、最終的に1.5ミクロンとなるような厚み
のＰ＋エピ層34を成長させる。ついで酸化物層25を厚さ
2000Åに成長させ、LPCVD法により厚さ3000ÅのＮ＋型
ポリシリコン層21を被着した後、キヤリヤ濃度１×10²⁰
／cm³にドープする。ついで厚み１ミクロンの酸化物層6
4をプラズマ促進LPCVD法により被着する。このようにし
て得られた構造を第3A図に示す。

（ｂ）前記酸化物層64のパターン化を行なつて、断面１
平方ミクロンのトレンチ領域を画定する。ついでこのパ
ターン化した酸化物層64をマスクとして使用することに
より反応性イオンエツチを行なつて、HClにより深さ６
ミクロンのトレンチを掘つた後、これらトレチンの側壁
および底部に対して酸によるウエツトエツチ処理を行な
つて、上記反応性イオンエツチ処理に起因する傷や汚れ
を除去する。次にこのトレンチの側壁および底部上に、
前記スタツク52を下記のようにして形成する。すなわ
ち、まず酸化物層を厚さ100Åに成長させた後、LPCVD法
により窒化物層を厚さ75Åに被着させる。この窒化物層
を熱酸化させてその誘電特性を向上させ、かくて酸化物
／窒化物／酸化物のスタツク52を得る。つづいて上記ト
レンチを、Ｎ＋型不純物を導入したポリシリコンで充填
する。かくて得られる構造を第3B図に示す。

（ｃ）上記ポリシリコン層50に例えばフオトレジスト上
でスピンコーテイングを行なうことにより平坦化した
後、プラズマエツチ処理を行なつてその表面部およびト
レンチ内において、エピ層34と基板32との間の界面真上
までの部分を除去する。この場合、後述するところから
わかるように、トレンチ内に残るポリシリコン層50の上
面の位置はさして重要ではない。ついで前記酸化物層64
をエツチし、前記スタツク52の露出部を除去する。かく
て得られた構造を第3C図に示す。

（ｄ）次に厚みが1000Åの酸化物層を従来のLPCVD法に
より被着した後、異方性エツチを行なつて側壁部酸化物
層54を残す。つづいてLPCVD法によりポリシリコン層41
を被着して、Ｎ＋領域50およびＮ＋領域21と接触させ
る。このポリシリコン領域41の厚みはこれを2000Åと
し、200keVでボロンイオンＢ＋＋を注入することにより
Ｐ型として（これにより、不純物密度のピーク値が垂直
チヤンネル領域のほぼ中間部に位置することとなる）、
トランジスタのスレシヨルド電圧を調節する。かくて得
られた構造を第3D図に示す。

（ｅ）次に前記ポリシリコン層41に対して通常のフアー
ネスアニール処理またはビーム再結晶化処理を行なうこ
とにより、粒径を大型化してデバイス特性を向上させ
る。またこの処理により、前記Ｎ＋型領域21,50から不
純物が拡散して、それぞれＮ型領域23,48が形成される
ことともなる。一方、ポリシリコン層41の非導入部はチ
ヤンネル領域44となる。かくて領域23,44,48上には、酸
化物層42,46,56がそれぞれ成長する。なおこれらの酸化
物層は、非導入領域44上よりも不純物導入領域23,56上
の方が厚く形成され、それぞれの厚みはゲート酸化物層
46の所望の厚さにより決定される。ちなみに図示のセル
30の場合は、このゲート酸化物層46の厚さは250Åとし
てある。かくて得られた構造を第3E図に示す。

（ｆ）最後に、Ｎ＋型ポリシリコン層14の被着およびパ
ターン化を行なつて、前記ワードライン14を形成する。
かくて得られたセルは第２図に示した構造をもつものと
なる。

以上本発明の実施例につき説明してきたが、キヤパシ
タによる信号電荷の蓄積やトランジスタのオンオフ機能
が阻害されない限り、記載の実施例はこれをいろいろに
変化することが可能である。そのような変形例として
は、たとえば下記のようなものがある。

すなわちまず、トレンチの断面形状としてはこれを円
形、長片形、任意の凹形、波形、複合連結形等各種好便
な形状とすることが可能であり、また縦方向でその形状
を連続的または段階的に、あるいは一部を連続的かつ一
部を段階的に変化させることもできる。同様に、トレン
チの側壁は必ずしもこれを垂直とする必要はなく、たと
えば側壁の一部を横方向に膨ませたり、全体的にテーパ
状としたり、あるいはその他の斜面としたりする等、い
やしくも形成可能のものならばどのような形状として
も、それなりに有効である。事実、たとえばトレンチを
単純に連結した構成とした場合は、該トレンチは記載の
実施例における直方体形と位相同形の関係となる。さら
にトレンチの各種寸法（深さや断面積、直径等）もこれ
をいろいろに変更することが可能であるが、ただし実際
にはこれらはプロセスを好便に行なうための条件や、要
求されるキヤパシタンス、基板の面積等を考慮した妥協
値として選定される。この場合要求されるキヤパシタン
スは、リフレツシユタイムやトランジスタの漏洩電流、
電源電圧、ソフトエラーに対する余裕度、キヤパシタの
漏洩電流等により定まるものであることは言うまでもな
い。

さらに前記キヤパシタの絶縁層に用いる物質は、これ
を酸加物または窒化物、あるいは酸化物と窒化物の組合
せからなる積層構造または酸化物、窒化物および酸化物
の組合せからなる積層構造等とすることができる。ま
た、酸化物としてはこれを熱成長法やLPCVD法により、
あるいはドライ成長法あるいは水蒸気成長法により形成
させることができる。さらにこの絶縁層の厚みは、プロ
セスを好便に行なうための条件や絶縁層の信頼性、誘電
定数、降伏電圧等を考慮した妥協値として選定される
が、この値も広い範囲にわたつてこれを変更することが
できる。なお、セルおよびアレイをシリコン以外の半導
体物質（たとえばガリウムひ素、テルル化水銀カドミウ
ム、ゲルマニウム、燐化インジウム等）とする場合は、
当該キヤパシタの絶縁層もこれにそれぞれ準ずる物質と
することとする。またポリシリコンの代りに非晶質シリ
コンを使用することも可能である。

さらに前記トランジスタはそのスレシヨルド電圧を蓄
積モードあるいは反転モードで、またＮチヤンネルデバ
イスあるいはＰチヤンネルデバイスとして調節する（こ
れはたとえば、ゲート酸化物層の成長または被着処理の
直前にチヤンネル領域に浅い拡散層を形成することによ
つて行なう）ことにより、該トランジスタをいろいろの
スレシヨルド電圧で動作しうるように形成させることが
可能である。この場合、ドーピングレベルやドーパント
として用いる物質はこれらを各種変更して、当該トラン
ジスタの特性を変更させることができる。ただしトラン
ジスタのチヤンネル長はほぼトレンチの深さにより定ま
り、またチヤンネル幅はほぼトレンチの周縁間隔に等し
い。さらにシリコントランジスタの場合はドーピングレ
ベルやチヤンネル厚みはその性能に大きな影響を与える
ものであり、その値は大幅にこれを変更することが可能
である。たとえばチヤンネル厚みは数Åからトレンチ直
径の２分の１にまで変更することができる（ただしゲー
ト絶縁層およびゲート用に応分のスペースを確保してお
く必要はある）。さらにトランジスタのゲートは、これ
をポリシリコンや金属、シリサイド等とすることができ
る。以上のように各種の変更を行なつた場合、トランジ
スタの特性もそれに応じて変化することとなるが、その
ような変化は当該セル用のパストランジスタとして適正
に動作するものである限り、所要の読出し書込み時間や
キヤパシタンス、リフレツシユタイム等セルのその他の
特性に鑑み、何ら差し支えはない。

本発明のメモリセルの別の実施例においてソース領域
は第１の物質層から不純物を拡散させて形成したもので
ある。

本発明のメモリセルの別の実施例では基板上にこれと
絶縁された導電ラインをさらに設け、ドレーン領域はこ
れを導電ラインから不純物を拡散させて形成する。

本発明のメモリセルの別の実施例では基板はこれをシ
リコン層とし、第１、第２および第３の物質層はこれを
それぞれポリシリコン層とする。

本発明の更に別の実施例は基板のトレンチ中に形成し
た１トランジスタ１キヤパシタ型メモリセルにおいて、 （ａ）主として前記トレンチの側壁および底部の第１の
領域に形成した第１のキヤパシタプレートと、 （ｂ）主として前記トレンチの下部に挿入した第１の物
質層の第２の領域に形成した第２のキヤパシタプレート
と、 （ｃ）これら第１および第２の領域間で前記トレンチの
側壁上に形成したキヤパシタ絶縁層と、 （ｄ）前記トレンチの側壁の上部に形成した絶縁層と、 （ｅ）前記絶縁層上の第２の物質層の第３の領域に形成
したトランジスタチヤンネル領域と、 （ｆ）前記第２の物質層の第４の領域に形成し、前記第
１の物質層から不純物を拡散して形成したことを特徴と
するトランジスタソース領域と、 （ｇ）前記第２の物質層の第５の領域に形成し、前記基
板上の導電ラインから不純物を拡散して形成したことを
特徴とするトランジスタドレーン領域と、 （ｈ）前記トレンチ中に挿入した第３の物質層の第６の
領域に形成したトランジスタゲート領域と、 （ｉ）前記ゲート領域と前記チヤンネル領域との間で前
記トレンチの側壁に形成したゲート絶縁層とからなるこ
とを特徴とする１トランジスタ１キヤパシタ型メモリセ
ルである。

本発明の別の実施例は基板中に形成したメモリセルア
レイにおいて、 （ａ）前記基板上に互いに平行に配列した複数本の第１
の導電体ラインと、 （ｂ）これら第１の導電体ラインと交差するとともにこ
れから絶縁させてなる複数本の互いに平行な第２の導電
体ラインと、 （ｃ）これら第１および第２導電体ラインの交点にそれ
ぞれ配置した複数個のセルよりなり、これらセルの各々
は前記交点直下で前記基板のトレンチに形成した電界効
果トランジスタおよびキヤパシタからなり、該キヤパシ
タの第１のプレートは主として前記トレンチの側壁に、
また第２のプレートは前記トレンチに挿入した物質中に
形成されかつ前記側壁上に設けた絶縁体により前記第１
のプレートより絶縁されており、一方前記トランジスタ
は前記側壁上の第２の絶縁層により前記基板から絶縁さ
れかつ前記キヤパシタ用の前記絶縁体に当接しており、
そのドレーンは前記第１の導電体ラインのうちの１本と
結合し、そのゲートは前記第２の導電体ラインのうちの
１本と結合し、またそのソースが前記キヤパシタの第２
プレートと結合していることを特徴とするメモリセルア
レイ。

半導体基板のトレンチメモリセルに１トランジスタ１
キヤパシタデバイスを製作する方法において、 （ａ）前記基板にトレンチを形成し、 （ｂ）このトレンチの側壁および底部に絶縁層を形成
し、 （ｃ）不純物を導入した導電性物質により前記トレンチ
の下部を充填し、 （ｄ）前記トレンチの非充填状態にある上部に第２の物
質の層を被着してこの層に前記トランジスタのソース領
域、チヤンネル領域、およびドレーン領域を形成すると
ともに、該ソース領域はこれを前記導電体物質から前記
第２の物質に不純物を拡散させて形成し、 （ｅ）第２の物質層上に絶縁体層を形成し、 （ｆ）この第２の物質層上の絶縁体層にゲートを形成す
るようにしたことを特徴とする１トランジスタ１キヤパ
シタデバイスの製作方法である。

【図面の簡単な説明】

第1A図および第1B図はそれぞれ本発明によるdRAMセルの
等価回路を示す概略図および該セルを用いたセルアレイ
を示す平面図、第２図は本発明によるdRAMセルの第１の
実施例を第1B図の２−２線に沿う断面で示す断面図、第
3A図ないし第3E図はこの第１の実施例によるdRAMを本発
明によるセル製作方法の第１の実施例により製作する場
合の一連の工程を示す図である。 12……キヤパシタ、14……ワードライン、16……ゲー
ト、18……トランジスタ、20……ビツトライン、21,50
……ポリシリコン領域、25,42,46,54,56,64……酸化物
層、30……メモリセル、32……基板、34……エピ層、44
……チヤンネル、52……酸化物／窒化物／酸化物スタツ
ク。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】基板より低濃度の第１導電型のエピタキシ
   ャル層を有する第１導電型の半導体基板と、 前記エピタキシャル層の上に形成されるビットライン
   と、このビットラインの上に交叉して形成されるワード
   ラインと、このビットラインを前記エピタキシャル層か
   ら分離する酸化物層と、ビットラインとワードラインと
   を絶縁する絶縁物層とを有する配線領域と、 前記ビットラインと前記ワードラインが交叉する領域内
   の前記エピタキシャル層と前記半導体基板内にトレンチ
   が形成され、前記エピタキシャル層のトレンチ側壁内に
   形成され、該トレンチ側壁内に前記ワードラインの一部
   を挿入するゲート領域と、チャンネル領域と、ゲート酸
   化物層と、ソース領域と、前記ビットラインの一部であ
   るドレイン領域と、前記チャンネル領域を前記エピタキ
   シャル層から分離する酸化物層と、前記ソース領域及び
   前記ドレイン領域と前記ゲート領域とを絶縁する絶縁物
   層とを有するトランジスタ領域と、 前記半導体基板の前記トレンチ側壁内に形成され、前記
   第１導電型の半導体基板を蓄積領域の一方のプレートと
   したとき、前記ソース領域に接続される他方のプレート
   を形成する領域と、両プレート間に位置する絶縁層とを
   有する蓄積領域と、 を含むメモリセル