JPH0744225B2 - 縦型ｄｒａｍメモリセルアレイ - Google Patents

縦型ｄｒａｍメモリセルアレイ

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JPH0744225B2
JPH0744225B2 JP61063820A JP6382086A JPH0744225B2 JP H0744225 B2 JPH0744225 B2 JP H0744225B2 JP 61063820 A JP61063820 A JP 61063820A JP 6382086 A JP6382086 A JP 6382086A JP H0744225 B2 JPH0744225 B2 JP H0744225B2
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trench
cell
capacitor
layer
substrate
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ケイ．チヤツタージー パラブ
エツチ．シヤー アツシユウイン
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テキサス インスツルメンツ インコ−ポレイテツド
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/39—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench
    • H10B12/395—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench the transistor being vertical
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
    • Y10S257/911—Light sensitive array adapted to be scanned by electron beam, e.g. vidicon device

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は半導体デバイスに関するものであり、とくにダ
イナミツク型読出し書込みメモリ、すなわちダイナミッ
クRAMメモリセルアレイ（以下dRAMという）に係わるも
のである。
［従来の技術］ 大規模モノリシツクdRAMの開発により多くの問題が提起
されているが、そのうちでももつとも重要なもののひと
つは、チツプ１個に集積するメモリセルの数を増大させ
るために個々のセルの寸法を縮小してもソフトエラーの
発生率が増大しないようにするには、どのようにすれば
よいかということである。大規模dRAMはシリコンを主た
る構成材料として用いており、各メモリセルはソースが
キヤパシタと、ドレーンがビツトラインと、ゲートがワ
ードラインとそれぞれ接続された１個のMOS電界効果ト
ランジスタを有するのがふつうである。このようなメモ
リセルは上記キヤパシタに電荷を加えたときには論理１
となり、加えないときには論理０となるように動作す
る。この場合のキヤパシタは、薄い酸化物層により上層
としての電極部層から分離され空乏層より基板と分離さ
れた反転層により形成するのが、従来の方式であつた。
しかしながら回路動作を安定に保持するためには、該キ
ヤパシタの容量はこれを充分なS/N比を与えるような大
きな値とすることが必要となり、そのためには、基板内
における当該キヤパシタの占有面積を大きくしなければ
ならない。さらにこのようなMOSキヤパシタは、アルフ
ア粒子により基板中に生成される電荷や（5MeVのアルフ
ア粒子で200ヘムトクーロン（fC）以上の災害電子を生
成することが可能である）、基板から浸入するノイズ
や、当該キヤパシタの全域にわたるPN接合リーク、およ
び当該セル中のMOS FETのサブスレシヨルドリーク等の
影響を受けやすい。dRAM1個にたくわえられる電荷は通
常250fCであり、従つて電源電圧が5Vの場合、前記シヤ
パシタの容量はこれを50fFとすることが必要で、電荷蓄
積用の二酸化物層の厚さが150Åの場合は、約20平方ミ
クロンのキヤパシタ領域が必要であつた。従来の２次元
構造dRAMを用いたメモリセルにおいては、これがセルの
寸法上の最小限度を規定するものであつた。
こうした問題に対するひとつの試みが、ジヨリイらの
「再結晶ポリシリコン中のダイナミツクRAMセル（４ I
EEE Elec.Dev.Lett.8、1983）であり、これはアクセス
トランジスタや電荷蓄積キヤパシタその他、セルの基本
素子をすべてシリコン基板上の酸化物層に被着したビー
ム再結晶化ポリシリコン層内に形成しようというもので
ある。この場合、ビツトラインは再結晶化ポリシリコン
層中に含まれ、トランジスタをオンとすることにより電
荷蓄積領域に電荷が流入することとなる。電荷蓄積領域
としては上面、仮面および三方を熱成長酸化物で囲まれ
た高不純物濃度の再結晶化ポリシリコンを用いる。かく
て得られる電荷蓄積能力は、当該領域上下の電極部が薄
い酸化物層により再結晶化ポリシリコン中の電荷蓄積領
域と分離されているため、同等の蓄積面積とした通常の
キヤパシタの能力の約２倍となる。しかもこの電荷蓄積
領域は、下層の酸化物によつて該領域周辺の回路から基
板中に注入される電荷や、アルフア粒子その他ソフトエ
ラーの原因となる放射線等により基板中に入り込む電荷
から隔離されることとなる。さらにまた、ビツトライン
の下方に厚い酸化物層が存在し、かつ側壁酸化物のアイ
ソレーションが完全であるため、ビツトラインの容量が
減少するということもある。しかしながら、たとえ容量
を通常のものの２倍としたとしても、セルのキヤパシタ
による占有面積を充分小さなものとすることは不可能で
ある。さらにビームによる再結晶化により下層構造に障
害をきたすとともに、プロセス自体が単純かつ確立した
ものでないという欠点もある。
dRAMを小型化するもうひとつの試みは、キヤパシタの電
極部を基板内部にまで延在させることである。このよう
なキヤパシタはコラゲーテツド（波型）キヤパシタと呼
ばれ、H.スナミらの「メガビツトダイナミツクMOSメモ
リ用コラゲーテツドキヤパシタセル（CCC）」（IEEE I
EDM Tech.Digest 806、1982）や、同じくH.スナミらの
「メガビツトダイナミツクMOSメモリ用コラゲーテツド
キヤパシタセル（CCC）」（４ IEEE Elec.Dev.Lett.
90、1983）や、さらにはI.イトーらの「オンチツプ電圧
制限器つき実験的1Mb DRAM（1984 IEEE ISSCC Digest
of Tech.Paper282）等にその記載がある。このコラー
ゲーテツドキヤパシタはシリコン基板の内部に2.5ミク
ロンの深さまで延びており、これを製作するにはCVD二
酸化シリコン膜マスクを用いて、通常のCCl4ガスによる
反応性スパツタエツチ法によつてトレンチを形成した
後、ウエツトエツチを施すことによりドライエツチに起
因する傷や汚れを除く。かくしてトレンチを形成した
後、二酸化シリコン／窒化シリコン／二酸化シリコンの
３層からなる電荷蓄積層をトレンチ壁部に形成し、しか
る後該トレンチをLPCVDポリシリコンにより充填して終
りとする。このようなコラゲーテツドキヤパシタは、容
量を60fFとする３×７ミクロンのセルの場合、通常のセ
ルとくらべてその容量は７倍以上であるという。
セルキヤパシタの占有面積を低減させるための第３の試
みは、上述のようにトレンチを形成する方法と類似のも
のであつて、たとえばE.アライによる「サブミクロンMO
S VLSIプロセス技術」（IEEE IEDM Tech.Digest 19、
1983）やK.ミネギシらによる「不純物導入フエーストレ
ンチキヤパシタセルを用いたサブミクロンダイナミツク
RAM技術」（IEEE IEDM Tech.Digest 319、1983）や、
T.モリエらによる「メガビツト級MOS DRAMのためのデ
プリシヨントレンチキヤパシタ技術」（４ IEEE Elec.
Dev.Lett.411、1983）等にその記載があるが、これらは
いずれもキヤパシタの電極部を基板に平行とする代わり
に、基板のトレンチ壁部に形成することとした以外は、
通常のセルと同様の構成としたメモリセルについて述べ
たものである。このようなトレンチキヤパシタは、単に
深いトレンチを用いるだけで基板の単位面積あたりの容
量を大きくとることができるもので、上記３論文によれ
ば次のようにして製作される。すなわち、まず結晶方位
（100）、Ｐ型、抵抗率４−５オームcmのシリコン基板
に幅0.4−1.0ミクロンのトレンチを形成したものを電子
ビーム直接描画法により作成する。ついで約14ミリTorr
の圧力下でCBrF3による反応性イオンエツチング（RIE）
により深さ１−３ミクロンのトレンチを掘削した後、硝
酸、酢酸、フツ化水素酸の混合液中でエツチ処理を施す
ことにより、トレンチ表面からRIE処理に起因する損傷
を取り除く。次にPH3/SiH4/O2ガスシステムを用いたCVD
によりPSG（燐シリケートガラス）を蒸着してトレンチ
表面層中に燐を拡散させ、フツ化水素酸によりPSGをエ
ツチ除去する。
つづいてトレンチ表面上に150−500ÅのSiO2を乾燥酸素
中で成長させるか、またはCVDによりSi3N4を厚さ500Å
に蒸着し、最後にLPCVDポリシリコンによりトレンチを
埋める。このようにトレンチ側壁の単位面積あたりの容
量は通常のキヤパシタの単位面積あたりの容量に匹敵す
るものであり、従つてトレンチ深さを大きくしたキヤパ
シタは、基板の単位面積あたりの電荷蓄積面積を増大さ
せることにより、セルの基板面積を低減させることが可
能である。しかしながら、このようなトレンチキヤパシ
タを用いたメモリセルにおけるセルトランジスタは、当
該キヤパシタに隣接する基板の素材中に形成されている
ものであるため、前述の第１の方法におけるようにアイ
ソレートはされない。
他方、トレンチを用いてアイソレーシヨンを行なうこと
も周知の技法であつて、その研究も広く行なわれてお
り、たとえばR.ラングによる「デイープトレンチアイソ
レーテツドCMOSデバイス」（IEEE IEDEM Tech.Digest23
7、1982）や、K.チヤムらによる「トレンチCMOS技術に
おけるトレンチ反転の問題についての研究」（４ IEEE
Elec.Dev.Lett.303、1983）や、A.ハヤサカらによる
「高速バイポーラVLSIのためのＵ型溝アイソレーシヨン
技法」（IEEE IEDEM Tech.Digest62、1982）や、H.ゴト
ーらによる「高性能バイポーラメモリのためのアイソレ
ーシヨン技法」（IEEE IEDEM Tech.Digest58、1982）
や、T.ヤマグチらによる「自己整合TiSi2デイープトレ
ンチアイソレーシヨン技術を用いた高速ラツチアツプ解
消0.5ミクロンチヤンネルCMOS」（IEEE IEDEM Tech.Dig
est 522、1983）や、S.コーヤマらによる「CMOS技術の
方向」（IEEE IEDEM Tech.Digest 151、1983）や、K.
チヤムらによる「トレンチアイソレート型CMOS技術に関
するトレンチ面問題の特徴づけおよび模式化」（IEEE I
EDEM Tech.Digest23、1983）等にその記載がある。これ
らに記載されたアイソレーシヨン用トレンチは、トレン
チ形成コラゲーテドキヤパシタの作成につきさきに述べ
たと同様の方法で形成される。すなわち、パターン形成
（典型的には酸化物のマスクを用いて行なう）や、CBrF
3ガス、CCl4ガス、Cl2−H2混合ガス、CCl−O2混合ガス
等によるRIE処理や、浸刻処理や、側壁部の熱酸化（LPC
VDによる窒化物層形成をともなう）や、さらにはポリシ
リコンによる埋込み等の処理手順を用いるものである。
しかしながら、ビームにより再結晶化したセルは基板占
有面積を大きくとりすぎ、またトレンチキヤパシタもト
ランジスタやキヤパシタの蓄積電極部を基板から十分に
絶縁しうるものでなく、従つて上記のような従来のメモ
リセルはいずれも、これが基板中に占める面積を最小限
とするものではなかつた。
［問題点を解決しようとするための手段］ 本発明は基板に設けたトレンチの側壁の一部にトランジ
スタを形成し、この同じ側壁にキヤパシタを設けるよう
にした１トランジスタ１キヤパシタ型dRAMセルの構造、
およびそのようなセルからなるアレイを提供するもの
で、その一実施態様においては、各トレンチはこれを断
面細長の形状としてワードラインあるいはビツトライン
方向、またはこれら両方向に延在させ、ビツトラインが
ワードライン上を交叉する点に個々のセルを形成する。
このワードライン又はビツトラインは各々互いにトレン
チと絶縁膜によつて絶縁されている。このようなアレイ
およびdRAMセルを製造するにあたつては、まずセルの構
成要素（たとえばワードライン等）を形成した後トレン
チを掘削して、該セルの構成要素を２個またはそれ以上
のセル用の部分に分割することにより、個々のセルを形
成するようにしたものである。
［実施例］ 第１図は本発明によるdRAMセルの実施例としての１トラ
ンジスタ１キヤパシタ型セル構造を示すもので、その動
作態様は下記の通りである。すなわち、キヤパシタ12は
１ビツトの情報を表わす電荷を蓄える（たとえば電荷が
蓄積されてない状態により論理０を表わし、キヤパシタ
12の電極部間電位５ボルトに対応する電荷量が蓄積され
た状態により、論理１を表わすものとする）。この１ビ
ツトの情報は、ゲート16に接続されたワードライン14に
電圧を印加することにより（読出し、あるいは新しいビ
ツトの書込みを行なうべく）アクセスされ、これにより
トランジスタ18をオンとする。このトランジスタ18がオ
ンとなることにより、キヤパシタ12はビツトライン20と
導通して、読出しまたは書込みが行なわれる。その際、
漏洩電流その他の原因によるキヤパシタ12の蓄積電荷の
消滅分を補償すべく、定期的に電荷のリフレツシユを行
なう必要があり、これがすなわちダイナミツクRAM（dRA
M）の名前の起こりである。
第２図は本発明によるdRAMセルの第１の実施例における
アレイの第１の実施例を示す平面図であり、ビツトライ
ン20と、これらビツトライン20と交差するワードライン
14との各交点に、符号30で示すメモリセルを形成させて
なるものである。ただし、ワードライン14は第２図にお
いてビツトライン20の下方を通るように形成されてお
り、その様子は第３図にも図示してある。上記セル30は
第２図において縦方向に延在するトレンチの側壁に沿つ
て、基板内部に延びている。この結果、セルトランジス
タ18はセルキヤパシタ12上に積層されることとなつて、
アレイ面内におけるセルの集積密度が大きくなる。すな
わち、いま仮にビツトラインの線幅を1.5ミクロンとし
てその間の間隔を1.0ミクロンとし、かつ幅を0.5ミクロ
ンとしたトレンチの側壁内でのワードライン14の厚みを
0.5ミクロンとし、さらにこれらワードライン14間の間
隔を1.0ミクロンとした場合には、セルの占める面積は
3.75平方ミクロンとなる。（なお、ビツトラインがトレ
ンチと交叉する各交叉点には、トレンチの各側壁に１個
ずつ、すなわち都合２個のセルが形成される）。
第３図は第２図の線３−３に沿う２個のセル30,30′の
断面図である。これらセル30,30′を互いに区別するた
め、第３図左側に示すセル30′の構成要素のうち、同図
右側に示すセル30と共有する構成要素でないものについ
ては、該右側のセル30の構成要素を示す符号にそれぞ
れ′（ダツシユ）を付して示し、以下の記載ではもつぱ
ら右側のセル30についてのみ説明する。しかして上記セ
ル30は、Ｎ型タンク34を有するＰ型シリコン基板34に形
成され、フイールド酸化物層36と、酸化物層38と、窒化
物層40と、Ｎ型ポリシリコンのワードライン14と、ポリ
シリコンのビツトライン20と、シリサイドによるビツト
ラインストラツプ24と、Ｎ＋型キヤパシタ電極部44と、
キヤパシタの絶縁酸化物層46と、ポリシリコンのキヤパ
シタ電極部48と、アイソレーシヨン酸化物層50と、充填
酸化物層領域52と、ポリシリコンのトランジスタチヤン
ネル領域58と、ゲート酸化物層56とからなるものであ
る。なお第２図からわかるように、上記キヤパシタの電
極部48は第３図の面に対して垂直な方向にビツトライン
20の幅分だけ延在しているが、トレンチは個々のセルか
らなるアレイを横切つてのびており、このため前記充填
酸化物層領域52は各ビツトライン20間でトレンチの側壁
から側壁へと延在しているものである。
このように構成したセル30において、前記キヤパシタ12
はその電極部がポリシリコン層48とこのポリシリコン層
48と対抗する領域44の一部により形成され、またその絶
縁層は前記酸化物層46により構成されている。信号電荷
はポリシリコン層48に貯えられ、基板32とは酸化物層46
によつてアイソレートされる。なお、前記トレンチの深
さを10.0ミクロンとし、さらに前記チヤンネル領域58、
ビツトライン20、酸化物層38がトレンチ深さのうち約1.
5ミクロン分を占め、かつ該ビツトライン20の線幅を1.5
ミクロンとした場合には、上記キヤパシタ12の電極部面
積は約12.75平方ミクロンとなる。
さらに前記セル30のトランジスタ18は、前記ポリシリコ
ン層48によりソース領域を、前記ビツトライン20により
ドレーンを、前記ポリシリコンチヤンネル領域58により
チヤンネルを、前記ワードライン14によりゲートを、ま
た前記ゲート酸化物層56によりゲート絶縁層をそれぞれ
形成した薄い電界効果トランジスタである。上記のよう
に寸法を設定した場合、このトランジスタ18はチヤンネ
ル長が約1.0ミクロン、チヤンネル幅が約1.5ミクロンと
なる。このようなトランジスタにより薄膜型のトランジ
スタ特性を得るためには、前記チヤンネルポリシリコン
層58の厚みを1,500Åとすることにより、ドーピングレ
ベルを1E16、ゲート電圧を５ボルトとするようにする。
つぎに上記構成のメモリセル30の製作方法の第１の実施
例につき、第４図ないし第10図を順次参照して説明する
が、この説明を通して該メモリセル30の寸法上および材
料上の特徴についても明らかにする。
（ａ） まず第4A図に示すように、抵抗率を２ないし３
オームcm、厚みを１ミクロンとするＮ型タンク34が形成
され、かつ結晶方位を（100）とする抵抗率５ないし10
オームcmのＰ型基板32に、酸化物層38を厚みが2,000Å
となるように成長させる。なお上記Ｎ型タンク34は、図
示のセル30から離れた基板32の領域に形成したCMOS構造
の一部等とする。ついでLPCVD（減圧化学蒸着）法によ
りＮ＋型ポリシリコン層を被着してパターン化した後エ
ツチ処理することにより、線幅を2.0ミクロン、線間間
隔を1.0ミクロンとする複数本のライン13を形成する。
これらのライン13および前記酸化物層37上に酸化物層3
6,36′を厚み2.0ミクロンに被着した後、レジストのス
ピン塗覆等により平坦化し、CF4−O2ガスを用いたプラ
ズマエツチを施すことにより、上記酸化物層およびレジ
スタにそれぞれ応じたエツチレートでエツチして、厚さ
1.0ミクロンの前記ポリシリコン層13を露出させる。か
くて得られた構造の断面図を第4A図に、平面図を第4B図
にそれぞれ示す。
（ｂ） 次に、LPCVD法により厚みが1,000Åの窒化物層
40を前記酸化物層36およびポリシリコンライン13上に被
着し、この窒化物層40のパターン化およびエツチを行な
つて、幅１ミクロンの開口部を該ポリシリコンライン13
の中心上に形成する。ついで上記窒化物層40をマスクと
して用いて、CCl4による反応性イオンエツチング（RI
E）を施すことにより、トレンチを深さ10.0ミクロンに
掘削する。かくてこれらのトレンチにより、各ポリシリ
コンライン13は２本のワードライン14,14′に分割され
ることとなる。このようにして得られた構造の断面構成
を第5A図に、平面構成を第5B図にそれぞれ示す。
（ｃ） 次にトレンチの側壁および底部にPOCl3ガスを
ソースとしてリンを拡散させることにより、Ｎ＋型不純
物をドープしてＮ＋型領域44を形成する。ついで熱酸化
法により厚みが200Åの酸化物層45を成長させる。この
酸化物層45はトレンチに沿つて個々のセルのアイソレー
シヨンを行なった後では、トランジスタ18のゲート酸化
物層56およびキヤパシタ12の電極間酸化物層46を構成す
るものとなる。ついで厚みが2,000ÅのＰ型ポリシリコ
ン層47をLPCVD法により、コンフオーマルに、すなわち
下層の起伏形状（トポグラフイ）に従うように被着す
る。このＰ型ポリシリコン層47は、後続する工程で前記
チヤンネル58、キヤパシタ電極部48、およびビツトライ
ン20への接続部を形成することとなるものである。つづ
いて上記ポリシリコン層47に対して、厚みが500Åの窒
化物層50をLPCVD法により、同じくコンフオーマルに被
覆する。かくて得られた構造の断面構成を第６図に示
す。
（ｄ） 次に厚みが3,000Åの酸化物層51をLPCVD法によ
り、同じくコンフオーマルに被着する。この厚みは前記
トレンチを満たすのに十分な厚みである。つづいてこの
酸化物層51をエツチバツクして、そのトレンチ内部以外
の部分をすべて除去する。このエツチバツク処理には例
えば四フツ化シリコン（SiF4）によるプラズマエツチ方
式を用いることにより、停止点の検出を行なつてエツチ
の進行を窒化物層50の水平面上で効果的に停止させるよ
うにする。この酸化物層51に対するエツチバツク処理終
了後、フオトレジスト53をスピン塗覆してパターン化す
ることにより、ビツトライン20を画定する。かくて得ら
れた構造の平面構成を第７図に示す。
（ｅ） 次に上記レジスト53をマスクとして用いること
により、窒化物層50に対しては例えばCF4−O2−CF3Br混
合ガスを、またポリシリコン層47に対しては例えばCCl4
ガスを用いた異方性プラズマエツチ等を施すことによつ
て、前記窒化物層50およびポリシリコン層47の水平部を
エツチ除去する。このエツチ除去工程が、各セルをトレ
ンチに沿つて互いに分離するための最初の工程である。
つづいて該トレンチ内部の酸化物層51をSiF4により異方
性プラズマエツチする。このとき上記レジスト53を再び
マスクとして用いることにより、相隣るセル30どうしの
間の酸化物層51を温存させておく。第8A図および第8B図
は、このようにして得られた構造をトレンチに直角な方
向から見た縦断面図である。第8A図は上記レジスト層53
に沿う断面図であり、また第8B図は第8A図の断面に平行
な方向から、上記レジスト53の相隣るライン間で見た場
合の断面図である。
（ｆ） さらに上記レジスト53をマスクとして用いて、
前記窒化物層50と、ついで前記ポリシリコン層47をレジ
スト53の下方以外のトレンチから等方性エツチによりエ
ツチ除去する。なおこのとき、レジスト53下部における
ポリシリコン層47が、等方性エツチ法を用いたことの当
然の結果として、若干除去されることとなる。第9A図お
よび第9B図はこのようにして得られた構造を示し、これ
らはそれぞれ第8A図および第8B図と対応する断面図であ
る。最後にレジスト53はアツシングされ酸化物層51は窒
化物層50の異方性エツチングの後でエツチングされる。
図示のように、前記窒化物層50はセル30が形成されるべ
き個所において、単に縦方向のフイラメントとして残留
しているのみである。かくて第9A図においては、キヤパ
シタの電極部間絶縁層を符号46で、該キヤパシタの一方
の電極部を符号48で、ゲート酸化物層を符号56で、また
トランジスタのチヤンネル領域を符号58で、それぞれ示
してある。
（ｇ） ついで前記ポリシリコン47を酸化して酸化物領
域54をトレンチ底部に形成するとともに、後工程により
ビツトライン20の形成されるべき水平面上に酸化物層を
形成する。このときポリシリコン層48,58は、前記窒化
物のフイラメント部50により保護されることとなる。か
くて形成された酸化物領域54は、さきに第３図に示した
右側のセル30と左側のセル30′とを互いにアイソレート
する絶縁領域を形成するものである。次に上記窒化物の
フイラメント部50を除去した後、LPCVD法により厚みが
6,000Åの酸化物層52をコンフオーマルに披着すること
によりトレンチを充填する。つづいてこの酸化物層52お
よび前記ビツトライン20の形成されるべき水平面上の酸
化物層をレジストのスピン塗覆等により平坦化した後、
エツチバツク処理を施すことによつて、上記ビツトライ
ン20の形成されるべき水平面上の酸化物層を除去する
（すなわち前記窒化物層40,40′を露出させる）一方、
トレンチを充填している酸化物層52をそのままに残存さ
せる。第10A図および第10B図はこのようにして得られた
構造を示すものであり、これらはそれぞれ第9A図および
第9B図と対応する断面図である。なおポリシリコン領域
58,58′は、上記エツチ処理を若干オーバーエツチとす
ることにより、これを確実に露出させるようにする。
（ｈ） つづいてLPCVD法により厚み3,000ÅのＮ＋ポリ
シリコン層を被着した後、これをパターン化かつエツチ
処理することにより、前記ビツトライン20を形成する。
最後に前記シリサイドストラツプ24を形成することによ
り、さきに第３図に示したセル30,30′が完成する。こ
のシリサイドストラツプ24を形成するためには、まずチ
タンの被着およびパターン化を行なつた後、500℃で上
記ポリシリコン層20と直接反応させることにより、該シ
リサイドストラツプ24が形成されるようにすればよい。
本発明によるメモリセルの第２の実施例たるセル130を
第11図に示す。この第２の実施例によるセル130の場合
は、ワードライン14,14′およびビツトライン20,20′の
両者をいずれもトレンチにより分割してなるもので、従
つて第11図においては、横方向に延在すべく示したトレ
ンチが縦方向に延在すべく示したトレンチと交叉するパ
ターンとなり、これらトレンチの各交点にはそれぞれ４
個ずつのセル（図中130,130′,130″,130で示してあ
る）が形成され、これら４個のセルの各々はトレンチ交
点における各角部に形成されることとなる。従つて、こ
のような第２の実施例たるセル130を製作するための本
発明方法の第２の実施例は、上記のような付加的なトレ
ンチを形成するための工程をさらに要することとなり、
この点において前述の第１の実施例による方法と異なる
ものである。すなわち、各ワードライン14はビツトライ
ン20に沿つてトレンチにより分断され、このためビツト
ライン20側のトレンチを充填する酸化物層を介して接続
される必要があり（ただし第11図ではこの接続部は図示
を簡単にするための省略してある）、レジスト層はまず
これを個々のトレンチの交点上の正方形領域に塗覆する
こととして、後でポリシリコン層を除去したときに個々
のセルがワードライン14側のトレンチおよびビツトライ
ン20側のトレンチの両者に沿つてアイソレートされるよ
うにする。
第12図は本発明の第３の実施例たるセル230をトレンチ
により分割する態様を示す断面図であり、このセル230
は前述の実施例におけるセル30やセル130とはその構成
を異にする。すなわち本例におけるセル230は、とくに
バルク（基板）チヤンネル258およびポリシリコンゲー
ト214を有するものであるが、ただしこの実施例におい
てもトレンチの掘削によりセルを分割して各トレンチ側
壁上に１個ずつのセルを形成するものであるため、該セ
ル230を製作するにあたつては前述の各方法を適用する
ことが可能である。なお第12図においては、前述の実施
例におけるセル30,130の構成要素と同等の構成要素はこ
れを同一の符号で示してあり、図示のように、ポリシリ
コンのワードライン214,214′と、Ｐ型基板232内にＮ＋
型拡散領域として形成したビツトライン220（このビツ
トラインはワードラインを越えて交叉するための縦方向
結合部を有するが、第12図には図示を簡単にするため、
これを省略してある）と、ポリシリコンのキヤパシタ電
極部248,248′と、ゲート酸化物層256,256′と、キヤパ
シタの絶縁層246,246′と、トレンチ充填酸化物層領域2
52と、酸化物層238,238′と、Ｎ＋型領域（トランジス
タのソース領域）249,249′とを有するものである。
以上本発明によるセルやアレイ、およびその製作方法の
実施例につき説明してきたが、トレンチによつて互いに
分割された個々のセルのキヤパシタによる信号電荷の蓄
積やトランジスタのオンオフ機能が阻害されない限り、
記載の実施例はこれをいろいろに変形することが可能で
ある。そのような変形例としては、たとえば下記のよう
なものがある。
すなわちまず、トレンチ部はこれを（記載の実施例にお
けるように）直線状としてもよいが、所望ならば蛇行状
としても、波型状としても、あるいはその他の形状とし
てもよく、さらに垂直方向の相異なる高さで断面形状が
異なるようにすることもできる。またトレンチは寸法を
短くしてもよいし、一つだけではなくいくつかのセルに
分割しておいてもよい。同様に、該トレンチの側壁も必
ずしもこれを垂直とする必要はなく、たとえば側壁の一
部を横方向に膨出させたり、全体的にテーパ状とした
り、あるいはその他の斜面としたりする等、形成可能の
ものならばどのような形状としても差し支えはない。ま
たこれらトレンチの各種形状や側壁部の各種構成に加え
て各トレンチの交点は、例えばメモリアレイの第１の領
域内ではトレンチがワードラインを分断し、第２の領域
内ではビツトラインを分断し、第３の領域内ではワード
ラインおよびビツトラインの双方を分断しするように、
個々の交点が配置されるように変更してもよい。さらに
トレンチの各種寸法（深さや断面積、直径等）もこれを
いろいろに変更することが可能であるが、ただし実際に
はこれらは要求される容量や、プロセスを好便に行なう
ための条件、基板の占有面積等を考慮した妥協値として
選定される。この場合要求される容量値は、リフレツシ
ユタイムやトランジスタの漏洩電流、電源電圧、ソフト
エラーに対する余裕度、キヤパシタの漏洩電流等により
定まるものであることは言うまでもない。
さらに前記キヤパシタの絶縁層に用いる物質は、これを
酸化物または窒化物、あるいは酸化物と窒化物の組合せ
からなる積層構造または酸化物、窒化物および酸化物の
組合せからなる積層構造等とすることができる。また、
酸化物としてはこれを各種の雰囲気中における熱成長法
や、LPCVD法やプラズマ法による蒸着等を用いて形成す
ることができる。さらにこの絶縁層の厚みも、要求され
る容量や、降伏電圧値、絶縁層の信頼性、プロセスを好
便に行なうための条件等を考慮した妥協値として選定さ
れるが、この値も広い範囲にわたつてこれを変更するこ
とができる。なお、セルおよびアレイをシリコン以外の
半導体物質（たとえばカリウムひ素、アルミニウムガリ
ウムひ素、テルル化水銀カドミウム、ゲルマニウム、リ
ン化インジウム等）とする場合は、当該キヤパシタの絶
縁層もこれにそれぞれ準ずる物質とすることとする。ま
たポリシリコンの代りに再結晶アモルフアスシリコンを
使用することも可能であり、その場合の再結晶化はエネ
ルギービーム法またはアニーリング等によつて行なうよ
うにしてもよい。
さらに前記トランジスタはそのスレシヨルド電圧を調整
する（このためには例えば記載の実施例の場合、ゲート
酸化物層を成長させる直前に浅い拡散またはイオン注入
を行なう）ことにより、該トランジスタをいろいろのス
レシヨルド電圧で動作しうるように形成させることが可
能であり、またそのようなトランジスタはこれをＰチヤ
ンネル型デバイスとしてもＮチヤンネル型デバイスとし
てもよく、あるいは反転モードで動作するようにしても
蓄積モードで動作するようにしてもよい。さらにこのト
ランジスタはその不純物濃度レベルや不純物源として用
いる物質はこれらを各種変更して、当該トランジスタの
特性を変更させることができ、第１の実施例の場合には
ポリシリコントランジスタの薄いチヤンネル領域はこれ
を完全に空乏化して漏洩電流を制限するようにすること
も可能である。またトランジスタのチヤンネル長やチヤ
ンネル幅もこれを広範囲で変化させることができ、その
場合、チヤンネル幅はほぼセル間の間隔の寸法により定
まる。
さらに本発明によるセルはこれを記載の実施例のような
アレイのほかに各種のアレイに適用することが可能であ
る。
［発明の効果］ 以上のように、本発明はdRAMセルおよびこれらセルから
なるアレイを提供するもので、これらセルは当初のセル
領域を通るトレンチを各１個あるいは２個掘削すること
により、該セル領域に１対または４個ずつ形成して、上
記当初のセル領域を２個あるいは４個の実際のセルに分
割するようにし、かくして形成されたセルは、縦方向に
形成された電解効果トランジスタ58,58′とキヤパシタ4
8,48′をトレンチの側壁に沿つて有し、これらセルの上
方においてワードライン14,14′およびビツトライン20,
20′が互いに交叉するように構成したものであるため、
本発明によるdRAMセルおよびこれらセルからなるアレイ
は、セル１個あたりの基板占有面積が小さく、ほぼ標準
的なプロセス技法を用いて製作することが可能であり、
基板を蓄積電荷やトランジスタチヤンネル領域から絶縁
することができ（ただしバルクチヤンネル型とした第３
の実施例の場合を除く）、セルの特性を多様に選択する
ことができる等という効果があり、このような効果の結
果として、セルの集積密度を高め、ノイズやアルフア粒
子に対する余裕度を向上させ、プロセスフローの経済効
率を改善することができる等の利点が得られることとな
る。
以上の説明に関連して次の項を開示する。
キヤビテイを有する基板と、 少なくとも一部が前記キヤビテイの第１の側壁上に形成
されかつこれから絶縁されるとともに、ドレーンと、電
荷蓄積用ノードとしてはたらくソースと、これらソース
およびドレーン領域により画定される縦型チヤンネルと
を有する第１の半導体領域と、 少なくとも一部が前記キヤビテイの第２の側壁上に形成
されかつこれから絶縁されるとともに、ドレーンと、電
荷蓄積用ノードとしてはたらくソースと、これらソース
およびドレーン領域により画定される縦型チヤンネルと
を有する第２の半導体領域と、 前記第１の半導体領域の前記チヤンネルに隣接しかつこ
れから絶縁された第１のゲートと、 前記第２の半導体領域の前記チヤンネルに隣接しかつこ
れから絶縁された第２のゲートとからなることを特徴と
するメモリセルアレイ。
【図面の簡単な説明】
第１図は本発明によるdRAMセルの等価回路を示す概略
図、第２図は本発明によるセルの第１の実施例を用いて
構成したセルアレイの第１の実施例を示す平面図、第３
図は本発明によるdRAMセルの該第１の実施例を構成する
一対のセルを示す断面図、第4A図および第4B図はこの第
１の実施例によるdRAMセルを本発明によるセル製作方法
の第１の実施例により製作する場合の最初の工程を示す
断面図、第5A図および第5B図は第4A図および第4B図に示
す工程に引き続く工程を示す断面図、第６図は第5A図お
よび第5B図に示す工程に引き続く工程を示す断面図、第
７図は第６図に示す工程に引き続く工程を示す断面図、
第8A図および第8B図は第７図に示す工程に引き続く工程
を示す断面図、第9A図および第9B図は第8A図および第8B
図に示す工程に引き続く工程を示す断面図、第10A図お
よび第10B図は第9A図および第9B図に示す工程に引き続
く工程を示す断面図、第11図は本発明によるセルおよび
セルアレイの第２の実施例を示す平面図、第12図は本発
明によるセルの第３の実施例を示す平面図である。 12……キヤパシタ、14……ワードライン、16……ゲー
ト、18……トランジスタ、20……ビツトライン（トラン
ジスタドレーン領域）、30,30′,130,130′,230,230′
……メモリセル、32……基板、44,44′,48,48′,248,24
8′……キヤパシタ電極部、46,246……キヤパシタ絶縁
層、56……ゲート酸化物層、58……トランジスタチヤン
ネル領域。

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】基板内に形成された穴と、 前記穴の第１の側壁上に形成された第１の絶縁層と、 ドレインと、電荷蓄積用ノードとして働くソースと、こ
    れらソース及びドレイン領域により確定される第１の縦
    型チャンネルとを前記第１の側壁上に有する第１の半導
    体領域と、 前記穴の第２の側壁上に形成された第２の絶縁層と、 ドレインと、電荷蓄積用ノードとして働くソースと、こ
    れらソース及びドレイン領域により確定される第２の縦
    型チャンネルとを前記第２の側壁上に有する第２の半導
    体領域と、 前記第１の半導体領域の前記第１の縦型チャンネルに隣
    接し、かつ、これから絶縁された第１のゲートと、 前記第２の半導体領域の前記第２の縦型チャンネルに隣
    接し、かつ、これから絶縁された第２のゲートと、 前記第１と第２の絶縁層の各ソース領域に隣接するよう
    に前記基板内に形成され、この基板の導伝形と反対の導
    伝形にドープされた領域と、 を含むメモリセルアレイ。
JP61063820A 1985-03-21 1986-03-20 縦型ｄｒａｍメモリセルアレイ Expired - Lifetime JPH0744225B2 (ja)

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