JPH0262073A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、各々が１トランジスタと１キヤパシタとから
なる複数のメモリセルを含む半導体記憶装置に関し、特
に、その半導体記憶装置の集積度と信頼性の改善に関、
するものである。

［従来の技術］ 第４Ａ図はダイナミック型ＲＡＭ　（ランダムアクセス
メモリ）装置の構成の一例を示すブロック図であり、第
４Ｂ図は１つのメモリセルを示す回路図である。これら
の図を参照して、メモリセルアレイ１０１はマトリック
ス状に整列された複数のメモリセルを含んでいる。これ
らのメモリセルは、Ｘアドレスバッファデコーダ１０２
に接続された複数のワード線１１０とＹアドレスバッフ
ァデコーダ１０３に接続された複数のビット線１０７と
の交差位置に配置されている。各メモリセルは１つのＦ
ＥＴ　（電界効果トランジスタ）１０８と１つのキャパ
シタ１０９を含んでいる。キャパシタ１０９の１つの電
極１１１は、ＦＥＴ１０８に接続されていてストレージ
ノード（信号電荷蓄積電極）と呼ばれ、他方の電極１１
２はセルプレート（共通電極）と呼ばれている。

データの書込時においては、ワード線１１０に所定電位
が印加されることによってＦＥＴ１０８が導通し、ビッ
ト線１０７から供給される電荷がキャパシタ１０９に蓄
えられる。逆にデータの読出時には、ワード線１１０に
所定電位が印加されることによってＦＥＴ１０８が導通
し、キャパシタ１０９に蓄えられていた電荷がビット線
１０７を介して取出される。

書込または読出されるべきメモリセルを選択するとき、
Ｘアドレスバッファデコーダ１０２によって１のワード
線１１０を選択し、かつＹアドレスバッファデコーダ１
０３によって１のビット線１０７を選択する。すなわち
、選択されたワード線１１０とビット線１０７の交差位
置に配置されているメモリセルが選択されるのである。

Ｒ／Ｗ制御回路１０４は、読出／書込制御信号Ｒ／Ｗに
依存してデータの読出または書込を制御する。データの
書込時において、入力データＤｉｎは、Ｒ／Ｗ制御回路
１０４およびセンスアンプ１０５を介して、選択された
メモリセルに入力される。他方、データの読出時におい
ては、選択されたメモリセルに蓄えられているデータが
センスアンプ１０５によって検出されて増幅され、その
後、データ出力バッファ１０６を介して出力データＤｏ
ｕｔとして取出される。

近年、ダイナミック型ＲＡＭ装置の集積度と信頼性を改
筈するために、メモリセル用の種々の溝型キャパシタが
提案されている。第５図は、特開昭６１−８８５５５に
開示されている溝型キャパシタを有する１対のメモリセ
ルを概略的に示す断面図である。第５図において、ｐ型
半導体基板２１１の１主而上に満りが形成されており、
溝り内に１対のキャパシタが配置されている。基板２１
１から基準電位が与えられるポリシリコン領域２３０は
２つのキャパシタのセルプレートとして働くとともに、
これら２つのキャパシタ間の分離領域にもなっている。

信号電荷は、？：４ｈの側壁に沿って配置されかつ表面
がシリコン酸化膜２１８ａ。

２１８ｂで覆われたポリシリコンのストレージノード２
１７内に蓄積される。したがって、深い溝りを形成する
ことによって、キャパシタの占める平面積を増大させる
ことなく大きな蓄槽容量を得ることができる。

１対のｎチャンネル型ＦＥＴの各々は、ワード線に接続
されたポリシリコンのゲート電極２１３と、ビット線に
接続されたｎ型ドレイン領域２１４と、ポリシリコンの
ソース電極２１６によってストレージノード２１７の１
つに接続されたｎ型ソース領域２１５とを含んでいる。

また、ｎ型ソース領域２１５の下にはｐ＋型の不純物領
域２１２が形成されており、これによって、ストレージ
ノード２１７の電位により基板２１１に形成される空乏
層とソース領域２１５とが分離されることになる。した
がって、ｐ＋型不純物層２１２はα粒子などによるソフ
トエラーの防止に効果がある。

第５図のメモリセルにおいては、ｐ型基板２１１に対し
て正の電位がゲート２１３に印加されることによってｎ
型ソース２１５とｎ型ドレイン２１４との間のチャンネ
ル領域が導通状態となり、ストレージノード２１７への
書込またはそこからの読出が行なわれる。

［発明が解決しようとする課題Ｊ 第５図のメモリセルは、半導体基板２１１からセルプレ
ート２３０に基準電位が与えられるいわゆる基板セルプ
レート型メモリセルである。しかし、この構造では、半
導体基板２１１の雑音電位が直接セルプレート電位の変
動となり、メモリセルの雑音余裕を低下させてしホう。

さらに、基板セルプレート型メモリセルでは、所定の基
板電位と異なる電位をセルプレート２３０に印加するこ
とができないので、キャパシタ誘電体膜２１８ａにかか
る電界強度を減するようにセルプレート電位を調節する
ことができない。

Ｍ、Ｋｕｍａｎｏｙａ　　ｅｔ　　ａｌ、は、ＩＥＥＥ
　　Ｊ、５ｏｌｉｄ−３ｔａｔｅ　　Ｃ１ｒｃｕｉｔｓ
、　　　ｖｏｌ、　　　５Ｃ−１８，ｐｐ、９０９−９
１３，Ｏｃｔ、１９８５において、基板電位Ｖｓｓ（Ｏ
Ｖ）と異なる電位Ｖｃ　ｃ　／　２　（２Ｖ）をセルプ
レートに与えることによってキャパシタ誘電体膜にかか
る電界強度が低減され（“Ｈ″レベル“Ｌ”レベルの信
号電位はそれぞれ４ＶとＯＶである）、これによってメ
モリセルの信頼性が高められることを報告している。す
なちわ、キャパシタ誘電体膜は、セルプレートに基板電
位Ｖ８．が与えられているときに４Ｖの電界強度に耐え
なければならないのに対して、セルプレートにＶｃｃ／
２が与えられているときには２Ｖの電界強度に耐えれば
よいことになる。したがって、セルプレートに基板電位
が与えられる場合にはより厚いキャパシタ誘電体膜を必
要とし、その厚いキャパシタ誘電体膜はＲＡＭ装置の高
集積化にとって好ましくないものである。

さらに、第５図において、ストレージノード２１７の電
位によって基板２１１に空乏層が形成されるので、シリ
コン酸化膜２１８ｂはほとんどキャパシタ誘電体膜とし
ての機能を果たしていない。

シリコン酸化膜２１８ａのみならずシリコン酸化膜２１
８ｂをもキャパシタ誘電体膜として機能させるには基板
２１１のｐ５不純物濃度を高めればよいが、高濃度の基
板はＦＥＴのしきい値電圧を高くするという問題を伴な
う。

上述の先行技術に鑑み、本発明の目的は、高い集積度と
信頼性を有する半導体記憶装置を提供することである。

〔課題を解決するための手段〕

本発明における半導体記憶装置は、ｐ型半導体基板と、
その基板上に形成されていて側壁および底面を有する溝
と、溝の側壁および底面に形成されたｎ型不純物からな
るキャパシタセルプレー］・の第１領域と、表面がキャ
パシタ誘電体膜によって覆われかつ溝の側壁に沿って対
向配置された２つのキャパシタストレージノードと、２
つのストレージノードの間に挿入されかつ溝の底面にお
いてセルプレートの第１領域に接続された導電材料から
なるセルプレートの第２　Ｖｉ域と、各々がストレージ
ノードの１つに直列接続されたｎ型電界効果トランジス
タを備えている。

［作用］ 本発明の半導体記憶装置においては、セルプレートがｐ
−ｎ接合によって基板から分離されているので、基板電
位と異なる電位をセルプレートに与えることができる。

したがって、キャパシタ誘電体膜にかかる電界強度を低
減させることができ、半導体記憶装置の信頼性の向上を
図ることができる。また、キャパシタのストレージノー
ドの両面かセルプレートに対面しているので、キャパシ
タ実効面積が倍増し、半導体記憶装置の集債度を向上さ
せることができ、また、α粒子の入射によって生じた電
子によるソフトエラーを低減させることができる。

［実施例］ 第１Ａ図は本発明の一実施例による半導体記憶装置の平
面レイアウトを概略的に示す図であり、第１Ｂ図は第１
Ａ図における線ＩＢ−ＩＢに沿った断面図である。これ
らの図において、ｐ型シリコン単結晶基板１の主面上に
溝１６が形成されている。溝１６の側面と底面にはキャ
パシタセルプレートの第１頭域として働くｎ型不純物層
１９が形成されている。溝１６内において、シリコン酸
化物のキャパシタ誘電体膜７ａ、８ａによって表面が覆
われたポリシリコンからなる１対のキャパシタストレー
ジノード２ａか互いに対向して溝の側壁に沿って配置さ
れている。溝１６内の１対のストレージノード２ａの間
にはセルプレートの第２領域として動くポリシリコン領
域３ａが配置されており、これは溝１６の底面において
セルプレートの第１領域１９と接続している。

ストレージノード２ａは、ポリシリコンのソース電極５
ａによってｎチャンネルＦＥＴの口型ソース領域９に接
続されている。ＦＥＴのｎ１４４！ドレイン領域１０は
、ポリシリコンのドレイン電極５ｂおよびポリシリコン
の接続領域２ｂを介して、コンタクトホール１７内にお
いてアルミニウムのビット線１４に接続されている。ソ
ース９とドレイン１０との間には、ｐ型不純物層からな
るチャンネル領域１８が形成されている。チャンネル領
域１８上には、シリコン酸化物のゲート誘電体膜２８を
介して、ゲート電極を兼ねるポリシリコンのワード１ｊ
Ａ１２が配置されている。

基板１の表面上に配置された厚いシリコン酸化膜２７ａ
は、ＦＥＴのソース９とセルプレートの第１領域１９と
の間の分離酸化膜であり、厚いシリコン酸化膜２７ｂは
隣り合うＦＥＴ間の分離酸化膜である。セルプレート３
ａはシリコン酸化膜１１で覆われ、ワード線１２はシリ
コン酸化膜１３で覆われ、そして、ビット線１４はシリ
コン窒化物の表面保護膜１５によって覆われている。

第１Ａ図と第１Ｂ図に示された半導体記憶装置において
は、セルプレート３ａ、１９がｐ−ｎ接合によって基板
１から分離されているので基板電位と異なる電位をセル
プレートに印加することができる。したがって、キャパ
シタ誘電体膜７ａ。

８ａにかかる電界強度を低減させることができ、半導体
記憶装置の信頼性の向上を図ることができる。また、キ
ャパシタのストレージノード２ａの両面がセルプレート
３ａ、１９に対面しているので、キャパシタの実効面積
が倍柁−シ、半導体記憶装置の集積度を向上させること
ができ、また、α粒子の入射によって生じた電子による
ソフトエラーを低減させることができる。

第２Ａ図ないし第２Ｅ図および第３Ａ図ないし第３Ｉ図
は、それぞれ第１Ａ図と第１Ｂ図に示された半導体記憶
装置の製造プロセスの一例を図解する平面図と断面図で
ある。

第２Ａ図を参照して、まずｐ型シリコン単結晶基板１の
主面の素子領域２１の間に厚いシリコン酸化膜の分離領
域２２が形成される。

第２Ｂ図と、第２Ｂ図中の線３Ａ−３Ａに沿った断面図
である第３Ａ図とを参照して、基板１の主面全域に、厚
いシリコン酸化１１！２７．薄いシリコン窒化膜２４．
および厚いシリコン酸化膜２５をこの順序でＣＶＤ　（
化学気相析出）法によって堆積される。そして、溝を掘
るべき領域１６ａにおいてシリコン基板を露出させるよ
うにバターニングが行なわれる。

第３Ｂ図と第３Ｃ図を参照して、シリコン酸化膜２５を
マスクとして、ＲＩＥ　（反応性イオンエツチング）に
よって溝１６が形成される。そして、回転斜めイオン注
入法により、溝１６の側壁にヒ素イオン（またはリンイ
オン）を注入するとともに、上方から溝１６の底面にも
ヒ素イオン（またはリンイオン）を注入することによっ
て、ｎ型不純物層１９を形成する。

第２Ｃ図と、第２０図中の線３Ｄ−３Ｄに沿った断面図
である第３Ｄ図とを参照して、厚いシリコン酸化膜２５
と薄いシリコン窒化膜２４を除去した後に、ｎ型不純物
層１９の表面に薄いシリコン酸化膜７を形成する。その
後、基板１の全面にポリシリコン層を堆積してバターニ
ングすることによって、ポリシリコン層領域２ａ、　　
２ｂを形成する。

第２Ｄ図と、第２Ｄ図中の線３Ｅ−３Ｈに沿った断面図
である第３Ｅ図とを参照して、厚いシリコン酸化膜２７
と薄いシリコン酸化膜７は、ポリシリコン層２ａ、２ｂ
に覆われていない領域において除去され、そしてポリシ
リコン層２ａ、２ｂの露出表面にはそれぞれ薄いシリコ
ン酸化膜８ａ８ｂが形成される。その後、溝１６を埋め
合わせかつ基板の全表面を覆うようにポリシリコン層３
を堆積させ、ポリシリコン層３上にレジストのパターン
２６を形成する。

第３Ｆ図を参照して、フレオンガスなどを用いた等方性
プラズマエツチングによって、レジストパターン２６を
マスクとしてポリシリコン層３をバターニングしてポリ
シリコン領域３ａを形成する。そして、基板１の上方に
おいてポリシリコン層３ａのサイドエツジを露出させる
とともに、ポリシリコン層２ｂを覆う薄いシリコン酸化
膜８ｂを除去する。その後、基板１の全面に比較的高濃
度の０型不純物を含むポリシリコン層５を堆積させる。

第２Ｅ図と、第２Ｅ図中の線３Ｇ−３Ｇに沿った断面図
である第３Ｇ図とを参照して、基板の主面に対して垂直
方向にＲＩＥによる異方性エツチングを施し、ポリシリ
コン領域５ａ、５ｂを形成する。その後に、ホウ素をイ
オン注入してｐ型不鈍物領域１８を形成する。

第３Ｈ図を参照して、ｎ型のポリシリコン領域５ａ、５
ｂから基板１内にｎ型不純物を熱処理によって拡散させ
、これによってｎ型不純物領域９゜１０を形成する。こ
のとき、基板１は熱酸化によるシリコン酸化膜１１によ
って覆われる。このシリコン酸化膜１１は、ポリシリコ
ンと単結晶シリコンにおける酸化速度の相違に基づいて
ｐ型不純物層１８上の領域２８では薄くなっている。な
お、単結晶シリコンにおいて、ｐ明領域はｎ型領域より
酸化速度が遅い。

第３Ｉ図を参照して、ゲート電極を兼ねたポリシリコン
のワード線１２が形成さする。これらのワード線を覆う
ようにシリコン酸化８１３が堆積され、コンタクトホー
ル１７が開けられる。

最後に、コンタクトホール１７を介してポリシリコン領
域２ｂに接続するアルミニウムのビット線１４をシリコ
ン酸化膜１３上に形成し、さらにシリコン窒化膜の表面
保護膜１５を堆積させることによって、第１Ａ図と第１
Ｂ図に示された半導体記憶装置が完成する。

［発明の効果］ 以上のように、本発明によれば、セルプレートがｐ　　
ｎ接合によって基板から分離されているので、基板電位
と異なる電位をセルプレートに与えることができる。し
たがって、キャパシタ誘電体膜にかかる電界強度を低減
させることができ、半導体記憶装置の信頼性の向上を図
ることができる。

また、キャパシタのストレージノードの両面がセルプレ
ートに対面しているので、キャパシタの実効面積が倍増
し、半導体記憶装置の集積度を向上させることができ、
また、α粒子の入射によって生じた電子によるソフトエ
ラーを低減させることができる。

【図面の簡単な説明】

第１Ａ図は、本発明の一実施例による半導体記憶装置の
平面レイアウトを概略的に示す図である。 第１Ｂ図は第１Ａ図における線ＩＢ−ＩＢに沿った断面
図である。 第２八図ないし第２Ｅ図は、本発明の一実施例による半
導体記憶装置の製造プロセスを図解する平面図である。 第３八図ないし第３■図は、本発明の一実施例による半
導体装置の製造プロセスを図解する断面図である。 第４Ａ図はダイナミック型ＲＡＭ装置の構成を示すブロ
ック図である。 第４Ｂ図は１つのメモリセルを示す回路図である。 第５図は先行技術による半導体記憶装置を示す断面図で
ある。 図において、１はｐ型゛Ｐ、４体基板、２ａはストレー
ジノード、２ｂは接続領域、３ａはセルプレートの第２
領域、５ａはソース電極、５ｂはドレイン電極、７ａと
８８はキャパシタ誘電体膜、９はソース領域、１０はド
レイン領域、１１は絶縁膜、１２はワード線、１３は絶
縁膜、１５は表面保護膜、１６は溝、１７はコンタクト
ホール、１８はチャンネル領域、１９はセルプレートの
第１領域、２７ａと２７ｂは分離領域、２８はゲート誘
電体膜を示す。 なお、各図において、同一符号は同一内容または相当部
分を示す。

Claims (1)

1. 【特許請求の範囲】 １主面を有するｐ型半導体基板と、 前記主面上に形成されていて側壁および底面を有する溝
   と、 前記溝の側壁および底面に形成されたｎ型不純物層から
   なるキャパシタセルプレートの第１領域と、 表面がキャパシタ誘電体膜によって覆われかつ前記溝の
   側壁に沿って対向配置された２つのキャパシタストレー
   ジノードと、 前記２つのストレージノードの間に挿入されかつ前記溝
   の底面において前記セルプレートの第１領域に接続され
   た導電材料からなる前記セルプレートの第２領域と、 各々が前記ストレージノードの１つに直列接続され前記
   主面上に形成されたｎチャンネル型電界効果トランジス
   タを備えたことを特徴とする半導体記憶装置。