JPH03278573A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、半導体記憶装置に関し、特に１トランジス
タ１キヤパシタ型のメモリセルを備えた半導体記憶装置
の高集積化構造に関するものである。

［従来の技術］ 第１７図は、従来のダイナミックランダムアクセスメモ
リ（ＤＲＡＭ）のメモリセルアレイ周辺の構成を示すブ
ロック図である。図において、メモリセルアレイ１０１
には、互いに平行に延びた複数のワード線１０２と、こ
のワード線１０２に直交する方向に互いに平行に延びた
複数のビット線１０３が配置されている。このワード線
１０２およびビット線１０３の交差部にはメモリセル（
図示せず）が形成されている。メモリセルの各々は１つ
のＭＯＳ）ランジスタと１つのキャパシタとから構成さ
れる。ワード１１０２の一端はロウデコーダ１１１に接
続され、ビット線１０３の一端はセンスアンプ１１３に
接続され、さらにカラムデコーダ１１２に接続されてい
る。

動作において、特定のメモリセルの選択は、外部からの
アドレス信号に基づいてロウデコーダ１１１によって１
つのワード線１０２が選択され、また同じく外部からの
アドレス信号に基づいてカラムデコーダ１１２によって
１つのビット線１０３が選択されることにより、両者の
交差部に接続される特定のメモリセルが選択される。そ
して、このメモリセルの選択動作によって、メモリセル
のキャパシタに蓄えられた電荷の読出動作や、あるいは
キャパシタへのデータの書込動作が行なわれる。メモリ
セルからのデータの読出動作においては、選択されたメ
モリセルのキャパシタに蓄えられた電荷がセンスアンプ
１１３によって検出され、増幅された後続出される。

第１８図は、メモリセルアレイの回路構成の一例を示す
等価回路図であり、たとえば、特開昭６１−２３３６１
号公報に示されている。メモリセル１０６は、１つのト
ランスファゲートトランジスタ１０４と１つのキャパシ
タ１０５とから構成される。トランスファゲートトラン
ジスタ１０４のゲート電極は各々ワード線１０２に接続
されている。また、４つのトランスファゲートトランジ
スタ１０４の一端は１つのビット線１０３に接続されて
いる。

データの書込動作において、特定のワード線１０２に所
定の電圧が印加されると、このワード線に接続されたト
ランスファゲートトランジスタが導通し、ビット線１０
３に印加された電荷が選択されたキャパシタ１０５に蓄
えられる。

一方、データの読出時には、選択されたワード線１０２
に所定の電圧が印加されることによりトランスファゲー
トトランジスタ１０４が導通し、選択されたキャパシタ
１０５に蓄積された電荷がビット線１０３に取出される
。

第１９図は、第１８図に示されるメモリセルアレイの平
面構造図である。このメモリセルアレイは、ビット線１
０３のコンタクト部１０７を中心として４つのメモリセ
ルが十字状に配列されている。各々のメモリセル１０７
のトランスファゲートトランジスタ１０４のソース・ド
レイン領域の一方はビット線のコンタクト部１０７を共
有している。また、トランスファゲートトランジスタ１
０４のゲート電極１０８はキャパシタ１０５の上部に延
在し、所定の位置でコンタクト部１０９を介してワード
線１０２に接続されている。

次に、第１９図に示されるメモリセルの主要な製造工程
を第２０Ａ図ないし第２０Ｄ図および第２１図を用いて
説明する。第２０Ａ図ないし第２０Ｄ図は、メモリセル
の製造工程断面図であり、第２１図は第２０Ｄ図に示す
工程における平面構造図である。まず、第２０Ａ図を参
照して、ｐ型シリコン基板１３１の主表面上のキャパシ
タ形成予定領域に、ｎ型不純物をたとえばイオン注入法
を用いて導入し、ｎ−領域１３４を形成する。次に、ｐ
型シリコン基板１３１の表面上に熱酸化膜１３７、多結
晶シリコン層１３５およびシリコン酸化膜１３８を順次
形成し、所定の形状にバターニングする。この工程によ
り、ｎ−領域１３４、熱酸化膜１３７および多結晶シリ
コン層１３５からなるキャパシタ１０５が形成される。

キャパシタ１０５は後工程においてビット線とのコンタ
クトがとられるべき領域１３６を中心に４つのキャパシ
タ１０５が十字状に配置される（第１９図参照）。

次に、第２０Ｂ図を参照して、ｎ型不純物をたとえばイ
オン注入法などによりｐ型シリコン基板１３１表面の所
定領域に導入する。これにより、キャパシタ１０５のｎ
−領域１３４に隣接し、かつ領域１３６を中心に互いに
９０°の角度を保つた回転対称位置にｎ＋領域１３９が
形成される。

このｎ＋領域１３９は、トランスファゲートトランジス
タのソースもしくはドレイン領域となるものである。

さらに、第２０Ｃ図を参照して、領域１３６の表面に熱
酸化膜１４０を形成する。さらに、熱酸化膜１４０およ
びシリコン酸化膜１３８の表面上に多結晶シリコン層１
４１を堆積する。さらにその表面上にレジスト１５０を
塗布し、所定形状のマスク１５１を用いてフォトリソグ
ラフィにより所定形状のレジスタパターン１５０を形成
する。

さらに、第２０Ｄ図を参照して、レジストパターン１５
０を用いて多結晶シリコン層１４１を選択的にエツチン
グ除去する。このエツチング工程により領域１３６上に
開口部１５２が形成される。

そして、パターニングされた多結晶シリコン層１４１を
マスクとしてｐ型シリコン基板１３１表面にｎ型不純物
をイオン注入する。これによりｎ＋領域１４２が形成さ
れる。第２１因には第２０Ｄ図に示す工程により製造さ
れたメモリセルアレイの平面構造が示されている。４つ
のトランスファゲートトランジスタ１０４ａ−ｄは、一
方のソース・ドレイン領域（ｎ＋領領域１４２を共有し
、他方のソース・ドレイン領域（ｎ＋領領域１３９ａ−
ｄは各々十字方向に配置されている。そして、このｎ＋
領域１３９ａ−ｄは各々キャパシタ１０５ａ−ｄの一方
の電極層となるｎ−領域１３４ａ〜ｄに各々接続されて
いる。

この後、アルミニウムによるワード線１０２を形成し、
このワード線１０２にコンタクト部１０９を介してゲー
ト電極配線１４１を接続する。さらに、全面に厚い絶縁
層を堆積した後、アルミニウムのビット線１０３を形成
し、コンタクト部１０７を通してビット線１０３とｎ＋
領域１４２とを接続する。これらのメモリセルの製造が
完成する。

［発明が解決しようとする課題］ 上記のＤＲＡＭは高集積化を自掃したメモリセルアレイ
の構造を開示している。開示されたメモリセルはキャパ
シタとしていわゆるブレーナタイプのものを用いている
。このプレーナタイプのキャパシタはキャパシタ容量が
ｐ型シリコン基板１３１表面に形成されたｎ−領域１３
４と、このｎ−領域１３４に対して熱酸化膜１３７を介
して対向したキャパシタプレート（多結晶シリコン層）
１３５との対向面積に比例する。このために、セルの縮
小化を進めると、電極層間の対向面積が縮小し、キャパ
シタ容量が減少することが避けられない。したがって、
メモリでの記憶動作を行なわせるために必要なキャパシ
タ容量の制限からキャパシタの平面占有面積が高集積化
の１つの制限要因となる。

また、第２０Ｃ図および第２０Ｄ図に示すように、トラ
ンスファゲートトランジスタ１０４は、一方のソース・
ドレイン領域１４２はゲート電極１４１に自己整合的に
形成されるが、他方のソース・ドレイン領域１３９は異
なるマスクを用いて形成されている。したがって、この
１対のソース・ドレイン領域１３９．１４２間に位置す
るチャネル領域の間隔、いわゆるチャネル長が各々のト
ランスファゲートトランジスタ１０４においてばらつき
を生じるという問題が生じた。すなわち、第２０Ｃ図に
示されるマスク１５１を用いたレジストバターニングの
マスク合わせ工程においては、位置合わせ誤差が生じる
。このマスク合わせ誤差に起因してチャネル領域のチャ
ネル長の不揃いが生じるものである。チャネル長が不揃
いになると、各々のトランスファゲートトランジスタ１
０４においてその動作特性が異なることになり、メモリ
の信頼性が低下する。

したがって、この発明は上記のような問題点を解消する
ためになされたもので、高集積化が可能で、かつトラン
スファゲートトランジスタのチャネル長制御が容易な半
導体記憶装置を提供することを目的とする。

［課題を解決するための手段］ この発明は、第１導電型の半導体基板の主表面上に最小
単位の記憶情報を記憶するメモリセルが複数個配列され
て構成されたメモリセルアレイを備えた半導体記憶装置
である。そして、メモリセルは、１つのトランスファゲ
ートトランジスタと】つのキャパシタとを鏝える。この
トランスファゲートトランジスタは、半導体基板の主表
面上に絶縁層を介在して延びたワード線の一部から構成
されるゲート電極と、半導体基板中に互いに所定の距離
を隔てて形成され、ゲート電極に自己整合する第２導電
型の第１および第２の不純物領域とを備えている。また
、キャパシタは、トランスファゲートトランジスタの第
２の不純物領域に接続され、かつその一部がゲート電極
の上部に延在している。さらに、４つのトランスファゲ
ートトランジスタは、各々の第１の不純物領域を共有し
、各々の第２の不純物領域が第１の不純物領域を中心と
して点対称の位置に均等に配置されている。

また、トランスファゲートトランジスタに連なるワード
線は互いに隣接するワード線に直交して配置されている
。さらに、該半導体記憶装置は４つのトランスファゲー
トトランジスタが共有する第１の不純物領域に接続され
、ワード線に対して斜め方向に延びるビット線を備えて
いる。

［作用コ この発明による半導体記憶装置は、複数のワード線を互
いに直交する方向に平行に配置し、このワード線の各々
に関連して規定される４つのトランスファゲートトラン
ジスタを十字状に配置し、かつ各々のトランスファゲー
トトランジスタの不純物領域はワード線の一部から構成
されるゲート電極に自己整合的に形成されているので各
トランスファゲートトランジスタにおけるチャネル長の
制御性が向上する。さらに、トランスファゲートトラン
ジスタに接続されるキャパシタとしていわゆるスタック
ドタイプのキャパシタを使用し、その一部をゲート電極
の上部に延在し得る構造としたことにより縮小化された
メモリセル領域においてキャパシタ容量を十分に確保す
ることができる。

［実施例］ 以下、この発明の実施例について図を用いて詳細に説明
する。

第１図はこの発明の第１の実施例によるＤＲＡＭのメモ
リセルアレイ周辺の構成を示すブロック図である。ＤＲ
ＡＭは、単位記憶情報を蓄積するメモリセルが複数個配
列されたメモリセルアレイ５０と、外部から与えられる
アドレス信号を解読することによって特定のメモリセル
を指定するためのＸ軸ロウデコーダ５１ａ、Ｙ軸ロウデ
コーダ５１ｂおよびカラムデコーダ５２と、指定された
メモリセルに蓄積された信号を増幅して読出すセンスア
ンプ５３とを含む。

メモリセルアレイ５０は第１のメモリセルアレイブロッ
ク５０ａと第２のメモリセルアレイブロック５０ｂとに
分割して配置されている。メモリセルアレイ５０にはセ
ンスアンプ５３に接続されるビット線対２４．２５が複
数組互いに平行に延びて形成されている。さらに詳しく
説明すると、ビット線対２４．２５の一方のビット線２
４は第１メモリセルアレイブロツク５０ａ内において第
１ビツト線２４ｂと、これと並列に延びる第２ビット線
２４ｇとの２層構造をなし、また第２メモリセルアレイ
ブロツク５Ｏｂ内においては第１ビツト線２４ｂのみの
単層構造となっている。一方、他方のビット線２５は逆
に第１メモリセルアレイブロツク５０ａ内において第１
ビツト線２５ｂのみの単層構造を有し、第２メモリセル
アレイブロツク５Ｏｂ内において第１ビツト線２５ｂと
第２ビツト線２５ａとの２層構造をなしている。そして
、第１メモリセルアレイブロツク５０ａと第２メモリセ
ルアレイブロツク５０ｂとの境界位置において一方のビ
ット線２４と他方のビット線２５との位置が交差配置さ
れている。さらに、第１メモリセルアレイブロツク５０
ａ内においてビット線２４の第２ビツト線２４ａは１つ
のコンタクト部において４つのメモリセルに接続されて
いる。

また、他方のビット線２５の第２ビツト線２５ａは！２
メモリセルアレイブロック５０ｂ内において、１つのコ
ンタクト部で４つのメモリセルに接続されている。ビッ
ト線２４．２５（あるいは第２ビツト線２４ａ、２５ａ
）に接続されるメモリセルはビット線とのコンタクト部
を中心にビット線の延びる方向に対してほぼ４５゛方向
に回転した十字形状に配置されている。

メモリセルアレイ５０の周辺にはＸ軸ロウデコーダ５１
ａおよびＹ軸ロウデコーダ５１ｂが配置されている。そ
して、Ｘ軸ロウデコーダ５１ａからはビット線２４．２
５に対してほぼ４５’の角度で交差する第１の方向に複
数のワード線２０ａが延び、またＹ軸ロウデコーダ５１
ｂからはこのワード線２０ａに直交する第２の方向に複
数のワード線２０ｂが延びている。各々のワード線２０
ａ、２０ｂはメモリセルのトランスファゲートトランジ
スタ４のゲート電極に接続されている。

第２図は、折返しビット線構造を有する１つのビット線
対の等価回路図である。さらに、第２図においていわゆ
る分割ビット線構造が示されている。基本的なデータの
読出動作において、１対のビット線２４．２５は所定の
電位にプリチャージされる。その後、たとえば第１メモ
リセルアレイブロツク５０ａのワード線２０ｂが選択さ
れた場合、このワード線２０ｂに所定の電位が与えられ
る。これにより一方のビット線２４に接続されるトラン
スファゲートトランジスタ４のゲートが開かれ、キャパ
シタ３に蓄積された電位がビット線２４に読出される。

そしてビット線２４の電位がわずかに変動する。一方、
他方のビット線２５はこのワード線２０ｂによって選択
されないため、所定のプリチャージ電位が保持される。

この１対のビット線２４．２５間の電位変動をセンスア
ンプ５３で検知し増幅し、記憶データの有無を判断する
。ところで、この動作においてキャパシタ３から電位が
読出された側のビット線２４と他方のビット線２５との
電気的負荷状態は同一でなければならない。この例にお
いては、データが読出される側のビット線２４の負荷は
、第１メモリセルアレイブロツク５０ａにおける第１ビ
ツト線２４ｂと第２ビツト線２４ａおよび第２メモリセ
ルアレイブロツク５０ｂにおける第１ビツト線２４ｂの
負荷の総和となる。また、他方のビット線２５では、第
１メモリセルアレイブロツク５０ａにおける第１ビツト
線２５ｂと、第２メモリセルアレイブロツク５０ｂにお
ける第１ビツト線２５ｂおよび第２ビツト線２５ａの総
和となり両者のビット線の負荷状態は同一に設定されて
いる。なお、この電気的負荷状態は、たとえば第２メモ
リセルアレイブロツク５０ｂのワード線２０ａ、２０ｂ
が選択された場合においても同一となる。

第３図は、メモリセルアレイにおいて４ビット分のメモ
リセルの配置構造を模式的に示した斜視図であり、第４
図は、第３図中の切断線ＩＶ−ＩＶに沿った方向からの
断面構造図である。また、第５図ないし第８図は、メモ
リセルアレイの基板上の各層位置での平面構造を模式的
に示した平面図であり、第５図は主にワード線の配置構
造を示し、第６図は、主にキャパシタの配置構造、第７
図は第２ビツト線の配置構造、第８図は第１ビツト線の
配置構造を示している。本例によるメモリセルアレイは
４ビット分のメモリセルに対して１つのビット線コンタ
クトがとられる構造を構成している。さらに、１つのメ
モリセルは１つのトランスファゲートトランジスタ４と
１つのキャパシタ３とから構成される。

主に第３図、第５図を参照して、ｐ型シリコン基板７主
表面には十字形状の活性領域３０が交互に配列されて形
成されている。活性領域３０は４つのトランスファゲー
トトランジスタのソース・ドレイン領域を構成し、その
中央部に４つのトランスファゲートトランジスタに共有
されるｎ＋不純物領域１３が形成される。そして、この
ｎ＋不純物領域１３から十字方向に延びた位置に他方の
ソース・ドレイン領域を構成するｎ＋不純物領域１１が
形成される。２つのｎ＋不純物領域１１．１３の間の領
域はトランスファゲートトランジスタのチャネル領域１
２となる。複数のワード線２０ａ、２０ｂはｎ＋不純物
領域１３の周囲を井桁状に取り囲むように延びて配置さ
れている。このワード線２０ｇ、２０ｂはトランスファ
ゲートトランジスタのゲート電極を構成する。ゲート電
極２０ａ、２０ｂはｐ型シリコン基板７表面に形成され
たチャネル領域１２の表面上にゲート絶縁層１４を介し
て形成される。

また、第３図、第６図を参照して、キャパシタ３は十字
形状の活性領域３０の４カ所の先端部に位置するｎ＋不
純物領域１１に接続して配置されている。第３図および
第４図を参照して、キャパシタ３はいわゆるトレンチタ
イプのキャパシタとスタックドタイプのキャパシタとの
組合わせ構造を有している。トランスファゲートトラン
ジスタ４の一方のソース・ドレイン領域１１中にはトレ
ンチ８が形成されている。トレンチ８の上端部を除いて
トレンチ８の内部には第１誘電体層９が形成されている
。第１誘電体層の表面上には多結晶シリコンからなるス
トレージノード６が形成されている。ストレージノード
６の端部はゲート電極（ワード線）２０ｂの上部に絶縁
層１５および側壁絶縁層１６を介在して延在している。

さらに、ストレージノード６の一部はトランスファゲー
トトランジスタ４のｎ＋不純物領域１１と接続されてい
る。ストレージノード６の表面上には第２誘電体層１０
が形成されている。さらに、第２誘電体層１０の表面上
には多結晶シリコンからなるセルプレート１８が形成さ
れている。さらに、セルプレート１８の上面は層間絶縁
層１９によって覆われている。

主に第４図を参照して、第１メモリセルアレイブロツク
５０ａにおいてビット線対の一方２４は第１ビツト線２
４ｂと第２ビツト線２４ａの２層構造からなり、他方の
ビット線２５は第１ビツト線２５ｂの単層構造からなる
。そして、第２ビツト線２４ａ１第１ビツト線２４ｂ１
第１ビツト線２５ｂは各々下方から順に異なる層に形成
されている。

第３図および第７図を参照して、ビット線２４の第２ビ
ツト線２４ａはワード線２０ａ、２０ｂに対して斜め方
向に延びて形成されており、ビット線コンタクト部１７
を通して４つのトランスファゲートトランジスタが共有
するソース・ドレイン領域（ｎ＋不純物領域）１３に接
続されている。

さらに、第８図を参照して、第１ビツト線２４ｂは第２
ビット線２４ｇの上部に層間絶縁層２１を介在して同一
方向に延びて形成されている。さらに、第１ビツト線２
５ｂは第１ビツト線２４ｂより上層位置にあり、かつ平
行に延びる複数の第１ビット線２４ｂ間の位置に第１ビ
ツト線２４ｂと平行に延びて形成されている。

第９Ａ図および第９Ｂ図は、第１メモリセルアレイブロ
ツク５０ａと第２メモリセルアレイブロツク５０ｂとの
接続領域におけるビット線の交差構造を示す構造図であ
る。ビット線対をなす一方のビット線２４は第１メモリ
セルアレイブロツク５０ａの端部で第１ビツト線２４ｂ
と第２ビツト線２４ａとがコンタクト３１を介して接続
されている。さらに、第２ビツト線２４ａは第１ビツト
線２４ｂより端部が延長され、さらにコンタクト３１を
介して第２メモリセルアレイブロツク５０ｂの第１ビツ
ト線２４ｂと接続されている。また、ビット線対をなす
他のビット線２５は第１メモリセルアレイブロック５０
ｇの端部においてコンタクト３１を通して第２メモリセ
ルアレイブロツク５０ｂから延びた第１ビツト線２５ｂ
に接続されている。さらに第２メモリセルアレイブロツ
ク５０ｂの第１ビツト線２５ｂはその端部において第２
ビツト線２５ａとコンタクト３１を通して接続されてい
る。さらに、第１メモリセルアレイブロツク５０ａと第
２メモリセルアレイブロツク５０ｂとの境界領域では互
いに異なる層位置に形成された第１ビツト線２４ｂと第
１ビツト線２５ｂとが交差して形成されている。

また、第１０Ａ図および第１０Ｂ図は、ビット線の交差
構造の他の変形例を示している。この変形例においては
、ビット線対をなす一方のビット線２４は第１メモリセ
ルアレイブロツク５０ａの端部において第１ビツト線２
４ｂが延在し第２メモリセルアレイブロツク５０ｂの第
１ビツト線２４ｂとコンタクト３１を通して接続される
。また、ビット線対をなす他方のビット線２５は第１メ
モリセルアレイブロツク５０ａの端部において第１ビツ
ト線２５ｂと第２メモリセルアレイブロツク５０ｂの第
２ビツト線２５ａとがコンタクト３１を通して接続され
ている。そして、第１メモリセルアレイブロツク５０ａ
と第２メモリセルアレイブロツク５０ｂとの境界位置に
おいて第１ビツト線２４ｂと第２ビツト線２５ａが異な
る層において交差している。

このように、本実施例によるＤＲＡＭのメモリセルアレ
イは、４ビット分のメモリセルに対し１つのビット線コ
ンタクトが構成されることによりメモリセルアレイの高
集積化が達成される。また、メモリセルのキャパシタは
ワード線２０ａ、２Ｏｂ上に延在するタイプのスタック
ドキャパシタを適用したことにより基板上に平面占有面
積を増大させることなくキャパシタ容量の増大を図るこ
とができる。さらに、以下に示す製造工程により、トラ
ンスファゲートトランジスタ４のソース・ドレイン領域
ＩＬ１３がゲート電極（ワード線）２０ａ、２０ｂに自
己整合形成されることにより、チャネル長の均一化を図
ることができる。

次に、第１１Ａ図ないし第１１Ｊ図を用いて上記実施例
のメモリセルの製造工程について説明する。第１１人図
ないし第１１１図は、第４図に示されるメモリセルの断
面構造の製造工程を順に示す製造工程断面図である。

まず、第１１Ａ図を参照して、ｐ型シリコン基板７の主
表面上の所定領域をシリコン窒化膜で覆う。次に、この
シリコン窒化膜をマスクとしてｐ型シリコン基板表面に
ボロン（Ｂ）のイオン注入を行ない、チャネルストッパ
２３となるｐ型不純物領域を形成する。次に、熱酸化を
施し、膜厚の厚いシリコン酸化膜からなるフィールド絶
縁膜２２を形成する。この工程により、フィールド絶縁
膜２２はトランスファゲートトランジスタの活性領域３
０を除く領域に形成される。次に、シリコン窒化膜を除
去し、続いてボロンのイオン注入を行ないチャネル領域
１２となるｐ型不純物領域を形成する。次に、熱酸化に
よりｐ型シリコン基板７主表面上に膜厚の薄いシリコン
酸化膜を形成する。さらにその表面上に導電性の多結晶
シリコン層を形成し、さらにその表面上にＣＶＤ法を用
いてシリコン酸化膜を堆積する。その後、リソグラフィ
およびエツチング法を用いてシリコン酸化膜、多結晶シ
リコン層および膜厚の薄いシリコン酸化膜を所定の形状
にバターニングする。これによりゲート絶縁膜１４、ワ
ードｌ１２０ｂおよび絶縁層１５が形成される。

この後、今度はワード線２０ｂに直交する方向のワード
線２０ａの形成工程が行なわれる。この工程では、上記
の熱酸化によるゲート絶縁膜の製造工程から所定形状の
ワード線をパターニングするまでの工程が同様の方法で
行なわれる。これにより、ワード線２０ｂに交差するワ
ード線２０ａが形成される。その後、全面にＣＶＤ法に
よりシリコン酸化膜１６が形成される。

次に、第１１Ｂ図を参照して、ＲＩＥ（反応性イオンエ
ツチング）法による異方性エツチングを施してシリコン
酸化膜１６をワード線２０ｂ、２０ａの側壁にのみ残余
する。これにより側壁絶縁層１６が形成される。

次に、第１１Ｃ図を参照して、絶縁層１５．１６に覆わ
れたワード線２０ａ、２０ｂをマスクとしてｐ型シリコ
ン基板７表面に砒素（Ａｓ）イオン３２をイオン注入し
、トランスファゲートトランジスタのソース・ドレイン
領域となるｎ十不純物領域１１．１３を形成する。これ
によりトランスファゲートトランジスタ４が形成される
。

さらに、第１１Ｄ図を参照して、４つのトランスファゲ
ートトランジスタが共有するｎ＋不純物領域１３の表面
上をレジスト２９でマスクする。

そして、露出したｐ型シリコン基板７表面に対して反応
性イオンエツチングを施し、シリコン基板７中にトレン
チ８を形成する。その後レジスト２９を除去する。

さらに、第１１Ｅ図を参照して、熱酸化を施し、トレン
チ８の底面および側壁面に比較的膜厚の薄いシリコン酸
化膜からなる第１誘電体層９を形成する。次に、全面に
レジスト３３を厚く塗布した後、所定の膜厚分のみエツ
チング除去し、トレンチ８の内部にのみレジスト３３を
残余する。レジスト３３の表面は、ｎ＋不純物領域１１
の拡散深さのほぼ半分の位置に来るようにエツチングの
時間を制御する。なお、レジスト材料としては平坦性に
優れる粘性を持つものが適する。

さらに、第１１Ｆ図を参照して、ウェットエツチングを
施して、レジスト３３に覆われていない第１誘電体層９
を選択的に除去する。これによりトレンチ８の上部にお
いてｎ＋不純物領域１１の表面が露出する。その後レジ
スト３３を除去する。

さらに、第１１Ｇ図を参照して、シリコン基板７の表面
上およびトレンチ８の内部に導電性の多結晶シリコン層
６を堆積し、所定の形状にバターニングする。このバタ
ーニングされた多結晶シリコン層６の形状が第１１Ｈ図
に示されている。多結晶シリコン層６は４ビット分のメ
モリセルを構成する４つのキャパシタが一体となって十
字形状にバターニングされている。この後、多結晶シリ
コン層６の表面上に第２誘電体層１０を形成し、さらに
その表面上に導電性の多結晶シリコン層１８を形成する
。そして、この多結晶シリコン層１８、第２誘電体膜１
０および多結晶シリコン層６を所定の形状にバターニン
グする。第１１■図はバターニングされた多結晶シリコ
ン層１８の平面形状を示している。この多結晶シリコン
層１８がキャパシタのセルプレート１８となる。そして
、セルプレート１８中に形成された開口部３４はビット
線コンタクトのために設けられており、同様の開口部が
第２誘電体層１０および多結晶シリコン層６にも形成さ
れる。多結晶シリコン層６はこの開口部３４によって各
々４個に分割され、４つのキャパシタのストレージノー
ド６が形成される。

この工程によりメモリセルのキャパシタ３が製造される
。さらに、キャパシタ３の表面上の全面に絶縁層１９を
介してシリコン酸化膜２８が堆積される。

その後、第１１Ｊ図を参照して、シリコン酸化膜２８を
反応性イオンエツチングなどを用いて異方性エツチング
し、キャパシタ３の開口部３４の側面に側壁酸化膜２８
を形成する。同時に、４つのトランスファゲートトラン
ジスタが共有するｎ１不純物領域１３の表面が露出され
る。

次に、導電性の多結晶シリコン層を全面に堆積し、所定
の形状、たとえば第７図に示すパターンに形成する。こ
れによりビット線の第２ビツト線２４ａおよび２５ａが
形成される。さらに、シリコン基板７表面上の全面にボ
ロンおよびリン（Ｐ）を含んだ平坦性の良いシリコン酸
化膜からなる層間絶縁層２１を形成する。次に、アルミ
ニウム（Ａｌｌｌ）よりなる第１ビツト線２４ｂを第８
図に示したパターンに形成し、さらにその表面上をシリ
コン酸化膜からなる層間絶縁層２６により覆う。

さらに、層間絶縁層２６の表面上にアルミニウムよりな
る第１ビツト線２５ｂを第８図に示したパターンに形成
した後、シリコン窒化膜よりなる表面保護層２７を堆積
して第４図に示す構造のメモリセルが完成する。

以上のメモリセルの製造工程においては、多くのセルフ
ァライン（自己整合）技術が用いられている。まず、第
２ビツト線２４ａとｎ十不純物領域１３とのビット線コ
ンタクト１７の形成は、ワード線２０ｂの側壁およびキ
ャパシタ３の開口部３４の側壁に形成された側壁絶縁層
１６．２８により自己整合的に形成される。また、トラ
ンスファゲートトランジスタ４の１対のソース・ドレイ
ン領域１１．１３はゲート電極（ワード線）２０ａ　ｓ
　２０　ｂおよび側壁絶縁層１６に対して自己整合的に
形成される。さらに、キャパシタ３を形成するトレンチ
８も同様に側壁絶縁層１６に対して自己整合的に形成さ
れている。さらに、トランスファゲートトランジスタの
一方のｎ＋不純物領域１１とキャパシタ３のストレージ
ノード６との接続はマスクを用いたりソグラフィプロセ
スを用いることなく自動的に形成することができる。

次に、この発明の第２の実施例について説明する。第１
２図は、第２の実施例によるＤＲＡＭのメモリセルアレ
イの断面構造図である。第２の実施例においては、第１
の実施例と比較して主にキャパシタ３の構造が異なる。

キャパシタ３はｐ型シリコン基板７に形成されたトレン
チ８の表面に形成されたｎ＋不純物領域１１ａと、トレ
ンチ８の表面に形成された誘電体層１０およびその表面
上に形成されたセルプレート１８から構成される。

セルプレート１８の表面上は層間絶縁層１９に覆われて
いる。セルプレート１８の開口部３４において、層間絶
縁層１９およびセルプレート１８の端部は側壁絶縁層２
８に覆われている。この実施例によるメモリセルではト
ランスファゲートトランジスタ４の一方のソース壷ドレ
イン領域１１ａはキャパシタ３のストレージノードと共
用されている。また、トレンチ８は後で述べるようにゲ
ート電極（ワード線）２０ａ、２０ｂに対して自己整合
的に形成されている。さらに０＋不純物領域１３も同様
に自己整合的に形成されている。したがって、トランス
ファゲートトランジスタのチャネル長は自己整合技術に
より定められるため、制御性が向上する。

次に、第２の実施例によるメモリセルの製造方法につい
て説明する。第１３Ａ図ないし第１３Ｃ図は、第２の実
施例によるメモリセルの主要な製造工程を示す断面図で
ある。なお、第１の実施例と同様の製造工程については
第１の実施例を参照することとしてここでの説明を省略
する。まず、第１の実施例による第１１Ａ図および第１
１Ｂ図に示される工程は第２の実施例においても同様に
適用される。次に、第１３Ａ図を参照して、４つのトラ
ンスファゲートトランジスタが共有するｎ１不純物領域
］３が形成されるべき領域を厚いレジスト２９で覆う。

次に、このレジスト２９およびワード線２０ａ、２０ｂ
を覆う絶縁層１５．１６をマスクとして露出したｐ型シ
リコン基板７表面を反応性イオンエツチングを用いてエ
ツチング除去しトレンチ８を形成する。

次に、第１３Ｂ図を参照して、レジスト２９を除去した
後、斜め回転イオン注入法を用いてｐ型シリコン基板７
表面およびトレンチ８表面に砒素イオンを注入し、ソー
ス・ドレイン領域となるｎ子不純物領域１１ａ、１３を
形成する。ｎ＋不純物領域１１ａは同時にキャパシタの
ストレージノードを構成する。この工程により、トラン
スファゲートトランジスタ４の一方のソース・ドレイン
領域１１ａとキャパシタ３のストレージノードとが自動
的に接続される。次に、熱酸化を施し、トレンチ８の底
面および側壁面に薄いシリコン酸化膜からなる第２誘電
体層１０を形成する。さらに、その表面上に導電性の多
結晶シリコン層およびシリコン酸化膜を堆積し、所定の
形状にパターニングする。これにより、キャパシタのセ
ルプレート１８が形成される。また、セルプレート１８
中にはビット線コンタクトのための開口Ｈ３４が形成さ
れる。次に、ＣＶＤ法によりシリコン酸化膜２８を全面
に堆積する。

さらに、第１３Ｃ図を参照して、シリコン酸化膜２８を
反応性イオンエツチングにより異方性エツチングし、セ
ルプレート１８の開口部３４の側壁に側壁絶縁層２８を
形成する。この工程により、ビット線コンタクトのため
のコンタクト部１７が自己整合的に形成される。

これ以後の工程は第１の実施例における工程と同様であ
るので説明を省略する。以上でメモリセルが完成する。

さらにこの発明の第３の実施例によるＤＲＡＭについて
説明する。第１４図は、メモリセルアレイ周辺のブロッ
ク図であり、第１５図は、１組のビット線対に関する等
価回路図である。この第３の実施例は、第１の実施例に
対して、１組のビット線対が第１メモリセルアレイブロ
ツク５０ａと第２メモリセルアレイブロツク５０ｂにお
いて相互に平行に延びており、両ブロック間でビット線
同士が交差する構造を回避している。すなわち、ビット
線対をなす一方のビット線２４は第１メモリセルアレイ
ブロツク５０ａにおいて第１ビツト線２４ｂと第２ビツ
ト線２４ａの２層構造がらなり、第２メモリセルアレイ
ブロツク５０ｂにおいては第１ビツト線２４ｂの単層構
造となっている。

そして、このビット線２４は両ブロック間においてほぼ
真直ぐに延びている。また第１メモリセルアレイブロツ
ク５０ａ内において第２ビツト線２４ａには複数のメモ
リセルが接続されている。また、ビット線対を構成する
他方のビット線２５は、逆に第１メモリセルアレイブロ
ツク５０ａにおいて単層の第１ビツト線２５ｂからなり
、第２メモリセルアレイブロツク５０ｂにおいては第１
ビツト線２５ｂと第２ビツト線２５ａとの２層構造から
なる。そして、第２ビツト線２５ａには複数のメモリセ
ルが接続されている。そして両ブロック間においてビッ
ト線２５はほぼ真直ぐかつビット線対をなすビット線２
４に対して平行に延びている。なお、メモリセルアレイ
内におけるメモリセルの配置構造はほぼ第１の実施例と
同様であるのでここではその説明は省略する。

第１６Ａ図および第１６Ｂ図は、第１のメモリセルアレ
イブロック５０ａと第２メモリセルアレイブロツク５０
ｂとの境界領域におけるビット線の接続構造を示す平面
図および斜視図である。すなわち、各ブロックにおいて
ビット線の第２ビツト線２４ａおよび２５Ｂは相対的に
下層に配置され、第１ビツト線２４ｂおよび２５ｂはそ
の上層に配置されている。また、メモリセルアレイにお
けるビット線の平面配置構造は第１の実施例を示す第８
図と同様の配置構造となる。

なお、上記第３の実施例におけるキャパシタは上記の第
１の実施例および第２の実施例のキャパシタを適用し得
ることは言うまでもない。さらに、キャパシタに関して
はスタックドタイプキャパシタとトレンチタイプキャパ
シタとを組合わせたもの（第１実施例）およびトレンチ
キャパシタを用いたもの（第２実施例）について説明し
たが、スタックドキャパシタのみを用いたものであって
も構わない。

［発明の効果］ このように、この発明による半導体記憶装置は、トラン
スファゲートトランジスタのゲート電極を構成するワー
ド線を相互に交差する方向に井桁状に配置し、このワー
ド線に自己整合的に各々のソース・ドレイン領域を構成
′し、かつ４つのトランスファゲートトランジスタの一
方のソース・ドレイン領域を共有させることにより４ビ
ット分のメモリセルを１つのビット線コンタクトでビッ
ト線と接続するように構成したので、トランスファゲー
トトランジスタのチャネル長の制御性に優れ、かつ高集
積化が可能な半導体記憶装置を実現することができる。

【図面の簡単な説明】

第１図は、この発明の第１の実施例によるＤＲＡＭのメ
モリセルアレイ周辺のブロック図である。 第２図は、第１図中に示される１組のビット線対に関す
る等価回路図である。第３図は、第１の実施例によるメ
モリセルアレイの主要部の斜視図である。第４図は、第
１の実施例によるメモリセルの断面構造図である。第５
図、第６図、第７図および第８図は、第１の実施例によ
るメモリセルの平面構造を模式的に示した図であり、各
々第５図は主にワード線の配置構造図、第６図はキャパ
シタの配置構造図そして第７図および第８図はビット線
の配置構造図である。第９Ａ図および第９Ｂ図は、第１
の実施例によるメモリセルアレイブロック間のビット線
の交差構造を示す平面図および斜視図である。第１０Ａ
図および第１０Ｂ図は、第９Ａ図および第９Ｂ図の変形
例を示す平面図および斜視図である。第１１Ａ図、第１
１Ｂ図、第１１Ｃ図、第１１Ｄ図、第１１Ｅ図、第１１
Ｆ図、第１１Ｇ図、第１１Ｈ図、第１１１図および第１
１１図は、第４図に示されるメモリセルの製造工程断面
図である。 第１２図は、この発明の第２の実施例によるＤＲＡＭの
メモリセルの断面構造図である。第１３Ａ図、第１３Ｂ
図および第１３Ｃ図は、第１２図に示されるメモリセル
の製造工程断面図である。 第１４図は、この発明の第３の実施例によるＤＲＡＭの
メモリセルアレイ周辺のブロック図である。第１５図は
、第１４図中の１組のビット線対に関する等価回路図で
ある。第１６Ａ図および第１６Ｂ図は、２つのメモリセ
ルアレイブロック間のビット線の接続構造を示す平面図
および斜視図である。 第１７図は、従来のＤＲＡＭのメモリセルアレイ周辺の
ブロック図である。第１８図は、同じくメモリセルアレ
イの等価回路図である。第１９図は、従来のメモリセル
アレイの平面構造図である。 第２０Ａ図、第２０Ｂ図、第２０Ｃ図および第２０Ｄ図
は、従来のメモリセルの主要な製造工程断面図である。 第２１図は、第２０Ｄ図のメモリセルの平面構造図であ
る。 図において、３はキャパシタ、４はトランスファゲート
トランジスタ、６はキャパシタのストレージノード、７
はｐ型シリコン基板、８はトレンチ、９．１０は誘電体
層、】１、ｌｌａ、１３はｎ＋不純物領域、１２はチャ
ネル領域、１５．１６は絶縁層（側壁絶縁層）、１７は
ビット線コンタクト、１８はセルプレート、２０ａ、２
０ｂはワード線、２４．２５はビット線、２４ａ、２５
ａは第２ビツト線、２４ｂ、２５ｂは第１ビツト線、５
０はメモリセルアレイ、５０ａは第１メモリセルアレイ
ブロツク、５０ｂは第２メモリセルアレイブロツクを示
している。 なお、図中同一符号は同一または相当部分を示す。

Claims (1)

1. 【特許請求の範囲】 第１導電型の半導体基板の主表面上に最小単位の記憶情
   報を記憶するメモリセルが複数個配列されメモリセルア
   レイを備えた半導体記憶装置であって、 前記メモリセルは、１つのトランスファゲートトランジ
   スタと１つのキャパシタとを備え、前記トランスファゲ
   ートトランジスタは、前記半導体基板の主表面上に絶縁
   層を介在して延びたワード線の一部から構成されるゲー
   ト電極と、前記半導体基板中に互いに所定の距離を隔て
   て形成され、前記ゲート電極に自己整合する第２導電型
   の第１および第２の不純物領域とを備え、 前記キャパシタは、前記トランスファゲートトランジス
   タの前記第２の不純物領域に接続され、かつその一部が
   前記ゲート電極の上部に延在し、４つの前記トランスフ
   ァゲートトランジスタは、各々の前記第１の不純物領域
   を共有し、各々の前記第２の不純物領域が前記第１の不
   純物領域を中心として点対称の位置に均等に配置され、 前記トランスファゲートトランジスタに連なる前記ワー
   ド線は、互いに隣接する前記ワード線に直交して配置さ
   れ、 さらに前記４つのトランスファゲートトランジスタが共
   有する前記第１の不純物領域に接続され、前記ワード線
   に対して斜め方向に延びるビット線とを備えた、半導体
   記憶装置。