JP2824713B2 - 半導体記憶装置 - Google Patents
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- H10B12/00—Dynamic random access memory [DRAM] devices
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- G11C—STATIC STORES
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- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
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- G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
- G11C11/404—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with one charge-transfer gate, e.g. MOS transistor, per cell
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
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Description
【０００１】
【産業上の利用分野】この発明は、半導体記憶装置に関
し、特に電界効果トランジスタとキャパシタとからなる
メモリセル構造を有する半導体記憶装置、たとえばダイ
ナミック・ランダム・アクセス・メモリの高集積化構造
の改善に関するものである。
し、特に電界効果トランジスタとキャパシタとからなる
メモリセル構造を有する半導体記憶装置、たとえばダイ
ナミック・ランダム・アクセス・メモリの高集積化構造
の改善に関するものである。
【０００２】
【従来の技術】近年、半導体記憶装置はコンピュータな
どの情報機器のめざましい普及によってその需要が急速
に拡大している。さらに、機能的には大規模な記憶容量
を有し、かつ高速動作が可能なものが要求されている。
このような背景の下に、半導体記憶装置においては高集
積化および高速応答性あるいは高信頼性に関する技術開
発が進められている。
どの情報機器のめざましい普及によってその需要が急速
に拡大している。さらに、機能的には大規模な記憶容量
を有し、かつ高速動作が可能なものが要求されている。
このような背景の下に、半導体記憶装置においては高集
積化および高速応答性あるいは高信頼性に関する技術開
発が進められている。
【０００３】半導体記憶装置のうち、記憶情報のランダ
ムな入出力が可能なものにＤＲＡＭ（Ｄｙｎａｍｉｃ
Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）がある。
一般に、ＤＲＡＭは多数の記憶情報を蓄積する記憶領域
であるメモリアレイと、外部との入出力に必要な周辺回
路とから構成されている。
ムな入出力が可能なものにＤＲＡＭ（Ｄｙｎａｍｉｃ
Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）がある。
一般に、ＤＲＡＭは多数の記憶情報を蓄積する記憶領域
であるメモリアレイと、外部との入出力に必要な周辺回
路とから構成されている。
【０００４】図２５は、一般的なＤＲＡＭの構成を示す
ブロック図である。図２５を参照して、ＤＲＡＭは、メ
モリアレイ５８と、アドレスバッファ５４と、ロウデコ
ーダ５５およびカラムデコーダ５６と、センスアンプ６
３とを含む。メモリアレイ５８は記憶情報のデータ信号
を蓄積するための複数個のメモリセルを備えたものであ
る。アドレスバッファ５４は、単位記憶回路を構成する
メモリセルを選択するためのアドレス信号Ａ0 〜Ａ9 を
外部から受けるためのものである。ロウデコーダ５５お
よびカラムデコーダ５６は、そのアドレス信号を解読す
ることによりメモリセルを指定するためのものである。
センスアンプ６３は、指定されたメモリセルに蓄積され
た信号を増幅して読出すためにメモリアレイ５８に接続
されている。入力バッファ５９および出力バッファ６０
は、Ｉ／Ｏゲート５７を介してメモリアレイ５８に接続
されている。入力バッファ５９はデータ信号を入力する
ためのものである。出力バッファ６０はデータ信号を出
力するためのものである。アドレスバッファ５４は、外
部アドレス信号ｅｘｔ．Ａ0 〜Ａ9 またはリフレッシュ
カウンタ５３により発生された内部アドレス信号Ｑ0 〜
Ｑ8 を受けるように接続される。リフレッシュコントロ
ーラ５２は、クロックジェネレータ５１に与えられた信
号のタイミングに応答してリフレッシュカウンタ５３を
駆動する。クロックジェネレータ５１は、各部への制御
信号となるクロック信号を発生する。
ブロック図である。図２５を参照して、ＤＲＡＭは、メ
モリアレイ５８と、アドレスバッファ５４と、ロウデコ
ーダ５５およびカラムデコーダ５６と、センスアンプ６
３とを含む。メモリアレイ５８は記憶情報のデータ信号
を蓄積するための複数個のメモリセルを備えたものであ
る。アドレスバッファ５４は、単位記憶回路を構成する
メモリセルを選択するためのアドレス信号Ａ0 〜Ａ9 を
外部から受けるためのものである。ロウデコーダ５５お
よびカラムデコーダ５６は、そのアドレス信号を解読す
ることによりメモリセルを指定するためのものである。
センスアンプ６３は、指定されたメモリセルに蓄積され
た信号を増幅して読出すためにメモリアレイ５８に接続
されている。入力バッファ５９および出力バッファ６０
は、Ｉ／Ｏゲート５７を介してメモリアレイ５８に接続
されている。入力バッファ５９はデータ信号を入力する
ためのものである。出力バッファ６０はデータ信号を出
力するためのものである。アドレスバッファ５４は、外
部アドレス信号ｅｘｔ．Ａ0 〜Ａ9 またはリフレッシュ
カウンタ５３により発生された内部アドレス信号Ｑ0 〜
Ｑ8 を受けるように接続される。リフレッシュコントロ
ーラ５２は、クロックジェネレータ５１に与えられた信
号のタイミングに応答してリフレッシュカウンタ５３を
駆動する。クロックジェネレータ５１は、各部への制御
信号となるクロック信号を発生する。
【０００５】半導体チップ上で大きな面積を占めるメモ
リアレイ５８は、単位記憶情報を蓄積するためのメモリ
セルがマトリックス状に複数個配列されて形成されてい
る。図２６は、メモリアレイ５８を構成するメモリセル
の４ビット分の等価回路を示す図である。メモリセル５
８は、行方向に平行に延びた複数本のワード線３０１
ａ，３０１ｂ，３０１ｃ，３０１ｄと、列方向に平行に
延びた複数本のビット線３０２ａ，３０２ｂとを備え
る。ワード線３０１ａ〜３０１ｄとビット線３０２ａ，
３０２ｂとの交差部近傍には、メモリセル３０３が形成
されている。さらに、メモリセル３０３は、１個のＭＯ
Ｓ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔ
ｏｒ）トランジスタ３０４と１個のキャパシタ３０５と
からなる。すなわち、各メモリセルは、いわゆる１トラ
ンジスタ１キャパシタ型のメモリセルを示している。こ
のタイプのメモリセルはその構造が簡単なため、メモリ
アレイの集積度を向上させることが容易であり、大容量
のＤＲＡＭに広く用いられている。なお、図２６に示さ
れたような１対のビット線３０２ａ，３０２ｂがセンス
アンプ６３に対して平行に配置されたものを折返しビッ
ト線方式と称する。
リアレイ５８は、単位記憶情報を蓄積するためのメモリ
セルがマトリックス状に複数個配列されて形成されてい
る。図２６は、メモリアレイ５８を構成するメモリセル
の４ビット分の等価回路を示す図である。メモリセル５
８は、行方向に平行に延びた複数本のワード線３０１
ａ，３０１ｂ，３０１ｃ，３０１ｄと、列方向に平行に
延びた複数本のビット線３０２ａ，３０２ｂとを備え
る。ワード線３０１ａ〜３０１ｄとビット線３０２ａ，
３０２ｂとの交差部近傍には、メモリセル３０３が形成
されている。さらに、メモリセル３０３は、１個のＭＯ
Ｓ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔ
ｏｒ）トランジスタ３０４と１個のキャパシタ３０５と
からなる。すなわち、各メモリセルは、いわゆる１トラ
ンジスタ１キャパシタ型のメモリセルを示している。こ
のタイプのメモリセルはその構造が簡単なため、メモリ
アレイの集積度を向上させることが容易であり、大容量
のＤＲＡＭに広く用いられている。なお、図２６に示さ
れたような１対のビット線３０２ａ，３０２ｂがセンス
アンプ６３に対して平行に配置されたものを折返しビッ
ト線方式と称する。
【０００６】図２６を参照して、ＭＯＳトランジスタ３
０４のゲート電極はワード線３０１ａに接続され、一方
のソース／ドレイン電極はキャパシタ３０５の一方の電
極につながれ、他方のソース／ドレイン電極はビット線
３０２ａに接続されている。データの書込時には、ワー
ド線３０１ａに所定の電圧が印加されることによってＭ
ＯＳトランジスタ３０４が導通するので、ビット線３０
２ａに印加された電荷がキャパシタ３０５に蓄えられ
る。一方、データの読出時には、ワード線３０１ａに所
定の電圧が印加されることによってＭＯＳトランジスタ
３０４が導通するので、キャパシタ３０５に蓄えられて
いた電荷がビット線３０２ａを介して取出される。
０４のゲート電極はワード線３０１ａに接続され、一方
のソース／ドレイン電極はキャパシタ３０５の一方の電
極につながれ、他方のソース／ドレイン電極はビット線
３０２ａに接続されている。データの書込時には、ワー
ド線３０１ａに所定の電圧が印加されることによってＭ
ＯＳトランジスタ３０４が導通するので、ビット線３０
２ａに印加された電荷がキャパシタ３０５に蓄えられ
る。一方、データの読出時には、ワード線３０１ａに所
定の電圧が印加されることによってＭＯＳトランジスタ
３０４が導通するので、キャパシタ３０５に蓄えられて
いた電荷がビット線３０２ａを介して取出される。
【０００７】図２６の等価回路図において示された範囲
のＤＲＡＭの平面配置の一例を図２７に示す。図２７に
は４個のメモリセルが示されており、各メモリセルは、
動作領域Ａ１，Ａ２，Ａ３，Ａ４に形成された１組のＭ
ＯＳトランジスタＱ１，Ｑ２，Ｑ３，Ｑ４とキャパシタ
Ｃｓ１，Ｃｓ２，Ｃｓ３，Ｃｓ４とから構成される。各
トランジスタＱ１〜Ｑ４を構成するゲート電極は、各メ
モリセルに対応するワード線３０１ａ〜３０１ｄの一部
によって構成される。ワード線３０１ａ〜３０１ｄの上
部には、このワード線３０１ａ〜３０１ｄと絶縁され、
かつ直交するようにビット線３０２ａ，３０２ｂが形成
されている。ビット線３０２ａ，３０２ｂは、コンタク
トホールＣ１，Ｃ２，Ｃ３を介してメモリセルに接続さ
れる。
のＤＲＡＭの平面配置の一例を図２７に示す。図２７に
は４個のメモリセルが示されており、各メモリセルは、
動作領域Ａ１，Ａ２，Ａ３，Ａ４に形成された１組のＭ
ＯＳトランジスタＱ１，Ｑ２，Ｑ３，Ｑ４とキャパシタ
Ｃｓ１，Ｃｓ２，Ｃｓ３，Ｃｓ４とから構成される。各
トランジスタＱ１〜Ｑ４を構成するゲート電極は、各メ
モリセルに対応するワード線３０１ａ〜３０１ｄの一部
によって構成される。ワード線３０１ａ〜３０１ｄの上
部には、このワード線３０１ａ〜３０１ｄと絶縁され、
かつ直交するようにビット線３０２ａ，３０２ｂが形成
されている。ビット線３０２ａ，３０２ｂは、コンタク
トホールＣ１，Ｃ２，Ｃ３を介してメモリセルに接続さ
れる。
【０００８】次に、図２７においてＺ−Ｚ線に沿ったメ
モリセルの断面構造の一例を図２８に示す。図２８には
２ビット分のメモリセル３０３が示されている。メモリ
セル３０３は１個のＭＯＳトランジスタ３０４と１個の
キャパシタ３０５とから構成される。ＭＯＳトランジス
タ３０４は、シリコン基板３４０の表面に互いに間隔を
隔てて形成された１対のソース・ドレイン領域３０６
ａ，３０６ｂと、シリコン基板３４０の表面上にゲート
酸化膜３０７を介在させて形成されたゲート電極３０８
（３０１ｂ，３０１ｃ）とを備えている。キャパシタ３
０５は、ＭＯＳトランジスタ３０４のソース・ドレイン
領域の一方３０６ａに接続される下部電極（ストレージ
ノード）３０９と、下部電極３０９の上面に形成された
誘電体層３１０と、誘電体層３１０の上面を覆う上部電
極（セルプレート）３１１とを備えている。下部電極３
０９および上部電極３１１は、たとえばポリシリコンな
どから構成される。このような積層構造を有するキャパ
シタをスタックト・キャパシタと称する。スタックト・
キャパシタ３０５は、その一方端が絶縁膜３１２を介在
させてゲート電極３０８の上部に延在し、さらに他方端
はフィールド酸化膜３１３の上部にまで延在して形成さ
れている。キャパシタ３０５などが形成されたシリコン
基板３４０の表面上は厚い層間絶縁膜３１４で覆われて
いる。層間絶縁膜３１４の上に形成されたビット線３０
２ｂはコンタクトホール３１５を介してＭＯＳトランジ
スタ３０４のソース・ドレイン領域の他方３０６ｂに接
続されている。
モリセルの断面構造の一例を図２８に示す。図２８には
２ビット分のメモリセル３０３が示されている。メモリ
セル３０３は１個のＭＯＳトランジスタ３０４と１個の
キャパシタ３０５とから構成される。ＭＯＳトランジス
タ３０４は、シリコン基板３４０の表面に互いに間隔を
隔てて形成された１対のソース・ドレイン領域３０６
ａ，３０６ｂと、シリコン基板３４０の表面上にゲート
酸化膜３０７を介在させて形成されたゲート電極３０８
（３０１ｂ，３０１ｃ）とを備えている。キャパシタ３
０５は、ＭＯＳトランジスタ３０４のソース・ドレイン
領域の一方３０６ａに接続される下部電極（ストレージ
ノード）３０９と、下部電極３０９の上面に形成された
誘電体層３１０と、誘電体層３１０の上面を覆う上部電
極（セルプレート）３１１とを備えている。下部電極３
０９および上部電極３１１は、たとえばポリシリコンな
どから構成される。このような積層構造を有するキャパ
シタをスタックト・キャパシタと称する。スタックト・
キャパシタ３０５は、その一方端が絶縁膜３１２を介在
させてゲート電極３０８の上部に延在し、さらに他方端
はフィールド酸化膜３１３の上部にまで延在して形成さ
れている。キャパシタ３０５などが形成されたシリコン
基板３４０の表面上は厚い層間絶縁膜３１４で覆われて
いる。層間絶縁膜３１４の上に形成されたビット線３０
２ｂはコンタクトホール３１５を介してＭＯＳトランジ
スタ３０４のソース・ドレイン領域の他方３０６ｂに接
続されている。
【０００９】
【発明が解決しようとする課題】図２７と図２８に示さ
れるＤＲＡＭのメモリセル構造においては、２つのメモ
リセル３０３，３０３（２ビット）毎に１つのコンタク
トホール３１５が形成されている。すなわち、２ビット
毎に１つのビット線コンタクトが形成されている。その
ため、ＤＲＡＭの高集積化、ＤＲＡＭのメモリセル構造
の微細化に伴って、コンタクトホール３１５もできるだ
け小さくしなければならなくなる。このことはコンタク
ト抵抗の増加をもたらす。また、コンタクト部への配線
材料の埋込み不足が発生し、信頼性の低下につながると
いう問題点がある。さらに、ＤＲＡＭの高集積化、ＤＲ
ＡＭのメモリセル構造の微細化に伴ってビット線間の間
隔が狭くなり、ビット線の加工も非常に困難になってき
ている。
れるＤＲＡＭのメモリセル構造においては、２つのメモ
リセル３０３，３０３（２ビット）毎に１つのコンタク
トホール３１５が形成されている。すなわち、２ビット
毎に１つのビット線コンタクトが形成されている。その
ため、ＤＲＡＭの高集積化、ＤＲＡＭのメモリセル構造
の微細化に伴って、コンタクトホール３１５もできるだ
け小さくしなければならなくなる。このことはコンタク
ト抵抗の増加をもたらす。また、コンタクト部への配線
材料の埋込み不足が発生し、信頼性の低下につながると
いう問題点がある。さらに、ＤＲＡＭの高集積化、ＤＲ
ＡＭのメモリセル構造の微細化に伴ってビット線間の間
隔が狭くなり、ビット線の加工も非常に困難になってき
ている。
【００１０】そこで、この発明の目的は、上述の問題点
を解決し、ビット線コンタクトの数を減らすことが可能
なＤＲＡＭのメモリセル構造を提供することである。
を解決し、ビット線コンタクトの数を減らすことが可能
なＤＲＡＭのメモリセル構造を提供することである。
【００１１】
【課題を解決するための手段】この発明に従った半導体
記憶装置の構成について以下に説明する。なお、各構成
要件に対応して示される（）内の数字は、図２で示され
る対応する構成要素の参照符号を示しており、この発明
の半導体記憶装置の構成を理解する上で参考のために示
されるものである。 この発明に従った半導体記憶装置
は、第１の方向に延びる第１と第２のワード線（１０８
ａと１０８ｂ）と、その第１の方向に交差する第２の方
向に延びるビット線（１１５）と、その第１のワード線
とビット線の交差部分に配置された第１と第２のメモリ
セル（Ｍ１とＭ３）と、その第２のワード線とビット線
の交差部分に配置された第３と第４のメモリセル（Ｍ２
とＭ４）とを備える。第１のメモリセル（Ｍ１）は、第
１の電界効果トランジスタと、その第１の電界効果トラ
ンジスタに接続された第１のキャパシタ（Ｉ）とを含
む。第１の電界効果トランジスタは、第１のしきい値電
圧を有する第１ゲート電極（ａ）と、その第１のしきい
値電圧よりも低い第２のしきい値電圧を有する第２ゲー
ト電極（Ａ）とを含む。第２のメモリセル（Ｍ３）は、
第２の電界効果トランジスタと、その第２の電界効果ト
ランジスタに接続された第２のキャパシタ（ＩＩＩ）と
を含む。第２の電界効果トランジスタは、第２のしきい
値電圧を有する第３ゲート電極（ｃ）と、第１のしきい
値電圧を有する第４ゲート電極（Ｃ）とを含む。第３の
メモリセル（Ｍ２）は、第３の電界効果トランジスタ
と、その第３の電界効果トランジスタに接続された第３
のキャパシタ（ＩＩ）とを含む。第３の電界効果トラン
ジスタは、第２のしきい値電圧を有する第５ゲート電極
（ｂ）と、第１のしきい値電圧を有する第６ゲート電極
（Ｂ）とを含む。第４のメモリセル（Ｍ４）は、第４の
電界効果トランジスタと、その第４の電界効果トランジ
スタに接続された第４のキャパシタ（ＩＶ）とを含む。
第４の電界効果トランジスタは、第１のしきい値電圧を
有する第７ゲート電極（ｄ）と、第２のしきい値電圧を
有する第８ゲート電極（Ｄ）とを含む。第１、第３、第
５および第７ゲート電極（ａ，ｃ，ｂ，ｄ）は相互に接
続（１１１）されている。第２および第４ゲート電極
（Ａ，Ｃ）は第１のワード線（１０８ａ）に接続されて
いる。第６および第８ゲート電極 （Ｂ，Ｄ）は第２のワ
ード線（１０８ｂ）に接続されている。第１、第２、第
３および第４の電界効果トランジスタは同一のビット線
（１１５）に接続されている。
記憶装置の構成について以下に説明する。なお、各構成
要件に対応して示される（）内の数字は、図２で示され
る対応する構成要素の参照符号を示しており、この発明
の半導体記憶装置の構成を理解する上で参考のために示
されるものである。 この発明に従った半導体記憶装置
は、第１の方向に延びる第１と第２のワード線（１０８
ａと１０８ｂ）と、その第１の方向に交差する第２の方
向に延びるビット線（１１５）と、その第１のワード線
とビット線の交差部分に配置された第１と第２のメモリ
セル（Ｍ１とＭ３）と、その第２のワード線とビット線
の交差部分に配置された第３と第４のメモリセル（Ｍ２
とＭ４）とを備える。第１のメモリセル（Ｍ１）は、第
１の電界効果トランジスタと、その第１の電界効果トラ
ンジスタに接続された第１のキャパシタ（Ｉ）とを含
む。第１の電界効果トランジスタは、第１のしきい値電
圧を有する第１ゲート電極（ａ）と、その第１のしきい
値電圧よりも低い第２のしきい値電圧を有する第２ゲー
ト電極（Ａ）とを含む。第２のメモリセル（Ｍ３）は、
第２の電界効果トランジスタと、その第２の電界効果ト
ランジスタに接続された第２のキャパシタ（ＩＩＩ）と
を含む。第２の電界効果トランジスタは、第２のしきい
値電圧を有する第３ゲート電極（ｃ）と、第１のしきい
値電圧を有する第４ゲート電極（Ｃ）とを含む。第３の
メモリセル（Ｍ２）は、第３の電界効果トランジスタ
と、その第３の電界効果トランジスタに接続された第３
のキャパシタ（ＩＩ）とを含む。第３の電界効果トラン
ジスタは、第２のしきい値電圧を有する第５ゲート電極
（ｂ）と、第１のしきい値電圧を有する第６ゲート電極
（Ｂ）とを含む。第４のメモリセル（Ｍ４）は、第４の
電界効果トランジスタと、その第４の電界効果トランジ
スタに接続された第４のキャパシタ（ＩＶ）とを含む。
第４の電界効果トランジスタは、第１のしきい値電圧を
有する第７ゲート電極（ｄ）と、第２のしきい値電圧を
有する第８ゲート電極（Ｄ）とを含む。第１、第３、第
５および第７ゲート電極（ａ，ｃ，ｂ，ｄ）は相互に接
続（１１１）されている。第２および第４ゲート電極
（Ａ，Ｃ）は第１のワード線（１０８ａ）に接続されて
いる。第６および第８ゲート電極 （Ｂ，Ｄ）は第２のワ
ード線（１０８ｂ）に接続されている。第１、第２、第
３および第４の電界効果トランジスタは同一のビット線
（１１５）に接続されている。
【００１２】
【作用】この発明においては、各メモリセルを構成する
電界効果トランジスタは、それぞれ異なるしきい値電圧
を有する２つのタイプのゲート電極を含んでいる。その
ため、第１のタイプのゲート電極には第１のしきい値電
圧よりも低い電圧と高い電圧のいずれかを印加すること
によって第１のタイプのゲートの開閉が行なわれ得る。
また、第２のタイプのゲート電極には第２のしきい値電
圧よりも低い電圧と高い電圧のいずれかを印加すること
によって第２のタイプのゲートの開閉が行なわれ得る。
第１のタイプのゲート電極と第２のタイプのゲート電極
のそれぞれに印加される電圧の組合せとして４通りが存
在する。第１のタイプのゲート電極に第１のしきい値電
圧よりも高い電圧を印加し、第２のタイプのゲート電極
に第２のしきい値電圧よりも高い電圧を印加するときに
のみ、第１のタイプのゲートと第２のタイプのゲートと
が開き、その電界効果トランジスタに接続されたキャパ
シタに電荷を蓄え、あるいはそのキャパシタから電荷を
取出すことができる。ビット線は、キャパシタに接続さ
れない反対側の電界効果トランジスタのソース／ドレイ
ン電極に接続される。上記のように第１のタイプのゲー
ト電極と第２のタイプのゲート電極に印加される電圧を
組合せることにより、４種類の印加電圧の組合せのう
ち、１種類の印加電圧の組合せのときのみ、キャパシタ
に接続された電界効果トランジスタを導通させることが
できる。したがって、４種類の印加電圧の組合せによっ
て４個の電界効果トランジスタのうち１個の電界効果ト
ランジスタを選択して導通させることができるので、１
本のビット線に４個の電界効果トランジスタを接続する
ことが可能になる。すなわち、１本のビット線に４個の
メモリセルを接続することができる。これにより、従
来、２個のメモリセル（２ビット）ごとに１個あったビ
ット線コンタクト、４個のメモリセル（４ビット）ごと
に１個のビット線コンタクトに減らすことができる。そ
の結果、ビット線の数を従来の２分の１に減らすことが
できるので、１個のビット線コンタクトの占める面積を
ビット線間の領域において従来に比べて余裕が存在する
ように増加させることができる。このことはコンタクト
抵抗の減少をもたらす。また、ビット線の数を従来の２
分の１に減らすことができるので、ビット線の加工に応
じてビット線間の間隔に余裕を設けることができる。
電界効果トランジスタは、それぞれ異なるしきい値電圧
を有する２つのタイプのゲート電極を含んでいる。その
ため、第１のタイプのゲート電極には第１のしきい値電
圧よりも低い電圧と高い電圧のいずれかを印加すること
によって第１のタイプのゲートの開閉が行なわれ得る。
また、第２のタイプのゲート電極には第２のしきい値電
圧よりも低い電圧と高い電圧のいずれかを印加すること
によって第２のタイプのゲートの開閉が行なわれ得る。
第１のタイプのゲート電極と第２のタイプのゲート電極
のそれぞれに印加される電圧の組合せとして４通りが存
在する。第１のタイプのゲート電極に第１のしきい値電
圧よりも高い電圧を印加し、第２のタイプのゲート電極
に第２のしきい値電圧よりも高い電圧を印加するときに
のみ、第１のタイプのゲートと第２のタイプのゲートと
が開き、その電界効果トランジスタに接続されたキャパ
シタに電荷を蓄え、あるいはそのキャパシタから電荷を
取出すことができる。ビット線は、キャパシタに接続さ
れない反対側の電界効果トランジスタのソース／ドレイ
ン電極に接続される。上記のように第１のタイプのゲー
ト電極と第２のタイプのゲート電極に印加される電圧を
組合せることにより、４種類の印加電圧の組合せのう
ち、１種類の印加電圧の組合せのときのみ、キャパシタ
に接続された電界効果トランジスタを導通させることが
できる。したがって、４種類の印加電圧の組合せによっ
て４個の電界効果トランジスタのうち１個の電界効果ト
ランジスタを選択して導通させることができるので、１
本のビット線に４個の電界効果トランジスタを接続する
ことが可能になる。すなわち、１本のビット線に４個の
メモリセルを接続することができる。これにより、従
来、２個のメモリセル（２ビット）ごとに１個あったビ
ット線コンタクト、４個のメモリセル（４ビット）ごと
に１個のビット線コンタクトに減らすことができる。そ
の結果、ビット線の数を従来の２分の１に減らすことが
できるので、１個のビット線コンタクトの占める面積を
ビット線間の領域において従来に比べて余裕が存在する
ように増加させることができる。このことはコンタクト
抵抗の減少をもたらす。また、ビット線の数を従来の２
分の１に減らすことができるので、ビット線の加工に応
じてビット線間の間隔に余裕を設けることができる。
【００１３】以上のように、ビット線コンタクトの数を
従来に比べて減少させることができるので、ＤＲＡＭの
高集積化、ＤＲＡＭのメモリセル構造の微細化に伴うビ
ット線の加工の困難さやコンタクト抵抗の増加を解消す
ることができ、ＤＲＡＭの信頼性を向上させることが可
能になる。
従来に比べて減少させることができるので、ＤＲＡＭの
高集積化、ＤＲＡＭのメモリセル構造の微細化に伴うビ
ット線の加工の困難さやコンタクト抵抗の増加を解消す
ることができ、ＤＲＡＭの信頼性を向上させることが可
能になる。
【００１４】
【実施例】図１は、この発明のＤＲＡＭの構成の一例を
示すブロック図である。図１を参照して、ＤＲＡＭは、
メモリアレイ５８と、アドレスバッファ５４と、ロウデ
コーダ５５およびカラムデコーダ５６と、センスアンプ
６３とを含む。メモリアレイ５８はデータ信号を蓄積す
るための複数個のメモリセルを備えている。アドレスバ
ッファ５４はメモリセルを選択するためのアドレス信号
を受けるためのものである。ロウデコーダ５５およびカ
ラムデコーダ５６はアドレス信号を解読することにより
メモリセルを指定するためのものである。センスアンプ
６３はメモリアレイ５８に接続され、メモリセルに蓄積
された信号を増幅して読出すためのものである。入力バ
ッファ５９および出力バッファ６０はデータ入出力のた
めのものであり、Ｉ／Ｏゲート５７を介してメモリアレ
イ５８に接続される。
示すブロック図である。図１を参照して、ＤＲＡＭは、
メモリアレイ５８と、アドレスバッファ５４と、ロウデ
コーダ５５およびカラムデコーダ５６と、センスアンプ
６３とを含む。メモリアレイ５８はデータ信号を蓄積す
るための複数個のメモリセルを備えている。アドレスバ
ッファ５４はメモリセルを選択するためのアドレス信号
を受けるためのものである。ロウデコーダ５５およびカ
ラムデコーダ５６はアドレス信号を解読することにより
メモリセルを指定するためのものである。センスアンプ
６３はメモリアレイ５８に接続され、メモリセルに蓄積
された信号を増幅して読出すためのものである。入力バ
ッファ５９および出力バッファ６０はデータ入出力のた
めのものであり、Ｉ／Ｏゲート５７を介してメモリアレ
イ５８に接続される。
【００１５】アドレスバッファ５４は、外部アドレス信
号ｅｘｔ．Ａ0 〜Ａ9 またはリフレッシュカウンタ５３
により発生された内部アドレス信号Ｑ0 〜Ｑ8 を受ける
ように接続される。アドレスバッファ５４により発生さ
れたロウアドレス信号ＲＡ0〜ＲＡ8 を受けるようにロ
ウデコーダ５５がアドレスバッファ５４に接続される。
アドレスバッファ５４により発生されたロウアドレス信
号ＲＡ7 ，ＲＡ8 はトランスファゲート電位制御回路６
１とサブトランスファゲート電位制御回路６２に与えら
れる。これらのロウアドレス信号ＲＡ7 とＲＡ8 に応じ
て、トランスファゲート電位制御回路６１はロウデコー
ダ５５にトランスファゲート電位レベルＶTGを与え、サ
ブトランスファゲート電位制御回路６２はメモリアレイ
５８にサブトランスファゲート電位レベルＶSTG を与え
る。このように、本発明のＤＲＡＭの周辺制御部には、
従来の機能に加えてサブトランスファゲート電位とトラ
ンスファゲート電位の制御回路が設けられている。
号ｅｘｔ．Ａ0 〜Ａ9 またはリフレッシュカウンタ５３
により発生された内部アドレス信号Ｑ0 〜Ｑ8 を受ける
ように接続される。アドレスバッファ５４により発生さ
れたロウアドレス信号ＲＡ0〜ＲＡ8 を受けるようにロ
ウデコーダ５５がアドレスバッファ５４に接続される。
アドレスバッファ５４により発生されたロウアドレス信
号ＲＡ7 ，ＲＡ8 はトランスファゲート電位制御回路６
１とサブトランスファゲート電位制御回路６２に与えら
れる。これらのロウアドレス信号ＲＡ7 とＲＡ8 に応じ
て、トランスファゲート電位制御回路６１はロウデコー
ダ５５にトランスファゲート電位レベルＶTGを与え、サ
ブトランスファゲート電位制御回路６２はメモリアレイ
５８にサブトランスファゲート電位レベルＶSTG を与え
る。このように、本発明のＤＲＡＭの周辺制御部には、
従来の機能に加えてサブトランスファゲート電位とトラ
ンスファゲート電位の制御回路が設けられている。
【００１６】図２は、メモリアレイ５８を構成するメモ
リセルの４ビット分の等価回路を示す図である。メモリ
セル５８は、行方向に平行に延びた複数本のワード線
と、列方向に平行に延びた複数本のビット線とを備えて
いる。本発明のメモリアレイにおいては、２本のワード
線１と２とビット線との交差部近傍に４個のメモリセル
Ｍ１，Ｍ２，Ｍ３，Ｍ４が形成されている。４個のメモ
リセルＭ１〜Ｍ４は同一のビット線１１５に接続されて
いる。メモリセルＭ１はトランスファゲートＡとサブト
ランスファゲートａを含むＭＯＳトランジスタとキャパ
シタＩとを備える。メモリセルＭ２はトランスファゲー
トＢとサブトランスファゲートｂとを含むＭＯＳトラン
ジスタとキャパシタＩＩとを備えている。メモリセルＭ
３はトランスファゲートＣとサブトランスファゲートｃ
とを含むＭＯＳトランジスタとキャパシタＩＩＩとを備
えている。メモリセルＭ４はトランスファゲートＤとサ
ブトランスファゲートｄとを含むＭＯＳトランジスタと
キャパシタＩＶとを備えている。各サブトランスファゲ
ートａ〜ｄは相互接続されている。トランスファゲート
ＡとＤは低いしきい値電圧（Ｖｔｈ）を有し、トランス
ファゲートＢとＣは高いしきい値電圧を有する。また、
サブトランスファゲートａとｄは高いしきい値電圧を有
し、サブトランスファゲートｂとｃは低いしきい値電圧
を有する。トランスファゲートＡとＣはワード線１（１
０８ａ）に接続され、トランスファゲートＢとＤはワー
ド線２（１０８ｂ）に接続されている。すべてのサブト
ランスファゲートはメモリアレイ内において同一のサブ
トランスファゲート線１１１に接続されている。
リセルの４ビット分の等価回路を示す図である。メモリ
セル５８は、行方向に平行に延びた複数本のワード線
と、列方向に平行に延びた複数本のビット線とを備えて
いる。本発明のメモリアレイにおいては、２本のワード
線１と２とビット線との交差部近傍に４個のメモリセル
Ｍ１，Ｍ２，Ｍ３，Ｍ４が形成されている。４個のメモ
リセルＭ１〜Ｍ４は同一のビット線１１５に接続されて
いる。メモリセルＭ１はトランスファゲートＡとサブト
ランスファゲートａを含むＭＯＳトランジスタとキャパ
シタＩとを備える。メモリセルＭ２はトランスファゲー
トＢとサブトランスファゲートｂとを含むＭＯＳトラン
ジスタとキャパシタＩＩとを備えている。メモリセルＭ
３はトランスファゲートＣとサブトランスファゲートｃ
とを含むＭＯＳトランジスタとキャパシタＩＩＩとを備
えている。メモリセルＭ４はトランスファゲートＤとサ
ブトランスファゲートｄとを含むＭＯＳトランジスタと
キャパシタＩＶとを備えている。各サブトランスファゲ
ートａ〜ｄは相互接続されている。トランスファゲート
ＡとＤは低いしきい値電圧（Ｖｔｈ）を有し、トランス
ファゲートＢとＣは高いしきい値電圧を有する。また、
サブトランスファゲートａとｄは高いしきい値電圧を有
し、サブトランスファゲートｂとｃは低いしきい値電圧
を有する。トランスファゲートＡとＣはワード線１（１
０８ａ）に接続され、トランスファゲートＢとＤはワー
ド線２（１０８ｂ）に接続されている。すべてのサブト
ランスファゲートはメモリアレイ内において同一のサブ
トランスファゲート線１１１に接続されている。
【００１７】図２を参照して、４個のキャパシタＩ〜Ｉ
Ｖのいずれかを選択する方法について説明する。表１は
４個のキャパシタＩ〜ＩＶのいずれかを選択するために
ワード線１とワード線２、サブトランスファゲートに印
加される電圧レベルを示す。
Ｖのいずれかを選択する方法について説明する。表１は
４個のキャパシタＩ〜ＩＶのいずれかを選択するために
ワード線１とワード線２、サブトランスファゲートに印
加される電圧レベルを示す。
【００１８】
【表１】
【００１９】図２と表１を参照して、キャパシタの選択
方法について説明する。まず、キャパシタＩを選択する
場合には、ワード線１に中レベル（約３Ｖ）の電圧が印
加される。この中レベルの電圧はトランスファゲートの
高いしきい値電圧と低いしきい値電圧との間の電圧であ
る。これにより、トランスファゲートＡが開き、トラン
スファゲートＣは閉じられたままである。また、ワード
線２には低レベル（０Ｖ）の電圧が印加される。この低
レベルの電圧はトランスファゲートの低いしきい値電圧
よりも低い電圧である。これにより、トランスファゲー
トＢとＤは閉じられたままである。すなわち、ワード線
２は非選択の状態にある。サブトランスファゲート１１
１には高レベル（約５Ｖ）の電圧が印加される。この高
レベルの電圧はサブトランスファゲートの高いしきい値
電圧よりも高い電圧である。これにより、すべてのサブ
トランスファゲートａ〜ｄが開かれる。このようにし
て、トランスファゲートＡとサブトランスファゲートａ
とが開かれたＭＯＳトランジスタのみが導通する。これ
により、キャパシタＩが選択される。これにより、デー
タの書込時には、ビット線１１５に印加された電荷がキ
ャパシタＩに蓄えられ、データの読出時には、キャパシ
タＩに蓄えられていた電荷がビット線１１５を介して取
出される。
方法について説明する。まず、キャパシタＩを選択する
場合には、ワード線１に中レベル（約３Ｖ）の電圧が印
加される。この中レベルの電圧はトランスファゲートの
高いしきい値電圧と低いしきい値電圧との間の電圧であ
る。これにより、トランスファゲートＡが開き、トラン
スファゲートＣは閉じられたままである。また、ワード
線２には低レベル（０Ｖ）の電圧が印加される。この低
レベルの電圧はトランスファゲートの低いしきい値電圧
よりも低い電圧である。これにより、トランスファゲー
トＢとＤは閉じられたままである。すなわち、ワード線
２は非選択の状態にある。サブトランスファゲート１１
１には高レベル（約５Ｖ）の電圧が印加される。この高
レベルの電圧はサブトランスファゲートの高いしきい値
電圧よりも高い電圧である。これにより、すべてのサブ
トランスファゲートａ〜ｄが開かれる。このようにし
て、トランスファゲートＡとサブトランスファゲートａ
とが開かれたＭＯＳトランジスタのみが導通する。これ
により、キャパシタＩが選択される。これにより、デー
タの書込時には、ビット線１１５に印加された電荷がキ
ャパシタＩに蓄えられ、データの読出時には、キャパシ
タＩに蓄えられていた電荷がビット線１１５を介して取
出される。
【００２０】キャパシタＩＩを選択する場合には、ワー
ド線１に低レベル（０Ｖ）の電圧が印加される。これに
より、トランスファゲートＡとＣが閉じられたままであ
る。すなわち、ワード線１は非選択の状態にある。ワー
ド線２には高レベル（約５Ｖ）の電圧が印加される。こ
の高レベルの電圧はトランスファゲートの高いしきい値
電圧よりも高い電圧である。これにより、トランスファ
ゲートＢとＤが開かれる。サブトランスファゲート１１
１には中レベル（約３Ｖ）の電圧が印加される。この中
レベルの電圧はサブトランスファゲートの高いしきい値
電圧と低いしきい値電圧との間の電圧である。これによ
り、サブトランスファゲートｂとｃが開かれる。このよ
うにして、トランスファゲートＢとサブトランスファゲ
ートｂとが開かれたＭＯＳトランジスタのみが導通す
る。その結果、キャパシタＩＩが選択される。
ド線１に低レベル（０Ｖ）の電圧が印加される。これに
より、トランスファゲートＡとＣが閉じられたままであ
る。すなわち、ワード線１は非選択の状態にある。ワー
ド線２には高レベル（約５Ｖ）の電圧が印加される。こ
の高レベルの電圧はトランスファゲートの高いしきい値
電圧よりも高い電圧である。これにより、トランスファ
ゲートＢとＤが開かれる。サブトランスファゲート１１
１には中レベル（約３Ｖ）の電圧が印加される。この中
レベルの電圧はサブトランスファゲートの高いしきい値
電圧と低いしきい値電圧との間の電圧である。これによ
り、サブトランスファゲートｂとｃが開かれる。このよ
うにして、トランスファゲートＢとサブトランスファゲ
ートｂとが開かれたＭＯＳトランジスタのみが導通す
る。その結果、キャパシタＩＩが選択される。
【００２１】キャパシタＩＩＩを選択する場合には、ワ
ード線１に高レベル（約５Ｖ）の電圧が印加される。こ
れにより、トランスファゲートＡとＣが開かれる。ワー
ド線２には低レベル（０Ｖ）の電圧が印加される。これ
により、トランスファゲートＢとＤが閉じられたままで
ある。すなわち、ワード線２は非選択の状態にある。サ
ブトランスファゲート１１１には中レベル（約３Ｖ）の
電圧が印加される。これにより、サブトランスファゲー
トｂとｃが開かれる。このようにして、トランスファゲ
ートＣとサブトランスファゲートｃとが開かれたＭＯＳ
トランジスタのみが導通する。その結果、キャパシタＩ
ＩＩのみが選択される。
ード線１に高レベル（約５Ｖ）の電圧が印加される。こ
れにより、トランスファゲートＡとＣが開かれる。ワー
ド線２には低レベル（０Ｖ）の電圧が印加される。これ
により、トランスファゲートＢとＤが閉じられたままで
ある。すなわち、ワード線２は非選択の状態にある。サ
ブトランスファゲート１１１には中レベル（約３Ｖ）の
電圧が印加される。これにより、サブトランスファゲー
トｂとｃが開かれる。このようにして、トランスファゲ
ートＣとサブトランスファゲートｃとが開かれたＭＯＳ
トランジスタのみが導通する。その結果、キャパシタＩ
ＩＩのみが選択される。
【００２２】キャパシタＩＶを選択する場合には、ワー
ド線１に低レベル（０Ｖ）の電圧が印加される。これに
より、トランスファゲートＡとＣが閉じられたままであ
る。すなわち、ワード線１は非選択の状態にある。ワー
ド線２には中レベル（約３Ｖ）の電圧が印加される。こ
れにより、トランスファゲートＤが開かれる。サブトラ
ンスファゲート１１１には高レベル（約５Ｖ）の電圧が
印加される。これにより、すべてのサブトランスファゲ
ートａ〜ｄが開かれる。このようにして、トランスファ
ゲートＤとサブトランスファゲートｄとが開かれたＭＯ
Ｓトランジスタのみが導通し、キャパシタＩＶが選択さ
れる。
ド線１に低レベル（０Ｖ）の電圧が印加される。これに
より、トランスファゲートＡとＣが閉じられたままであ
る。すなわち、ワード線１は非選択の状態にある。ワー
ド線２には中レベル（約３Ｖ）の電圧が印加される。こ
れにより、トランスファゲートＤが開かれる。サブトラ
ンスファゲート１１１には高レベル（約５Ｖ）の電圧が
印加される。これにより、すべてのサブトランスファゲ
ートａ〜ｄが開かれる。このようにして、トランスファ
ゲートＤとサブトランスファゲートｄとが開かれたＭＯ
Ｓトランジスタのみが導通し、キャパシタＩＶが選択さ
れる。
【００２３】以上のようなメモリセルすなわちキャパシ
タの選択に関するアドレス情報は以下のようにして処理
される。図１を参照して、読出／書込を行なおうとする
メモリセルに関するアドレス情報は、アドレスバッファ
５４に保存され、ロウデコーダ５５による特定のワード
線の選択（ｎ本のワード線のうち、１本のワード線の選
択）によってｍビットのメモリセルがビット線を介して
センスアンプ６３に結合される。次に、カラムデコーダ
５６による特定のビット線の選択（ｍ本のビット線のう
ち、１本のビット線の選択）によって、その中の１個の
センスアンプが入出力回路に結合され、制御回路の指令
に従って読出あるいは書込が行なわれる。
タの選択に関するアドレス情報は以下のようにして処理
される。図１を参照して、読出／書込を行なおうとする
メモリセルに関するアドレス情報は、アドレスバッファ
５４に保存され、ロウデコーダ５５による特定のワード
線の選択（ｎ本のワード線のうち、１本のワード線の選
択）によってｍビットのメモリセルがビット線を介して
センスアンプ６３に結合される。次に、カラムデコーダ
５６による特定のビット線の選択（ｍ本のビット線のう
ち、１本のビット線の選択）によって、その中の１個の
センスアンプが入出力回路に結合され、制御回路の指令
に従って読出あるいは書込が行なわれる。
【００２４】しかしながら、本発明の場合、図１と表１
を参照して、アドレスバッファ５４から与えられるロウ
アドレス信号ＲＡ7 ，ＲＡ8 の組合せに従って、１本の
ビット線に接続された４個のメモリセルのうち１個のメ
モリセルが選択される。すなわち、ロウアドレス信号の
下２桁（ＲＡ7 ，ＲＡ8 ）の組合せに応じてトランスフ
ァゲート電位制御回路６１がワード線に印加する電圧を
制御する。また、ロウアドレス信号の下２桁の組合せに
応じてサブトランスファゲート電位制御回路６２がサブ
トランスファゲートに印加する電圧を制御する。
を参照して、アドレスバッファ５４から与えられるロウ
アドレス信号ＲＡ7 ，ＲＡ8 の組合せに従って、１本の
ビット線に接続された４個のメモリセルのうち１個のメ
モリセルが選択される。すなわち、ロウアドレス信号の
下２桁（ＲＡ7 ，ＲＡ8 ）の組合せに応じてトランスフ
ァゲート電位制御回路６１がワード線に印加する電圧を
制御する。また、ロウアドレス信号の下２桁の組合せに
応じてサブトランスファゲート電位制御回路６２がサブ
トランスファゲートに印加する電圧を制御する。
【００２５】実施例１ 図３は、この発明のメモリセルの第１実施例に従った平
面的配置を示す部分平面図である。図４は、図３のＸ−
Ｘ線における部分断面図である。以下、図３と図４を参
照して、この発明のメモリセルの第１実施例の構造につ
いて説明する。
面的配置を示す部分平面図である。図４は、図３のＸ−
Ｘ線における部分断面図である。以下、図３と図４を参
照して、この発明のメモリセルの第１実施例の構造につ
いて説明する。
【００２６】図３を参照して、１つのビット線のコンタ
クトホール１１４を取囲むように４個のトレンチ１０２
ａ〜１０２ｄが形成されている。各トレンチ１０２ａ〜
１０２ｄに対応して４個のキャパシタがビット線のコン
タクトホール１１４を取囲むように形成されている。各
メモリセルは、破線１０３で囲まれた動作領域内に形成
される。言い換えれば、破線１０３で囲まれた領域の外
側には分離酸化膜が形成される。コンタクトホール１１
４を取囲む４つのメモリセルのうち、２つのメモリセル
を構成する２つのＭＯＳトランジスタのトランスファゲ
ートはワード線１０８ｂの一部によって構成される。ま
た、コンタクトホール１１４を取囲む４つのメモリセル
のうち、２つのメモリセルを構成する２つのＭＯＳトラ
ンジスタのトランスファゲートはワード線１０８ａの一
部によって構成される。サブトランスファゲートは二点
鎖線１１１によって囲まれる領域の外側全体にわたって
形成される。セルプレートは一点鎖線１０６によって囲
まれた領域の外側全体に延在するように形成される。ビ
ット線１１５はコンタクトホール１１４を介して４個の
メモリセルを接続し、ワード線１０８ａと１０８ｂに交
差する方向に延びている。
クトホール１１４を取囲むように４個のトレンチ１０２
ａ〜１０２ｄが形成されている。各トレンチ１０２ａ〜
１０２ｄに対応して４個のキャパシタがビット線のコン
タクトホール１１４を取囲むように形成されている。各
メモリセルは、破線１０３で囲まれた動作領域内に形成
される。言い換えれば、破線１０３で囲まれた領域の外
側には分離酸化膜が形成される。コンタクトホール１１
４を取囲む４つのメモリセルのうち、２つのメモリセル
を構成する２つのＭＯＳトランジスタのトランスファゲ
ートはワード線１０８ｂの一部によって構成される。ま
た、コンタクトホール１１４を取囲む４つのメモリセル
のうち、２つのメモリセルを構成する２つのＭＯＳトラ
ンジスタのトランスファゲートはワード線１０８ａの一
部によって構成される。サブトランスファゲートは二点
鎖線１１１によって囲まれる領域の外側全体にわたって
形成される。セルプレートは一点鎖線１０６によって囲
まれた領域の外側全体に延在するように形成される。ビ
ット線１１５はコンタクトホール１１４を介して４個の
メモリセルを接続し、ワード線１０８ａと１０８ｂに交
差する方向に延びている。
【００２７】図２と図４を参照して、ビット線のコンタ
クトホール１１４の両側に２つのメモリセルＭ１とＭ２
が形成されている。メモリセルＭ１は、低いしきい値電
圧のトランスファゲート１０８ａ（Ａ）と高いしきい値
電圧のサブトランスファゲート１１１（ａ）とキャパシ
タＩとを含む。メモリセルＭ２は、高いしきい値電圧の
トランスファゲート１０８ｂ（Ｂ）と低いしきい値電圧
のサブトランスファゲート１１１（ｂ）とキャパシタＩ
Ｉとを含む。メモリセルＭ１とＭ２を含む動作領域を囲
むように分離酸化膜１０３がｐ型シリコン基板１０１に
形成されている。ｐ型シリコン基板１０１にはトレンチ
１０２ａと１０２ｂが形成されている。トレンチ１０２
ａを利用して、キャパシタＩは、ストレージノード１０
４ａとキャパシタ誘電体膜１０５ａとセルプレート１０
６とから構成される。また、トレンチ１０２ｂを利用し
て、キャパシタＩＩはストレージノード１０４ｂとキャ
パシタ誘電体膜１０５ｂとセルプレート１０６とから構
成される。ストレージノード１０４ａ，１０４ｂを構成
するｎ+ 不純物拡散領域はそれぞれ、トレンチ１０２
ａ，１０２ｂの側壁面と底壁面に沿って形成されてい
る。キャパシタ誘電体膜１０５ａと１０５ｂはそれぞ
れ、トレンチ１０２ａと１０２ｂの側壁面と底壁面の上
に形成されている。セルプレート１０６は各トレンチ１
０２ａ，１０２ｂを充填するように形成されている。ト
ランスファゲート１０８ａ，１０８ｂはそれぞれ、トラ
ンスファゲート酸化膜１０７ａ，１０７ｂを介在させて
ｐ型シリコン基板１０１の上に形成されている。トラン
スファゲート１０８ａとトレンチ１０２ａとの間、およ
びトランスファゲート１０８ｂとトレンチ１０２ｂとの
間のシリコン基板１０１の領域には一方のソース／ドレ
イン領域１０９ａ，１０９ｂが形成されている。ソース
／ドレイン領域１０９ａ，１０９ｂはそれぞれ、ストレ
ージノード１０４ａ，１０４ｂに接続するように形成さ
れている。サブトランスファゲート１１１はサブトラン
スファゲート酸化膜１１０を介在させてシリコン基板１
０１の上に形成されている。他方のソース／ドレイン領
域１１２はコンタクトホール１１４を介してビット線１
１５に接続する。ビット線１１５は層間絶縁膜１１３の
上に延びるように形成されている。
クトホール１１４の両側に２つのメモリセルＭ１とＭ２
が形成されている。メモリセルＭ１は、低いしきい値電
圧のトランスファゲート１０８ａ（Ａ）と高いしきい値
電圧のサブトランスファゲート１１１（ａ）とキャパシ
タＩとを含む。メモリセルＭ２は、高いしきい値電圧の
トランスファゲート１０８ｂ（Ｂ）と低いしきい値電圧
のサブトランスファゲート１１１（ｂ）とキャパシタＩ
Ｉとを含む。メモリセルＭ１とＭ２を含む動作領域を囲
むように分離酸化膜１０３がｐ型シリコン基板１０１に
形成されている。ｐ型シリコン基板１０１にはトレンチ
１０２ａと１０２ｂが形成されている。トレンチ１０２
ａを利用して、キャパシタＩは、ストレージノード１０
４ａとキャパシタ誘電体膜１０５ａとセルプレート１０
６とから構成される。また、トレンチ１０２ｂを利用し
て、キャパシタＩＩはストレージノード１０４ｂとキャ
パシタ誘電体膜１０５ｂとセルプレート１０６とから構
成される。ストレージノード１０４ａ，１０４ｂを構成
するｎ+ 不純物拡散領域はそれぞれ、トレンチ１０２
ａ，１０２ｂの側壁面と底壁面に沿って形成されてい
る。キャパシタ誘電体膜１０５ａと１０５ｂはそれぞ
れ、トレンチ１０２ａと１０２ｂの側壁面と底壁面の上
に形成されている。セルプレート１０６は各トレンチ１
０２ａ，１０２ｂを充填するように形成されている。ト
ランスファゲート１０８ａ，１０８ｂはそれぞれ、トラ
ンスファゲート酸化膜１０７ａ，１０７ｂを介在させて
ｐ型シリコン基板１０１の上に形成されている。トラン
スファゲート１０８ａとトレンチ１０２ａとの間、およ
びトランスファゲート１０８ｂとトレンチ１０２ｂとの
間のシリコン基板１０１の領域には一方のソース／ドレ
イン領域１０９ａ，１０９ｂが形成されている。ソース
／ドレイン領域１０９ａ，１０９ｂはそれぞれ、ストレ
ージノード１０４ａ，１０４ｂに接続するように形成さ
れている。サブトランスファゲート１１１はサブトラン
スファゲート酸化膜１１０を介在させてシリコン基板１
０１の上に形成されている。他方のソース／ドレイン領
域１１２はコンタクトホール１１４を介してビット線１
１５に接続する。ビット線１１５は層間絶縁膜１１３の
上に延びるように形成されている。
【００２８】以下、図３，図４に示される第１実施例の
メモリセルの製造方法について説明する。図５〜図８は
第１実施例のメモリセルの各製造工程における平面的配
置を示す部分平面図である。図９〜図１４は第１実施例
のメモリセルの各製造工程における断面構造を示す部分
断面図である。図９は図５のＸ−Ｘ線に沿う断面を示
す。図１０は図６のＸ−Ｘ線に沿う断面を示す。図１２
は図７のＸ−Ｘ線に沿う断面を示す。図１４は図８のＸ
−Ｘ線に沿う断面を示す。
メモリセルの製造方法について説明する。図５〜図８は
第１実施例のメモリセルの各製造工程における平面的配
置を示す部分平面図である。図９〜図１４は第１実施例
のメモリセルの各製造工程における断面構造を示す部分
断面図である。図９は図５のＸ−Ｘ線に沿う断面を示
す。図１０は図６のＸ−Ｘ線に沿う断面を示す。図１２
は図７のＸ−Ｘ線に沿う断面を示す。図１４は図８のＸ
−Ｘ線に沿う断面を示す。
【００２９】図５と図９を参照して、ｐ型シリコン基板
１０１の所望の位置に４個のメモリセル毎に各動作領域
を囲むように分離酸化膜１０３が形成される。続いて、
写真製版技術とドライエッチング技術を用いて、分離酸
化膜１０３によって囲まれた領域内でシリコン基板１０
１の所望の位置に４個のキャパシタ形成用のトレンチ１
０２ａ〜１０２ｄが形成される。その後、イオン注入技
術を用いてｎ+ 不純物拡散領域１０４ａ，１０４ｂが各
トレンチ１０２ａ，１０２ｂの側壁面と底壁面に沿って
形成される。
１０１の所望の位置に４個のメモリセル毎に各動作領域
を囲むように分離酸化膜１０３が形成される。続いて、
写真製版技術とドライエッチング技術を用いて、分離酸
化膜１０３によって囲まれた領域内でシリコン基板１０
１の所望の位置に４個のキャパシタ形成用のトレンチ１
０２ａ〜１０２ｄが形成される。その後、イオン注入技
術を用いてｎ+ 不純物拡散領域１０４ａ，１０４ｂが各
トレンチ１０２ａ，１０２ｂの側壁面と底壁面に沿って
形成される。
【００３０】次に、図６と図１０を参照して、シリコン
基板１０１全体を酸化することによってキャパシタ誘電
体膜１０５ａ，１０５ｂがトレンチ１０２ａ，１０２ｂ
の側壁面と底壁面に形成される。引き続いて、キャパシ
タの一方電極（セルプレート）形成用のポリシリコン層
がＬＰＣＶＤ（減圧ＣＶＤ）法を用いてシリコン基板１
０１の全面に形成される。次に、所望のフォトレジスト
パターンを形成し、それをマスクとして用いてポリシリ
コン層をドライエッチングすることにより、セルプレー
ト１０６が形成される。
基板１０１全体を酸化することによってキャパシタ誘電
体膜１０５ａ，１０５ｂがトレンチ１０２ａ，１０２ｂ
の側壁面と底壁面に形成される。引き続いて、キャパシ
タの一方電極（セルプレート）形成用のポリシリコン層
がＬＰＣＶＤ（減圧ＣＶＤ）法を用いてシリコン基板１
０１の全面に形成される。次に、所望のフォトレジスト
パターンを形成し、それをマスクとして用いてポリシリ
コン層をドライエッチングすることにより、セルプレー
ト１０６が形成される。
【００３１】図１１を参照して、フォトレジスト膜１１
７が、高いしきい値電圧を有するトランスファゲート
Ｂ，Ｃ（図２）形成領域のみを露出するようにシリコン
基板１０１の上に選択的に形成される。フォトレジスト
膜１１７とセルプレート１０６とをマスクとして用い
て、ボロンイオン（Ｂ+ ）がシリコン基板１０１に注入
される。
７が、高いしきい値電圧を有するトランスファゲート
Ｂ，Ｃ（図２）形成領域のみを露出するようにシリコン
基板１０１の上に選択的に形成される。フォトレジスト
膜１１７とセルプレート１０６とをマスクとして用い
て、ボロンイオン（Ｂ+ ）がシリコン基板１０１に注入
される。
【００３２】図７と図１２を参照して、シリコン基板１
０１の全面を酸化することにより、トランスファゲート
酸化膜１０７ａ，１０７ｂが形成される。このとき、セ
ルプレート１０６の表面も酸化され、酸化膜１０７が形
成される。さらに、ポリシリコン層がシリコン基板１０
１の全面上にＬＰＣＶＤ法を用いて形成される。このポ
リシリコン層を、写真製版技術とドライエッチング技術
を用いて選択的に除去することにより、トランスファゲ
ート（ワード線）１０８ａ，１０８ｂが形成される。
０１の全面を酸化することにより、トランスファゲート
酸化膜１０７ａ，１０７ｂが形成される。このとき、セ
ルプレート１０６の表面も酸化され、酸化膜１０７が形
成される。さらに、ポリシリコン層がシリコン基板１０
１の全面上にＬＰＣＶＤ法を用いて形成される。このポ
リシリコン層を、写真製版技術とドライエッチング技術
を用いて選択的に除去することにより、トランスファゲ
ート（ワード線）１０８ａ，１０８ｂが形成される。
【００３３】図１３を参照して、高いしきい値電圧を有
するサブトランスファゲートａ，ｄ（図２）形成領域の
みを露出するようにフォトレジスト膜１１８がシリコン
基板１０１の上に選択的に形成される。セルプレート１
０６とトランスファゲート１０８ａとフォトレジスト膜
１１８をマスクとして用いて、ボロンイオン（Ｂ+ ）が
シリコン基板１０１に選択的に注入される。
するサブトランスファゲートａ，ｄ（図２）形成領域の
みを露出するようにフォトレジスト膜１１８がシリコン
基板１０１の上に選択的に形成される。セルプレート１
０６とトランスファゲート１０８ａとフォトレジスト膜
１１８をマスクとして用いて、ボロンイオン（Ｂ+ ）が
シリコン基板１０１に選択的に注入される。
【００３４】その後、図８と図１４を参照して、フォト
レジスト膜１１８が除去された後、トランスファゲート
１０８ａ，１０８ｂとセルプレート１０６との間で露出
されたシリコン基板１０１の領域にｎ型不純物である砒
素イオン（Ａｓ+ ）またはリンイオン（Ｐ+ ）が注入さ
れることにより、ｎ型不純物拡散領域のソース／ドレイ
ン領域１０９ａ，１０９ｂが形成される。シリコン基板
１０１の全面を酸化することにより、サブトランスファ
ゲート酸化膜１１０が形成される。次に、ポリシリコン
層がシリコン基板１０１の全面上に形成される。このポ
リシリコン層をパターニングすることにより、サブトラ
ンスファゲート１１１が形成される。サブトランスファ
ゲート１１１の間で露出されたシリコン基板１０１の領
域にｎ型不純物である砒素イオン（Ａｓ+ ）またはリン
イオン（Ｐ+ ）が注入されることにより、ｎ型不純物拡
散領域のソース／ドレイン領域１１２が形成される。
レジスト膜１１８が除去された後、トランスファゲート
１０８ａ，１０８ｂとセルプレート１０６との間で露出
されたシリコン基板１０１の領域にｎ型不純物である砒
素イオン（Ａｓ+ ）またはリンイオン（Ｐ+ ）が注入さ
れることにより、ｎ型不純物拡散領域のソース／ドレイ
ン領域１０９ａ，１０９ｂが形成される。シリコン基板
１０１の全面を酸化することにより、サブトランスファ
ゲート酸化膜１１０が形成される。次に、ポリシリコン
層がシリコン基板１０１の全面上に形成される。このポ
リシリコン層をパターニングすることにより、サブトラ
ンスファゲート１１１が形成される。サブトランスファ
ゲート１１１の間で露出されたシリコン基板１０１の領
域にｎ型不純物である砒素イオン（Ａｓ+ ）またはリン
イオン（Ｐ+ ）が注入されることにより、ｎ型不純物拡
散領域のソース／ドレイン領域１１２が形成される。
【００３５】最後に、図４に示すように層間絶縁膜１１
３が形成される。ソース／ドレイン領域１１２の表面を
露出するように層間絶縁膜１１３にコンタクトホール１
１４が形成される。このコンタクトホール１１４を通じ
てソース／ドレイン領域１１２に接触するようにビット
線１１５が形成される。ビット線１１５はアルミニウム
合金または金属シリサイドからなる。層間絶縁膜１１３
はＣＶＤ法によって形成された酸化膜からなる。
３が形成される。ソース／ドレイン領域１１２の表面を
露出するように層間絶縁膜１１３にコンタクトホール１
１４が形成される。このコンタクトホール１１４を通じ
てソース／ドレイン領域１１２に接触するようにビット
線１１５が形成される。ビット線１１５はアルミニウム
合金または金属シリサイドからなる。層間絶縁膜１１３
はＣＶＤ法によって形成された酸化膜からなる。
【００３６】以上のようにして、トレンチ型のキャパシ
タを有する本発明のメモリセル構造が製造される。
タを有する本発明のメモリセル構造が製造される。
【００３７】実施例２ 図１５は本発明の第２実施例に従ったメモリセルの平面
的配置を示す部分平面図である。図１６は図１５のＹ−
Ｙ線に沿った断面を示す部分断面図である。以下、図１
５と図１６を参照して、第２実施例のスタック型キャパ
シタを備えたメモリセルの構造について説明する。
的配置を示す部分平面図である。図１６は図１５のＹ−
Ｙ線に沿った断面を示す部分断面図である。以下、図１
５と図１６を参照して、第２実施例のスタック型キャパ
シタを備えたメモリセルの構造について説明する。
【００３８】図１５を参照して、ビット線のコンタクト
ホール２１４を囲むように４個のキャパシタが配置され
ている。各キャパシタはそれぞれストレージノード２０
４ａ，２０４ｂ，２０４ｃ，２０４ｄを有する。コンタ
クトホール２１４を取囲む４個のメモリセルの動作領域
は、破線２０３によって囲まれた領域に形成される。言
い換えれば、破線２０３によって囲まれた領域の外側に
は分離酸化膜が形成される。コンタクトホール２１４の
上側に位置する２個のメモリセルを構成する２つのＭＯ
Ｓトランジスタのトランスファゲートはワード線２０８
ａの一部によって構成される。また、コンタクトホール
２１４の下側に位置する２個のメモリセルを構成する２
つのＭＯＳトランジスタのトランスファゲートはワード
線２０８ｂの一部によって構成される。ワード線２０８
ａの上側にはストレージノードコンタクトホール２１７
ａ，２１７ｄが形成されている。ワード線２０８ｂの下
側にはストレージノードコンタクトホール２１７ｃ，２
１７ｂが形成されている。各ストレージノードコンタク
トホール２１７ａ〜２１７ｄを通じて各ＭＯＳトランジ
スタのソース／ドレイン領域に接続するようにストレー
ジノード２０４ａ〜２０４ｄが形成されている。これら
のストレージノード２０４ａ〜２０４ｄに対向するよう
に、一点鎖線２０６によって囲まれた領域の外側にセル
プレートが配置される。サブトランスファゲートは、二
点鎖線２１１によって囲まれた領域の外側に形成され
る。ビット線２１５はコンタクトホール２１４を介して
４個のメモリセルに接続し、ワード線２０８ａ，２０８
ｂに交差するように延びている。
ホール２１４を囲むように４個のキャパシタが配置され
ている。各キャパシタはそれぞれストレージノード２０
４ａ，２０４ｂ，２０４ｃ，２０４ｄを有する。コンタ
クトホール２１４を取囲む４個のメモリセルの動作領域
は、破線２０３によって囲まれた領域に形成される。言
い換えれば、破線２０３によって囲まれた領域の外側に
は分離酸化膜が形成される。コンタクトホール２１４の
上側に位置する２個のメモリセルを構成する２つのＭＯ
Ｓトランジスタのトランスファゲートはワード線２０８
ａの一部によって構成される。また、コンタクトホール
２１４の下側に位置する２個のメモリセルを構成する２
つのＭＯＳトランジスタのトランスファゲートはワード
線２０８ｂの一部によって構成される。ワード線２０８
ａの上側にはストレージノードコンタクトホール２１７
ａ，２１７ｄが形成されている。ワード線２０８ｂの下
側にはストレージノードコンタクトホール２１７ｃ，２
１７ｂが形成されている。各ストレージノードコンタク
トホール２１７ａ〜２１７ｄを通じて各ＭＯＳトランジ
スタのソース／ドレイン領域に接続するようにストレー
ジノード２０４ａ〜２０４ｄが形成されている。これら
のストレージノード２０４ａ〜２０４ｄに対向するよう
に、一点鎖線２０６によって囲まれた領域の外側にセル
プレートが配置される。サブトランスファゲートは、二
点鎖線２１１によって囲まれた領域の外側に形成され
る。ビット線２１５はコンタクトホール２１４を介して
４個のメモリセルに接続し、ワード線２０８ａ，２０８
ｂに交差するように延びている。
【００３９】図２と図１６を参照して、ビット線のコン
タクトホール２１４の両側に２個のメモリセルＭ１とＭ
２が形成されている。メモリセルＭ１はトランスファゲ
ート２０８ａ（Ａ）とサブトランスファゲート２１１
（ａ）とを含むＭＯＳトランジスタと、キャパシタＩと
を備えている。メモリセルＭ２はトランスファゲート２
０８ｂ（Ｂ）とサブトランスファゲート２１１（ｂ）と
を含むＭＯＳトランジスタと、キャパシタＩＩとを備え
ている。ｐ型シリコン基板２０１には４個のメモリセル
の動作領域を取囲むように分離酸化膜２０３が形成され
ている。トランスファゲート２０８ａと２０８ｂはトラ
ンスファゲート酸化膜２０７ａと２０７ｂを介在してそ
れぞれシリコン基板２０１の上に形成されている。サブ
トランスファゲート２１１はトランスファゲート２０８
ａ，２０８ｂの上に酸化膜２１０ｃ、２１０ｄを介在さ
せて形成され、シリコン基板２０１の上にサブトランス
ファゲート酸化膜２１０ａ，２１０ｂを介在させて形成
されている。各電界効果トランジスタの一方のソース／
ドレイン領域２０９ａ，２０９ｂはそれぞれ、ストレー
ジノードコンタクトホール２１７ａ，２１７ｂを通じて
キャパシタＩ，ＩＩに接続する。キャパシタＩは、ソー
ス／ドレイン領域２０９ａに接続するように形成された
ストレージノード２０４ａと、キャパシタ誘電体膜２０
５ａと、セルプレート２０６とから構成される。キャパ
シタＩＩは、ソース／ドレイン領域２０９ｂに接続する
ように形成されたストレージノード２０４ｂと、キャパ
シタ誘電体膜２０５ｂと、セルプレート２０６とから構
成される。他方のソース／ドレイン領域２１２はサブト
ランスファゲート２１１の近傍の領域でシリコン基板２
０１に形成される。キャパシタＩとＩＩを被覆するよう
に層間絶縁膜２１３が形成されている。層間絶縁膜２１
３には、ソース／ドレイン領域２１２の表面を露出する
ようにコンタクトホール２１４が形成されている。この
コンタクトホール２１４を通じてソース／ドレイン領域
２１２に接触するようにビット線２１５が形成されてい
る。
タクトホール２１４の両側に２個のメモリセルＭ１とＭ
２が形成されている。メモリセルＭ１はトランスファゲ
ート２０８ａ（Ａ）とサブトランスファゲート２１１
（ａ）とを含むＭＯＳトランジスタと、キャパシタＩと
を備えている。メモリセルＭ２はトランスファゲート２
０８ｂ（Ｂ）とサブトランスファゲート２１１（ｂ）と
を含むＭＯＳトランジスタと、キャパシタＩＩとを備え
ている。ｐ型シリコン基板２０１には４個のメモリセル
の動作領域を取囲むように分離酸化膜２０３が形成され
ている。トランスファゲート２０８ａと２０８ｂはトラ
ンスファゲート酸化膜２０７ａと２０７ｂを介在してそ
れぞれシリコン基板２０１の上に形成されている。サブ
トランスファゲート２１１はトランスファゲート２０８
ａ，２０８ｂの上に酸化膜２１０ｃ、２１０ｄを介在さ
せて形成され、シリコン基板２０１の上にサブトランス
ファゲート酸化膜２１０ａ，２１０ｂを介在させて形成
されている。各電界効果トランジスタの一方のソース／
ドレイン領域２０９ａ，２０９ｂはそれぞれ、ストレー
ジノードコンタクトホール２１７ａ，２１７ｂを通じて
キャパシタＩ，ＩＩに接続する。キャパシタＩは、ソー
ス／ドレイン領域２０９ａに接続するように形成された
ストレージノード２０４ａと、キャパシタ誘電体膜２０
５ａと、セルプレート２０６とから構成される。キャパ
シタＩＩは、ソース／ドレイン領域２０９ｂに接続する
ように形成されたストレージノード２０４ｂと、キャパ
シタ誘電体膜２０５ｂと、セルプレート２０６とから構
成される。他方のソース／ドレイン領域２１２はサブト
ランスファゲート２１１の近傍の領域でシリコン基板２
０１に形成される。キャパシタＩとＩＩを被覆するよう
に層間絶縁膜２１３が形成されている。層間絶縁膜２１
３には、ソース／ドレイン領域２１２の表面を露出する
ようにコンタクトホール２１４が形成されている。この
コンタクトホール２１４を通じてソース／ドレイン領域
２１２に接触するようにビット線２１５が形成されてい
る。
【００４０】以下、図１５と図１６に示された第２実施
例のスタック型キャパシタを有するメモリセルの製造方
法について説明する。図１７と図１８は第２実施例のメ
モリセルの各製造工程における平面的配置を示す部分平
面図である。図１９〜図２４は第２実施例のメモリセル
の各製造工程におけるメモリセルの断面を示す部分断面
図である。図２１は図１７のＹ−Ｙ線における断面を示
す。図２３は図１８のＹ−Ｙ線における断面を示す。
例のスタック型キャパシタを有するメモリセルの製造方
法について説明する。図１７と図１８は第２実施例のメ
モリセルの各製造工程における平面的配置を示す部分平
面図である。図１９〜図２４は第２実施例のメモリセル
の各製造工程におけるメモリセルの断面を示す部分断面
図である。図２１は図１７のＹ−Ｙ線における断面を示
す。図２３は図１８のＹ−Ｙ線における断面を示す。
【００４１】図１９を参照して、４個のメモリセルの動
作領域を取囲むように分離酸化膜２０３がｐ型シリコン
基板２０１の上に形成される。トランスファゲート（ワ
ード線）２０８ａ，２０８ｂがトランスファゲート酸化
膜２０７を介在させてシリコン基板２０１の上に形成さ
れる。一方のソース／ドレイン領域２０９ａ，２０９ｂ
が形成される。
作領域を取囲むように分離酸化膜２０３がｐ型シリコン
基板２０１の上に形成される。トランスファゲート（ワ
ード線）２０８ａ，２０８ｂがトランスファゲート酸化
膜２０７を介在させてシリコン基板２０１の上に形成さ
れる。一方のソース／ドレイン領域２０９ａ，２０９ｂ
が形成される。
【００４２】図２０を参照して、サブトランスファゲー
ト２１１が、トランスファゲート２０８ａ，２０８ｂの
上に酸化膜２１０ｃ，２１０ｄを介在させて、またサブ
トランスファゲート酸化膜２１０ａ，２１０ｂを介在さ
せてシリコン基板２０１の上に、あるいは分離酸化膜２
０３の上に形成される。
ト２１１が、トランスファゲート２０８ａ，２０８ｂの
上に酸化膜２１０ｃ，２１０ｄを介在させて、またサブ
トランスファゲート酸化膜２１０ａ，２１０ｂを介在さ
せてシリコン基板２０１の上に、あるいは分離酸化膜２
０３の上に形成される。
【００４３】トランスファゲート２０８ａ，２０８ｂと
サブトランスファゲート２１１の各しきい値電圧を制御
するためのボロンイオン等の注入処理は以上の工程の中
で実施される。
サブトランスファゲート２１１の各しきい値電圧を制御
するためのボロンイオン等の注入処理は以上の工程の中
で実施される。
【００４４】図１７と図２１を参照して、一方のソース
／ドレイン領域２０９ａ，２０９ｂの表面を露出するよ
うに層間絶縁膜２１６にストレージノードコンタクトホ
ール２１７ａ，２１７ｂ（２１７ｃ，２１７ｄ）が形成
される。ストレージノード２０４がソース／ドレイン領
域２０９ａ，２０９ｂに接触するように層間絶縁膜２１
６の上に形成される。
／ドレイン領域２０９ａ，２０９ｂの表面を露出するよ
うに層間絶縁膜２１６にストレージノードコンタクトホ
ール２１７ａ，２１７ｂ（２１７ｃ，２１７ｄ）が形成
される。ストレージノード２０４がソース／ドレイン領
域２０９ａ，２０９ｂに接触するように層間絶縁膜２１
６の上に形成される。
【００４５】図２２を参照して、所望のパターンに従っ
て選択的に除去されることにより、ストレージノード２
０４ａ，２０４ｂが形成される。全面上にキャパシタ誘
電体膜２０５が形成される。キャパシタ誘電体膜２０５
の上にセルプレート２０６が形成される。
て選択的に除去されることにより、ストレージノード２
０４ａ，２０４ｂが形成される。全面上にキャパシタ誘
電体膜２０５が形成される。キャパシタ誘電体膜２０５
の上にセルプレート２０６が形成される。
【００４６】図１８と図２３を参照して、所望のパター
ンに従って選択的に除去されることにより（図１８の一
点鎖線で囲まれる領域のみを除去することにより）、セ
ルプレート２０６が形成される。その後、全面上に層間
絶縁膜２１３が形成される。
ンに従って選択的に除去されることにより（図１８の一
点鎖線で囲まれる領域のみを除去することにより）、セ
ルプレート２０６が形成される。その後、全面上に層間
絶縁膜２１３が形成される。
【００４７】図２４を参照して、ソース／ドレイン領域
２１２の表面を露出するようにコンタクトホール２１４
が層間絶縁膜２１３に形成される。
２１２の表面を露出するようにコンタクトホール２１４
が層間絶縁膜２１３に形成される。
【００４８】その後、図１５と図１６に示すように、コ
ンタクトホール２１４を通じてソース／ドレイン領域２
１２に接触するようにビット線２１５が形成される。
ンタクトホール２１４を通じてソース／ドレイン領域２
１２に接触するようにビット線２１５が形成される。
【００４９】このようにして、スタック型のキャパシタ
を備えた本発明のメモリセル構造が完成する。
を備えた本発明のメモリセル構造が完成する。
【００５０】なお、上記実施例で形成され、それぞれ２
種類のしきい値電圧を有するサブトランスファゲートと
トランスファゲートは、表２に示されるようにゲート
長、ゲート酸化膜厚、チャネル不純物濃度を有するよう
に制御される。
種類のしきい値電圧を有するサブトランスファゲートと
トランスファゲートは、表２に示されるようにゲート
長、ゲート酸化膜厚、チャネル不純物濃度を有するよう
に制御される。
【００５１】
【表２】
【００５２】なお、本発明のメモリセルの構造によれ
ば、サブトランスファゲートの追加によって従来のメモ
リセルに比べてそのサイズの増大が懸念される。しかし
ながら、４メガビット以降のＤＲＡＭにおいては、メモ
リセルのサイズはむしろビット線やワード線の幅／間隔
のサイズに依存する。そのため、本発明によればビット
線の数が従来に比べて２分の１に減少し、ビット線の間
隔も約２分の１に減少するので、本発明のメモリセルの
構造はＤＲＡＭの高集積化に寄与し得る。
ば、サブトランスファゲートの追加によって従来のメモ
リセルに比べてそのサイズの増大が懸念される。しかし
ながら、４メガビット以降のＤＲＡＭにおいては、メモ
リセルのサイズはむしろビット線やワード線の幅／間隔
のサイズに依存する。そのため、本発明によればビット
線の数が従来に比べて２分の１に減少し、ビット線の間
隔も約２分の１に減少するので、本発明のメモリセルの
構造はＤＲＡＭの高集積化に寄与し得る。
【００５３】
【発明の効果】以上のように、この発明によれば、各メ
モリセルが、２種類のしきい値電圧を有する２つのタイ
プのゲート電極を備えるように構成されるので、従来の
メモリセル構造に比べてビット線コンタクトの数を減ら
すことができ、半導体記憶装置の高集積化、微細化に伴
ったコンタクト抵抗の増加等の信頼性の低下を防止する
ことができる。したがって、本発明のメモリセル構造は
半導体記憶装置の高集積化に寄与する。
モリセルが、２種類のしきい値電圧を有する２つのタイ
プのゲート電極を備えるように構成されるので、従来の
メモリセル構造に比べてビット線コンタクトの数を減ら
すことができ、半導体記憶装置の高集積化、微細化に伴
ったコンタクト抵抗の増加等の信頼性の低下を防止する
ことができる。したがって、本発明のメモリセル構造は
半導体記憶装置の高集積化に寄与する。
【図１】本発明のダイナミック・ランダム・アクセス・
メモリ（ＤＲＡＭ）の全体構成を示すブロック図であ
る。
メモリ（ＤＲＡＭ）の全体構成を示すブロック図であ
る。
【図２】本発明のＤＲＡＭのメモリアレイの４ビット分
のメモリセルを示す等価回路図である。
のメモリセルを示す等価回路図である。
【図３】本発明の第１実施例に従ったメモリセルの配置
を示す平面図である。
を示す平面図である。
【図４】図３のＸ−Ｘ線に沿う断面を示す断面図であ
る。
る。
【図５】本発明の第１実施例（図３）のメモリセルの第
１製造工程における配置を示す平面図である。
１製造工程における配置を示す平面図である。
【図６】本発明の第１実施例（図３）のメモリセルの第
２製造工程における配置を示す平面図である。
２製造工程における配置を示す平面図である。
【図７】本発明の第１実施例（図３）のメモリセルの第
４製造工程における配置を示す平面図である。
４製造工程における配置を示す平面図である。
【図８】本発明の第１実施例（図３）のメモリセルの第
６製造工程における配置を示す平面図である。
６製造工程における配置を示す平面図である。
【図９】本発明の第１実施例（図４）のメモリセルの第
１製造工程における断面を示す断面図である。
１製造工程における断面を示す断面図である。
【図１０】本発明の第１実施例（図４）のメモリセルの
第２製造工程における断面を示す断面図である。
第２製造工程における断面を示す断面図である。
【図１１】本発明の第１実施例（図４）のメモリセルの
第３製造工程における断面を示す断面図である。
第３製造工程における断面を示す断面図である。
【図１２】本発明の第１実施例（図４）のメモリセルの
第４製造工程における断面を示す断面図である。
第４製造工程における断面を示す断面図である。
【図１３】本発明の第１実施例（図４）のメモリセルの
第５製造工程における断面を示す断面図である。
第５製造工程における断面を示す断面図である。
【図１４】本発明の第１実施例（図４）のメモリセルの
第６製造工程における断面を示す断面図である。
第６製造工程における断面を示す断面図である。
【図１５】本発明の第２実施例のメモリセルの配置を示
す平面図である。
す平面図である。
【図１６】図１５のＹ−Ｙ線に沿う断面を示す断面図で
ある。
ある。
【図１７】本発明の第２実施例（図１５）のメモリセル
の第３製造工程における配置を示す平面図である。
の第３製造工程における配置を示す平面図である。
【図１８】本発明の第２実施例（図１５）のメモリセル
の第５製造工程における配置を示す平面図である。
の第５製造工程における配置を示す平面図である。
【図１９】本発明の第２実施例（図１６）のメモリセル
の第１製造工程における断面を示す断面図である。
の第１製造工程における断面を示す断面図である。
【図２０】本発明の第２実施例（図１６）のメモリセル
の第２製造工程における断面を示す断面図である。
の第２製造工程における断面を示す断面図である。
【図２１】本発明の第２実施例（図１６）のメモリセル
の第３製造工程における断面を示す断面図である。
の第３製造工程における断面を示す断面図である。
【図２２】本発明の第２実施例（図１６）のメモリセル
の第４製造工程における断面を示す断面図である。
の第４製造工程における断面を示す断面図である。
【図２３】本発明の第２実施例（図１６）のメモリセル
の第５製造工程における断面を示す断面図である。
の第５製造工程における断面を示す断面図である。
【図２４】本発明の第２実施例（図１６）のメモリセル
の第６製造工程における断面を示す断面図である。
の第６製造工程における断面を示す断面図である。
【図２５】従来の一般的なＤＲＡＭの概略的な構成を示
すブロック図である。
すブロック図である。
【図２６】図２５に示されたＤＲＡＭの４ビット分のメ
モリセル構造を示す等価回路図である。
モリセル構造を示す等価回路図である。
【図２７】図２６に示されたメモリアレイの配置を示す
部分平面図である。
部分平面図である。
【図２８】図２７のＺ−Ｚ線に沿った断面を示す部分断
面図である。
面図である。
Ｍ１，Ｍ２，Ｍ３，Ｍ４ メモリセル Ｉ，ＩＩ，ＩＩＩ，ＩＶ キャパシタ Ａ，Ｂ，Ｃ，Ｄ トランスファゲート ａ，ｂ，ｃ，ｄ サブトランスファゲート
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/108 H01L 21/8242
Claims (1)
- 【請求項１】 第１の方向に延びる第１と第２のワード
線と、 前記第１の方向に交差する第２の方向に延びるビット線
と、 前記第１のワード線と前記ビット線の交差部分に配置さ
れた第１と第２のメモリセルと、 前記第２のワード線と前記ビット線の交差部分に配置さ
れた第３と第４のメモリセルとを備え、 前記第１のメモリセルは、第１の電界効果トランジスタ
と、その第１の電界効果トランジスタに接続された第１
のキャパシタとを含み、前記第１の電界効果トランジス
タが、第１のしきい値電圧を有する第１ゲート電極と、
前記第１のしきい値電圧よりも低い第２のしきい値電圧
を有する第２ゲート電極とを含んでおり、 前記第２のメモリセルは、第２の電界効果トランジスタ
と、その第２の電界効果トランジスタに接続された第２
のキャパシタとを含み、前記第２の電界効果トランジス
タが、前記第２のしきい値電圧を有する第３ゲート電極
と、前記第１のしきい値電圧を有する第４ゲート電極と
を含んでおり、 前記第３のメモリセルは、第３の電界効果トランジスタ
と、その第３の電界効果トランジスタに接続された第３
のキャパシタを含み、前記第３の電界効果トランジスタ
が、前記第２のしきい値電圧を有する第５ゲート電極
と、前記第１のしきい値電圧を有する第６ゲート電極と
を含んでおり、 前記第４のメモリセルは、第４の電界効果トランジスタ
と、その第４の電界効果トランジスタに接続された第４
のキャパシタとを含み、前記第４の電界効果トランジス
タが、前記第１のしきい値電圧を有する第７ゲート電極
と、前記第２のしきい値電圧を有する第８ゲート電極と
を含んでおり、 前記第１、第３、第５および第７ゲート電極は相互に接
続されており、前記第２および第４ゲート電極は前記第
１のワード線に接続され、前記第６および第８ゲート電
極は前記第２のワード線に接続されており、 前記第１、第２、第３および第４の電界効果トランジス
タは同一の前記ビット線に接続されている、 半導体記憶
装置。
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|---|---|---|---|
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Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980804 |