JPH0337315B2 - - Google Patents

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JPH0337315B2
JPH0337315B2 JP59198840A JP19884084A JPH0337315B2 JP H0337315 B2 JPH0337315 B2 JP H0337315B2 JP 59198840 A JP59198840 A JP 59198840A JP 19884084 A JP19884084 A JP 19884084A JP H0337315 B2 JPH0337315 B2 JP H0337315B2
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/20—DRAM devices comprising floating-body transistors, e.g. floating-body cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D88/00—Three-dimensional [3D] integrated devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
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    • G11C11/405—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with three charge-transfer gates, e.g. MOS transistors, per cell
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  • Dram (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Recrystallisation Techniques (AREA)

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体記憶装置に係り、特に各種情報
処理装置に多く具備せしめられるダイナミツク型
のランダム・アクセス・メモリ（以下Ｄ−RAM
と略称する）における、メモリセル構造の改良に
関する。
該Ｄ−RAMにおいては高密度高集積化が急速
に勧められているが、かかる状況において情報が
正確に記憶読出しされることが強く要望されてい
る。
〔従来の技術〕
従来のＤ−RAMには、１トランジスタ・１キ
ヤパシタ構造のメモリセルが主として用いられて
いる。
第５図は１トランジスタ・１キヤパシタ構造の
メモリセルの要部を示す等価回路図で、図中T11
は書込み読出し用トランジスタ、C11はキヤパシ
タ、BLはビツトライン、WLはワードライン、
SAはセンサアンプを示す。
該１トランジスタ・１キヤパシタ構造のセルが
従来主として用いられるのは、同図に示されたよ
うに、該セルが１個のMISトランジスタと１個の
キヤパシタによつて構成されるので素子数が少な
く、且つ該メモリセルを駆動するための配線も２
本で済むことから、セルの高密度高集積化が可能
なことによる。
〔発明が解決しようとする問題点〕
この構造のメモリセルにおいては、キヤパシタ
C11に貯えられた電荷の有無がビツトラインの電
位を変化させ、その電位変化がセンスアンプを介
して情報として読出されるが、この時のビツトラ
イン電位の変化ΔQは、「C11／（CL＋C11）」に比
例する。ここでCLはビツトラインの容量である。
従つて通常「CL＞C11」の関係があるため、ビ
ツトライン電位の変化ΔQの値は小さい。
特に高密度高集積化が進む程、キヤパシタの面
積が縮小されてC11の値が小さくなり、且つビツ
トラインに接続されるセル数が増大してビツトラ
インの容量CLより大きくなるのでΔQの値は益々
小さくなり、高感度のセンスアンプを用いてもそ
の検出が困難になつて来る。
更にまた高密度高集積化が進みキヤパシタの容
量が小さくなつた際には、α線によつて励起され
た電荷によつてキヤパシタに蓄積されている情報
が反転する所謂ソフトエラーも生じ易くなる。
そこで従来これらの問題を除去するために、キ
ヤパシタを大きくする工夫と、センスアンプの感
度を上げる工夫が種々なされているが、これらに
も限度があり、１トランジスタ・１キヤパシタ構
造を用いて上記問題を生ぜしめずに、更に高密度
高集積化されるVLSIを形成することは極めて困
難である。
一方Ｄ−RAMのメモリセルとしては、３トラ
ンジスタ型セルが良く知られている。
第６図は該メモリセルの要部を示す等価回路図
で、図中、T1は読出し選択用MISトランジスタ、
T2は書込み選択用MISトランジスタ、T3は記憶
用MISトランジスタ、DLは書込み、読出しを行
うデータライン、WRＬは書込み選択ライン、RL
は読出し選択ライン、GNDは接地を示す。
この方式はトランジスタT3のゲート電位変化
で情報を記憶し、該トランジスタT3のコンダク
タンスの変化で該情報を読み取るものであり、従
つてT3のゲートに蓄えられた電荷より遥かに大
きい電荷をT3トランジスタ通して流すことがで
きる所謂増幅効果をセル自身が持つているため、
読出しに際してのデータラインDLの電位の変化
は非常に大きくなる。従つて、トランジスタさえ
小さく出来れば、前記検出感度を損なわずにいく
らでもセルを縮小することが可能である。
しかしながらこの方式は３個のトランジスタと
接地配線を含めて４本の配線が必要であり、これ
を従来のように平面的に配設したのでは、現状の
１トランジスタ１キヤパシタ・セルより専有面積
が拡大するので大規模メモリには使用されなかつ
た。
本発明が解決しようとする問題点は、上記のよ
うに微細化された際にも充分な情報の検出感度が
得られる３トランジスタ型メモリセルにおいて、
セル面積が従来の１トランジスタ１キヤパシタ・
セルに比べて、著しく拡大し集積度の向上が妨げ
られることである。
〔問題点を解決するための手段〕
上記問題点の解決は、読出し選択用MISトラン
ジスタの上部に絶縁膜を介して、該読出し選択用
MISトランジスタとドレイン領域同士が直に接続
された書込み選択用MISトランジスタが重設さ
れ、該読出し選択用MISトランジスタに隣接し
て、該読出し選択用MISトランジスタとチヤネル
形成領域が連通し、且つ該書込み選択用MISトラ
ンジスタのソース領域をゲート電極とする記憶用
MISトランジスタが配設される本発明による半導
体記憶装置によつて達成される。
〔作用〕
即ち本発明は、３トランジスタ型メモリセルに
おける読出し選択用MISトランジスタ上に書込み
選択用MISトランジスタを重ねて形成し、且つ読
出し選択用MISトランジスタと、上部の書込み選
択用MISトランジスタのソース領域をゲート電極
とする記憶用MISトランジスタを、拡散領域を介
さずに、連通するチヤネル形成領域によつて直に
結合して配設することによつてセル専有面積の縮
小が図られる。
そして更に一実施態様として重ねて形成される
読出し選択用MISトランジスタと書込み選択用
MISトランジスタのゲート電極を共通の電極とす
ることによつて該メモリセルを駆動するための配
線の本数を接地線を含めて３本に減らし、これに
よつて更に高密度集積化を可能ならしめる。
〔実施例〕
以下本発明を図に示す実施例により具体的に説
明する。
第１図は一実施例を示す等価回路図ａ、模式平
面図ｂ及びＡ−Ａ断面図ｃ、第２図は他の実施例
を示す等価回路図ａ、模式平面図ｂ及びＡ−Ａ断
面図ｃ、第３図は第１の実施例の製造方法を示す
工程平面図、第４図ａ乃至ｅは同工程断面図であ
る。
全図を通じ同一対象物は同一符号で示す。
本発明の３トランジスタ型メモリセルの一実施
例を示す第１図ａ，ｂ，ｃにおいて、１はｐ型シ
リコン基板、２はフイールド酸化膜、３ａはn+
型ドレイン領域、３ｂはn+型ソース領域、４は
厚さ300Å程度の第１のゲート酸化膜、５はタン
グステンシリサイド（WSi2）、多結晶シリコン等
よりなる第１のゲート電極、６は酸化シリコン
（SiO2）等よりなる第１の絶縁膜、７は厚さ300
Å程度の第２のゲート酸化膜、８はSOI技術で形
成した厚さ5000〜8000Å程度のｐ型単結晶シリコ
ン層、９ａは該単結晶シリコン層の底面に達する
第１のn+型領域、９ｂは同じく第２のn+型領域
（第２のゲート電極を兼ねる）、１０は厚さ300Å
程度の第３のゲート酸化膜、１１はWSi2、多結
晶シリコン層等よりなる第３のゲート電極、１２
は燐珪酸ガラス等よりなる第２の絶縁膜（層間絶
縁膜）、１３ａおよび１３ｂはコンタクト窓、１
４およびDLはアルミニウム層よりなるデータラ
イン、T1は読出し選択用MOSトランジスタ、T2
は書込み選択用MOSトランジスタ、T3は記憶用
MOSトランジスタ、ch1，ch2，ch3はチヤネル形
成領域、WRＬは書込み選択ライン、RLは読出し
選択ライン、GNDは接地ラインを示す。
同図のように本発明のメモリセルにおいてはシ
リコン基板１上に連通するチヤネル形成領域ch1
とch3とによつて直に結合する読出し選択用MOS
トランジスタT1と記憶用MOSトランジスタT3が
並んで配設され、該読出し選択用MOSトランジ
スタT1の上部に第１の絶縁膜６を介してSOI層に
より構成される書込み選択用MOSトランジスタ
T2が積層配設される。
該読出し選択用MOSトランジスタT1はn+型ド
レイン領域３ａ、ソースとなる記憶用MOSトラ
ンジスタT3のチヤネル形成領域ch3、第１のゲー
ト酸化膜４、第１のゲート電極５によつて構成さ
れ、該記憶用MOSトランジスタT3はn+型ソース
領域３ｂ、ドレインとなる読出し選択用MOSト
ランジスタT1のチヤネル形成領域ch1、第２のゲ
ート酸化膜７、SOI層を用いて形成される書込み
選択用MOSトランジスタT2の第２のn+型領域９
ｂよりなる第２のゲート電極によつて構成され
る。
また書込み選択用MOSトランジスタT2はｐ型
SOI層８、該SOI層に形成されたドレインとなる
第１のn+型領域９ａ及びソースとなる第２のn+
型領域９ｂ、第３のゲート酸化膜１０、第３のゲ
ート電極１１によつて構成される。
そして書込み選択用MOSトランジスタT2のド
レインとなる第１のn+型領域９ａはコンタクト
窓１３ａを介して読出し選択用MOSトランジス
タT1のn+型ドレイン領域３ａに接続されてなつ
ている。
該構造のメモリセルに例えば“１”の情報を書
込む際には、ドレイン領域３ａ及び９ａに接続す
るデータライン１４，DLに所定のハイレベルの
電圧を印加し、且つ書込み選択用トランジスタ
T2をONさせて該トランジスタのソース領域９ｂ
即ち記憶用トランジスタT3のゲート電極を高電
位にした後、該書込み選択用トランジスタT2を
OFFして該記憶用トランジスタT3のゲート電極
を高電位の侭保持する。
読出しに際しては、データライン１４DLを例
えばハイレベルとローレベルの中間の電位に維持
しフローテイングにした状態において読出し選択
用トランジスタT1をONする。この際、該読出し
選択用トランジスタT1にチヤネル領域で直に接
続されている記憶用トランジスタT3はゲートに
“１”情報が書込まれて予めON状態にあるので、
データライン１４，DLから接地ラインGNDにト
ランジスタT1とT3のコンダクタンスに応じた電
流が流れデータライン１４DLの電位は大幅に低
下する。この電位低下が図示しないセンスアンプ
によつて“１”情報として読出される。
“０”の情報を書込む際には、データライン１
４，DLにローレベルの電圧を印加し、且つ書込
み選択用トランジスタT2をONさせて記憶用トラ
ンジスタT3のゲート電極に低電位にした後、該
書込み選択用トランジスタT2をOFFにして該記
憶用トランジスタT3のゲート電極を低電位の侭
保持する。
読出しに際しては、データライン１４，DLを
例えばハイレベルとローレベルの中間の電位に維
持しフローテイングにした状態において読出し選
択用トランジスタT1をONする。この際、記憶用
トランジスタT3はゲートに“０”情報が書込ま
れてOFF状態にあるので、データライン１４，
DLから接地ラインGNDに電流が流れず、データ
ライン１４，DLの電位は前記中間の電位の侭維
持され、センスアツプを介して“０”情報として
読出される。
該実施例の３トランジスタ型メモリセルは上記
のように従来の３トランジスタ型メモリセルと同
様に駆動されるが、前記説明のように読出し用ト
ランジスタT1と書込み用トランジスタT2が重設
され、且つ読出し用トランジスタT1と記憶用ト
ランジスタT3が拡散領域を介さずチヤネル形成
領域により直に接続されているので、セルの専有
面積は大幅に縮小される。
また情報の蓄積が、絶縁膜によつて基板から隔
離された書込み用トランジスタT2のソース領域
即ち記憶用トランジスタT3のゲートでなされる
ので、α線入射によつて基板内に発生した電荷が
情報蓄積部に到達せず、ソフトエラー障害は大幅
に減少する。
第２図は読出し選択用トランジスタT1と書込
み選択用トランジスタT2のゲート電極を共通の
一電極（ワードラインWL）にした実施例を示す
等価回路図ａ、模式平面図ｂ及びＡ−Ａ断面図ｃ
である。同図において、１５はT1，T2に共通の
ゲート電極でワードラインWLに相当する。その
他の符号は第１図と同一対象物を示す。
該実施例において、読出し選択用トランジスタ
T1の閾値電圧Vth1は書込み選択用トランジスタ
T2の閾値電圧Vth2より低く設定されており、ワ
ードラインの電位は読出し時はVRに、書込み時
VWに設定する。
データレベルをVD、記憶用トランジスタT3の
閾値電圧Vth3＝Vth1とした場合、読出し、書込み
時におけるこれらの電圧値の関係は、 Vth1＜VR＜Vth2（読出しの条件） VD＋Vth2＜VW（書込みの条件） Vth1＜VD（読出せる条件） とする。
書込み時、ワードラインWLの電位がVWとな
るためT2は“ON”、そこでデータラインDLのデ
ータ（“０”或いは“VD”）に従つてT3のゲート
に情報が書き込まれる。（T3は、データが“０”
ならば“OFF”状態、データが“VD”ならば
“ON”状態になる） この構成においては、書込み時にT1も“ON”
状態となる。従つてデータが“０”の時は関係な
いが、データが“VD”の時にはT3も“ON”と
なるのでデータラインから接地ラインに電流が流
れる。そこで書込み時におけるデータラインのレ
ベルをVDに維持するためには、T1，T3の直列抵
抗よりデータラインをドライブする抵抗が充分小
さくなるように設計する必要がある。
読出し時ワードラインWLの電位をVRとする。
これによつてT1は“ON”となるが、Vth1＜VR＜
Vth2なのでT2は“OFF”の侭であり、T3のゲー
トの電位は前に書き込まれた侭の状態で維持され
る。
従つてT3のゲートの電位が“VD”ならば、T1
とT3がともに“ON”となるためデータライン
DLの電荷は接地ラインに流れ、データラインDL
の電位が降下する。この電位降下がセンスアンプ
を介し、“１”情報として読み出される。
T3のゲートの電位が“０”ならばT3は
“OFF”の侭なので、データラインDLの電位は
保持され、この値が上記同様センスアンプを介
し、“０”情報として読み出される。
この構造によれば、上記説明のように書込み選
択ラインと読出し選択ラインがワードライン一本
で兼ねられるので、前記第１の実施例よりも更に
集積度を向上せしめることが可能である。
以上説明のように本発明の３トランジスタ型メ
モリセルは、従来の３トランジスタ型メモリセル
に比べ高密度高集積化が可能であるが、その製造
も容易である。
以下その製造方法を第１の実施例について、第
３図に示す工程平面図及び、そのＡ−Ａ断面を示
す第４図ａ乃至ｅの工程断面図を参照して説明す
る。
第３図及び第４図ａ参照 先ずｐ型シリコン基板１面にフイールド酸化領
域FOXとメモリ素子形成領域AceLLを従来の手法
で形成し、熱酸化法により素子形成領域AceLL上
に300Å程度の第１のゲート酸化膜４を形成し、
次いで厚さ2000Å程度のWSi2層をCVD法で形成
し、次いで該WSi2層上にCVD法で厚さ5000〜
8000Å程度のSiO2絶縁膜６を形成し、次いでパ
ターンニングを行つて、上部にSiO2絶縁膜６を
有する読出し選択用トランジスタT1のゲート電
極５を形成する。（該ゲート電極５は読出し選択
ラインとなる） 次いでデータラインに接続される部分以外を図
のようにレジストマスクＲで覆つて砒素（As+）
を、加速エネルギー100KeV、ドーズ量５×1015
cm-2程度の条件でイオン注入し、レジストマスク
Ｒを除去した後、所定の熱処理を行つてn+型ド
レイン領域３ａを形成する。
第４図ｂ参照 次いで表出している第１のゲート酸化膜４をウ
エツト・エツチング手段により除去した後、所定
の熱酸化を行つて基板の表出面に300Å程度の厚
さの第２のゲート酸化膜７を形成する。この際、
選択用トランジスタT1のゲート電極５の側面に
は約500Å程度の厚さのSiO2絶縁膜６が形成され
る。
次いでn+型ドレイン領域３ａ上の第２のゲー
ト酸化膜７にコンタクト窓１３ａを形成した後、
該基板上に厚さ5000Å程度の多結晶シリコン層を
形成し、該多結晶シリコン層上に所定のエネルギ
ー強度を有するレーザ若しくは電子ビームを照射
し、該多結晶シリコン層を溶融再結晶化して単結
晶シリコン層（SOI層）とする。次いで該SOI層
に所定量の硼素（B+）をイオン注入し、所定の
熱処理を行つて該SOI層を1016cm-3程度の不純物
濃度を有するｐ型SOI層８とする。
なお上記SOI層の形成に際して、600℃程度の
長時間熱処理によりコンタクト部のシリコン基板
を核として固相エピタキシヤル成長により多結晶
シリコン層を単結晶化するSOI技術を適用しても
よい。
第４図ｃ参照 次いでｐ型SOI層８及びその下部の第２のゲー
ト酸化膜７をパターンニングしてソース（接地ラ
イン）形成領域面を表出せしめた後、所定の熱酸
化を行つてシリコン表出面全面に300Å程度の第
３のゲート酸化膜１０を形成し、次いでCVD法
により該基板上に厚さ2000Å程度のWSi2層を形
成し、パターンニングを行つてWSi2よりなる書
込み制御用トランジスタT2のゲート電極１１を
形成する。該ゲート電極１１は書込み選択ライン
になる。
第４図ｄ参照 次いでゲート電極１１をマスクにしてAs+を例
えば120KeV、５×1015cm-2程度の条件でイオン
注入し、所定の熱処理を行つて書込み制御用トラ
ンジスタT2のドレインとなる第１のn+型領域９
ａ、ソースとなる第２のn+型領域９ｂ、及び接
地ラインとなるn+型ソース領域３ｂを形成する。
ここで上記第１、第２のn+型領域９ａ，９ｂは、
ｐ型SOI層８の底面まで達していなければならな
い。
第４図ｅ参照 次いで通常の方法で層間絶縁膜１２を形成し、
ドレイン領域上にコンタクト窓１３ｂを形成し、
次いで通常の方法により該層間絶縁膜１２上に前
記コンタクト窓１３ｂにおいて書込み制御用トラ
ンジスタT2及び読出し制御用トランジスタT1の
ドレイン領域に接続するアルミニウム等よりなる
データライン１４を形成し、以後図示しないカバ
ー絶縁膜の形成等がなされて該メモリが素子完成
する。
〔発明の効果〕
以上説明のように本発明によれば、記憶セル自
身が増幅機能を持ち、微細化大容量化による負荷
容量の増大に対して情報検出の面で従来の１トラ
ンジスタ１キヤパシタ記憶セルより有利で、且つ
高密度高集積化が可能な３トランジスタ型の記憶
セルが提供される。
更にまた記憶の保持が記憶用トランジスタのゲ
ートとなつているSOI層によつてなされ、該記憶
保持部の大部分が絶縁膜で覆われ且つ基板から隔
離されているので、α線によるソフトエラーも生
じ難くなる。
以上により本発明はランダムアクセスメモリを
大規模化する際に極めて有効である。
【図面の簡単な説明】
第１図は一実施例を示す等価回路図ａ、模式平
面図ｂ及びＡ−Ａ断面図ｃ、第２図は他の実施例
を示す等価回路図ａ、模式平面図ｂ及びＡ−Ａ断
面図ｃ、第３図は第１の実施例の製造方法を示す
工程平面図、第４図ａ乃至ｅは同工程断面図、第
５図は従来のRAMに使用されていた１トランジ
スタ・１キヤパシタ構造のメモリセルの要部を示
す等価回路図、第６図は従来の３トランジスタ型
メモリセルの等価回路図である。 図において、１はｐ型シリコン基板、２はフイ
ールド酸化膜、３ａはn+型ドレイン領域、３ｂ
はn+型ソース領域、４は第１のゲート酸化膜、
５は第１のゲート電極、６は第１の絶縁膜、７は
第２のゲート酸化膜、８はｐ型単結晶シリコン
（SOI）層、９ａは第１のn+型領域、９ｂは第２
のn+型領域（第２のゲート電極を兼ねる）、１０
は第３のゲート酸化膜、１１は第３のゲート電
極、１２は第２の絶縁膜（層間絶縁膜）、１３ａ
及び１３ｂはコンタクト窓、１４及びDLはデー
タライン、T1は読出し選択用MOSトランジス
タ、T2は書込み選択用MOSトランジスタ、T3は
記憶用MOSトランジスタ、ch1，ch2，ch3はチヤ
ネル形成領域、WRＬは書込み選択ライン、RLは
読出し選択ライン、GNDは接地ライン、を示す。

Claims (1)

  1. 【特許請求の範囲】 １ 読出し選択用MISトランジスタの上部に絶縁
    膜を介して、該読出し選択用MISトランジスタと
    ドレイン領域同士が直に接続された書込み選択用
    MISトランジスタが重設され、該読出し選択用
    MISトランジスタに隣接して、該読出し選択用
    MISトランジスタとチヤネル形成領域が連通し、
    且つ該書込み選択用MISトランジスタのソース領
    域をゲート電極とする記憶用MISトランジスタが
    配設されてなることを特徴とする半導体記憶装
    置。 ２ 上記重ねて配設される読出し選択用MISトラ
    ンジスタと書込み選択用MISトランジスタのゲー
    ト電極が、該読出し選択用MISトランジスタと該
    書込み選択用MISトランジスタ間にゲート絶縁膜
    を介して挟設された共通の一電極よりなり、閾値
    電圧の差によつて該読出し選択用MISトランジス
    タと該書込み選択用MISトランジスタとが個々に
    制御されることを特徴とする特許請求の範囲第１
    項記載の半導体記憶装置。
JP59198840A 1984-09-21 1984-09-21 半導体記憶装置 Granted JPS6177359A (ja)

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DE8585111909T DE3584709D1 (de) 1984-09-21 1985-09-20 Dynamische speicherzelle mit wahlfreiem zugriff (dram).
EP85111909A EP0175378B1 (en) 1984-09-21 1985-09-20 Dynamic random access memory (dram)
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Families Citing this family (82)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6319847A (ja) * 1986-07-14 1988-01-27 Oki Electric Ind Co Ltd 半導体記憶装置
JP2633541B2 (ja) * 1987-01-07 1997-07-23 株式会社東芝 半導体メモリ装置の製造方法
JPH01255269A (ja) * 1988-04-05 1989-10-12 Oki Electric Ind Co Ltd 半導体記憶装置
US4910709A (en) * 1988-08-10 1990-03-20 International Business Machines Corporation Complementary metal-oxide-semiconductor transistor and one-capacitor dynamic-random-access memory cell
KR950008385B1 (ko) * 1990-05-24 1995-07-28 삼성전자주식회사 반도체 소자의 워드라인 형성방법
JP2830447B2 (ja) * 1990-10-15 1998-12-02 日本電気株式会社 半導体不揮発性記憶装置
US5057888A (en) * 1991-01-28 1991-10-15 Micron Technology, Inc. Double DRAM cell
US5345414A (en) * 1992-01-27 1994-09-06 Rohm Co., Ltd. Semiconductor memory device having ferroelectric film
JPH0799251A (ja) * 1992-12-10 1995-04-11 Sony Corp 半導体メモリセル
US5396452A (en) * 1993-07-02 1995-03-07 Wahlstrom; Sven E. Dynamic random access memory
US6242772B1 (en) 1994-12-12 2001-06-05 Altera Corporation Multi-sided capacitor in an integrated circuit
JP3424427B2 (ja) * 1995-07-27 2003-07-07 ソニー株式会社 不揮発性半導体メモリ装置
JPH09232827A (ja) * 1996-02-21 1997-09-05 Oki Electric Ind Co Ltd 半導体装置及び送受信切り替え型アンテナスイッチ回路
KR100403798B1 (ko) * 1996-03-11 2004-06-26 삼성전자주식회사 겹침형강유전체랜덤액세서메모리및그제조방법과구동방법
US5882959A (en) * 1996-10-08 1999-03-16 Advanced Micro Devices, Inc. Multi-level transistor fabrication method having an inverted, upper level transistor which shares a gate conductor with a non-inverted, lower level transistor
US5872029A (en) * 1996-11-07 1999-02-16 Advanced Micro Devices, Inc. Method for forming an ultra high density inverter using a stacked transistor arrangement
US6169308B1 (en) 1996-11-15 2001-01-02 Hitachi, Ltd. Semiconductor memory device and manufacturing method thereof
US6642574B2 (en) 1997-10-07 2003-11-04 Hitachi, Ltd. Semiconductor memory device and manufacturing method thereof
JP3554666B2 (ja) * 1997-10-07 2004-08-18 株式会社日立製作所 半導体メモリ装置
US5761114A (en) * 1997-02-19 1998-06-02 International Business Machines Corporation Multi-level storage gain cell with stepline
US5926700A (en) 1997-05-02 1999-07-20 Advanced Micro Devices, Inc. Semiconductor fabrication having multi-level transistors and high density interconnect therebetween
US5818069A (en) 1997-06-20 1998-10-06 Advanced Micro Devices, Inc. Ultra high density series-connected transistors formed on separate elevational levels
US5888872A (en) 1997-06-20 1999-03-30 Advanced Micro Devices, Inc. Method for forming source drain junction areas self-aligned between a sidewall spacer and an etched lateral sidewall
CN1691331A (zh) * 1999-02-01 2005-11-02 株式会社日立制作所 半导体集成电路器件
TWI230392B (en) 2001-06-18 2005-04-01 Innovative Silicon Sa Semiconductor device
EP1355316B1 (en) 2002-04-18 2007-02-21 Innovative Silicon SA Data storage device and refreshing method for use with such device
EP1357603A3 (en) 2002-04-18 2004-01-14 Innovative Silicon SA Semiconductor device
US7085153B2 (en) 2003-05-13 2006-08-01 Innovative Silicon S.A. Semiconductor memory cell, array, architecture and device, and method of operating same
US20040228168A1 (en) 2003-05-13 2004-11-18 Richard Ferrant Semiconductor memory device and method of operating same
US6912150B2 (en) 2003-05-13 2005-06-28 Lionel Portman Reference current generator, and method of programming, adjusting and/or operating same
US6934213B2 (en) * 2003-06-11 2005-08-23 Artisan Components, Inc. Method and apparatus for reducing write power consumption in random access memories
US7335934B2 (en) 2003-07-22 2008-02-26 Innovative Silicon S.A. Integrated circuit device, and method of fabricating same
US7184298B2 (en) 2003-09-24 2007-02-27 Innovative Silicon S.A. Low power programming technique for a floating body memory transistor, memory cell, and memory array
KR100600878B1 (ko) * 2004-06-29 2006-07-14 삼성에스디아이 주식회사 박막트랜지스터 및 그 제조방법
US7476939B2 (en) 2004-11-04 2009-01-13 Innovative Silicon Isi Sa Memory cell having an electrically floating body transistor and programming technique therefor
US7251164B2 (en) 2004-11-10 2007-07-31 Innovative Silicon S.A. Circuitry for and method of improving statistical distribution of integrated circuits
WO2006065698A2 (en) 2004-12-13 2006-06-22 William Kenneth Waller Sense amplifier circuitry and architecture to write data into and/or read data from memory cells
US7301803B2 (en) 2004-12-22 2007-11-27 Innovative Silicon S.A. Bipolar reading technique for a memory cell having an electrically floating body transistor
US7606066B2 (en) 2005-09-07 2009-10-20 Innovative Silicon Isi Sa Memory cell and memory cell array having an electrically floating body transistor, and methods of operating same
US7355916B2 (en) 2005-09-19 2008-04-08 Innovative Silicon S.A. Method and circuitry to generate a reference current for reading a memory cell, and device implementing same
US7683430B2 (en) 2005-12-19 2010-03-23 Innovative Silicon Isi Sa Electrically floating body memory cell and array, and method of operating or controlling same
US7542345B2 (en) 2006-02-16 2009-06-02 Innovative Silicon Isi Sa Multi-bit memory cell having electrically floating body transistor, and method of programming and reading same
US7492632B2 (en) 2006-04-07 2009-02-17 Innovative Silicon Isi Sa Memory array having a programmable word length, and method of operating same
US7606098B2 (en) 2006-04-18 2009-10-20 Innovative Silicon Isi Sa Semiconductor memory array architecture with grouped memory cells, and method of controlling same
WO2007128738A1 (en) 2006-05-02 2007-11-15 Innovative Silicon Sa Semiconductor memory cell and array using punch-through to program and read same
US8069377B2 (en) 2006-06-26 2011-11-29 Micron Technology, Inc. Integrated circuit having memory array including ECC and column redundancy and method of operating the same
US7542340B2 (en) 2006-07-11 2009-06-02 Innovative Silicon Isi Sa Integrated circuit including memory array having a segmented bit line architecture and method of controlling and/or operating same
KR101277402B1 (ko) 2007-01-26 2013-06-20 마이크론 테크놀로지, 인코포레이티드 게이트형 바디 영역으로부터 격리되는 소스/드레인 영역을 포함하는 플로팅-바디 ｄｒａｍ 트랜지스터
US8518774B2 (en) 2007-03-29 2013-08-27 Micron Technology, Inc. Manufacturing process for zero-capacitor random access memory circuits
US8064274B2 (en) 2007-05-30 2011-11-22 Micron Technology, Inc. Integrated circuit having voltage generation circuitry for memory cell array, and method of operating and/or controlling same
US8085594B2 (en) 2007-06-01 2011-12-27 Micron Technology, Inc. Reading technique for memory cell with electrically floating body transistor
US8194487B2 (en) 2007-09-17 2012-06-05 Micron Technology, Inc. Refreshing data of memory cells with electrically floating body transistors
US8536628B2 (en) 2007-11-29 2013-09-17 Micron Technology, Inc. Integrated circuit having memory cell array including barriers, and method of manufacturing same
US8349662B2 (en) 2007-12-11 2013-01-08 Micron Technology, Inc. Integrated circuit having memory cell array, and method of manufacturing same
US8773933B2 (en) 2012-03-16 2014-07-08 Micron Technology, Inc. Techniques for accessing memory cells
US8014195B2 (en) 2008-02-06 2011-09-06 Micron Technology, Inc. Single transistor memory cell
US8189376B2 (en) 2008-02-08 2012-05-29 Micron Technology, Inc. Integrated circuit having memory cells including gate material having high work function, and method of manufacturing same
US7957206B2 (en) 2008-04-04 2011-06-07 Micron Technology, Inc. Read circuitry for an integrated circuit having memory cells and/or a memory cell array, and method of operating same
US7947543B2 (en) 2008-09-25 2011-05-24 Micron Technology, Inc. Recessed gate silicon-on-insulator floating body device with self-aligned lateral isolation
US7933140B2 (en) 2008-10-02 2011-04-26 Micron Technology, Inc. Techniques for reducing a voltage swing
US7924630B2 (en) 2008-10-15 2011-04-12 Micron Technology, Inc. Techniques for simultaneously driving a plurality of source lines
US8223574B2 (en) 2008-11-05 2012-07-17 Micron Technology, Inc. Techniques for block refreshing a semiconductor memory device
US8213226B2 (en) 2008-12-05 2012-07-03 Micron Technology, Inc. Vertical transistor memory cell and array
US8319294B2 (en) 2009-02-18 2012-11-27 Micron Technology, Inc. Techniques for providing a source line plane
US8710566B2 (en) 2009-03-04 2014-04-29 Micron Technology, Inc. Techniques for forming a contact to a buried diffusion layer in a semiconductor memory device
CN102365628B (zh) 2009-03-31 2015-05-20 美光科技公司 用于提供半导体存储器装置的技术
US8139418B2 (en) 2009-04-27 2012-03-20 Micron Technology, Inc. Techniques for controlling a direct injection semiconductor memory device
US8508994B2 (en) 2009-04-30 2013-08-13 Micron Technology, Inc. Semiconductor device with floating gate and electrically floating body
US8498157B2 (en) 2009-05-22 2013-07-30 Micron Technology, Inc. Techniques for providing a direct injection semiconductor memory device
US8537610B2 (en) 2009-07-10 2013-09-17 Micron Technology, Inc. Techniques for providing a semiconductor memory device
US9076543B2 (en) 2009-07-27 2015-07-07 Micron Technology, Inc. Techniques for providing a direct injection semiconductor memory device
US8199595B2 (en) 2009-09-04 2012-06-12 Micron Technology, Inc. Techniques for sensing a semiconductor memory device
US8174881B2 (en) 2009-11-24 2012-05-08 Micron Technology, Inc. Techniques for reducing disturbance in a semiconductor device
US8310893B2 (en) 2009-12-16 2012-11-13 Micron Technology, Inc. Techniques for reducing impact of array disturbs in a semiconductor memory device
US8416636B2 (en) 2010-02-12 2013-04-09 Micron Technology, Inc. Techniques for controlling a semiconductor memory device
US8576631B2 (en) 2010-03-04 2013-11-05 Micron Technology, Inc. Techniques for sensing a semiconductor memory device
US8411513B2 (en) 2010-03-04 2013-04-02 Micron Technology, Inc. Techniques for providing a semiconductor memory device having hierarchical bit lines
US8369177B2 (en) 2010-03-05 2013-02-05 Micron Technology, Inc. Techniques for reading from and/or writing to a semiconductor memory device
WO2011115893A2 (en) 2010-03-15 2011-09-22 Micron Technology, Inc. Techniques for providing a semiconductor memory device
US8411524B2 (en) 2010-05-06 2013-04-02 Micron Technology, Inc. Techniques for refreshing a semiconductor memory device
US8531878B2 (en) 2011-05-17 2013-09-10 Micron Technology, Inc. Techniques for providing a semiconductor memory device
US9559216B2 (en) 2011-06-06 2017-01-31 Micron Technology, Inc. Semiconductor memory device and method for biasing same

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2352607B2 (de) * 1972-10-20 1976-10-28 Hitachi, Ltd., Tokio Halbleiterspeicher
JPS5154789A (ja) * 1974-11-09 1976-05-14 Nippon Electric Co
JPS58164219A (ja) * 1982-03-25 1983-09-29 Agency Of Ind Science & Technol 積層型半導体装置の製造方法
CA1191970A (en) * 1982-11-09 1985-08-13 Abdalla A. Naem Stacked mos transistor
US4476475A (en) * 1982-11-19 1984-10-09 Northern Telecom Limited Stacked MOS transistor
JPS60130160A (ja) * 1983-12-19 1985-07-11 Hitachi Ltd 半導体記憶装置

Also Published As

Publication number Publication date
EP0175378B1 (en) 1991-11-21
KR900003908B1 (ko) 1990-06-04
DE3584709D1 (de) 1992-01-02
EP0175378A3 (en) 1987-04-22
US4669062A (en) 1987-05-26
KR860002871A (ko) 1986-04-30
EP0175378A2 (en) 1986-03-26
JPS6177359A (ja) 1986-04-19

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