KR100403798B1 - 겹침형강유전체랜덤액세서메모리및그제조방법과구동방법 - Google Patents

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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors

Abstract

본 발명은 강유전체 캐패시터(Ferroelectric Capacitor)에 유도된 전하를 별도의 경로로 배출하도록 된 비파괴 기록/재생 강유전체 랜덤 액세서 메모리에 관한 것으로, 특히 메모리 단위 셀들에 각각 구비되는 두 개의 트랜지스터를 겹쳐 형성한 겹침형 강유전체 랜덤 액세서 메모리 및 그 제조 방법과 구동 방법에 관한 것이다. 본 발명에 따르면, 겹침형 강유전체 랜덤 액세서 메모리는 강유전체 캐패시터와 유전체 캐패시터로 구성된 두 개의 캐패시터 및 저장 트랜지스터와 상기 두 캐패시터의 중간 전극에 유도된 전하를 방전시켜주기 위한 선택 트랜지스터를 구비하되, 이들 두 트랜지스터들을 게이트를 공유시켜 겹침형으로 형성하고, 더욱이 두 개의 캐패시터들도 트랜지스터에 겹쳐 형성함으로써, 메모리 셀들의 고집적화를 이루고 있다.

Description

겹침형 강유전체 랜덤 액세서 메모리 및 그 제조 방법과 구동 방법
본 발명은 강유전체 캐패시터(Ferroelectric Capacitor)에 유도된 전하를 별도의 경로로 배출하도록 된 비파괴 기록/재생 강유전체 랜덤 액세서 메모리에 관한 것으로, 특히 메모리 단위 셀들에 각각 구비되는 두 개의 트랜지스터를 겹쳐 형성한 겹침형 강유전체 랜덤 액세서 메모리 및 그 제조 방법과 구동 방법에 관한 것이다.
일반적으로 강유전체 캐패시터는 강유전체의 분극(polarization) 반전에 의해 양극 및 음극의 상태로서 정보를 저장하는 매체이며, 강유전체는 자발 분극에 의하여 극성을 유지한다. 분극상태의 측정은 일정한 신호를 강유전체 캐패시터에 인가하여 이로부터 발생되는 신호를 감지하는 방법이 있고, 또한 기록시에만 분극 반전이 일어나고 재생시에는 분극 반전이 일어나지 않도록 된 NDWR(NonDestructrive Write/Read) 방법이 있다. NDWR 방식이 적용되는 캐패시터는 일반적인 캐패시터와는 다른 새로운 구조를 가진다.
이러한 NDWR 방식이 적용된 강유전체 및 유전체 캐패시터를 이용한 강유전체 랜덤 액세스 메모리의 단위 셀들의 일례가 제1도 내지 제4도에 도시되어 있다. 이들 제1도 내지 제4도에 도시된 강유전체 랜덤 액세스 메모리는, 본 출원인의 선출원 특허 제95-23523호에 기재된 것들 중에서 p-채널의 저장 트랜지스터와 n-채널의 선택 트랜지스터를 구비하고 센싱회로가 플레이트 라인을 공유하는 강유전체 다이내믹 랜멈 액세스 메모리의 단위 셀이다.
이 강유전체 랜덤 액세서 메모리의 단위 셀들은, 충전용 스위칭 소자로서의 p-채널 저장 트랜지스터(storage transistor, 1) 및 방전용 스위칭 소자로서의 n-채널 선택 트랜지스터(selest transistor, 2)가 구비되고, 선형 캐패시터(4)의 일측 단자가 플레이트 라인에 접속된 다음, 센싱 회로가 플레이트 라인(plate line)을 공유하도록 접속되어, 기록 및 읽기가 수행된다. 이러한 강유전성 다이내믹 랜덤 액세스 메모리의 기록 및 읽기 작동 방법들은 상술한 NDWR의 개념을 이용하는 것으로, 충전은 저장 트랜지스터를 통하여 강유전체 캐패시터와 유전체 캐패시터 전체에 전압을 가하여 이루어지고, 방전은 이들 두 캐패시터 사이의 전극에 선택 트랜지스터를 개재시켜 전하를 공급함으로써 유전체 전극의 유도된 전하들이 사라지도록 하는 것이다. 따라서 중간 전극에 방전용의 전하를 공급할 선택 트랜지스터가 필수적으로 요구된다. 이는 메모리 자체의 용량을 늘리는 고집적화 작업에는 장애 요소로 작용하게 된다.
그리고, 이상과 같은 강유전체 랜덤 액세서 메모리의 쓰기/읽기 구체적인 동작은 제1도 내지 제4도의 도면을 참조하는 것 만으로도 충분한 이해가 이루어질 수 있다고 판단되고, 작동 방법에 관한 상세한 설명은 상기 선출원에 상세하게 기재되어 있으므로 생략한다.
한편, 상기와 같은 고집적화 문제를 다소 해소시킨 구조의 강유전체 랜덤 액세서 메모리가 제5도 내지 제8도에 도시된 바와 같은 공통 드레인형의 강유전체 랜덤 액세서 메모리로, 이는 본 출원인의 선출원 특허 제95-44255호에 기재되어 있다. 이 드레인형의 강유전체 랜덤 액세서 메모리는, 제5도에 도시된 바와 같이, 인접한 메모리 셀들의 인접영역(11,12,13)들에 저장 트랜지스터(11a, 11b, 13a, 13b)는 저장 트랜지스터끼리 혹은 선택 트랜지스터(12a,12b)들은 선택 트랜지스터끼리 각각 모이도록 배치하고, 이 모인 트랜지스터들의 드레인 전극(11c, 12c, 13c)들을, 실제로 제6도 내지 제8도에 도시된 바와 같이, 하나의 공통전극으로 형성되게 하여 공유케 함으로써, 메모리 셀들의 집적 밀도를 높이도록 되어 있다. 여기서,제6도는 실제 강유전체 다이내믹 랜덤 액세서 메모리의 절개된 평면 구조를 보여주고, 제7도는 제6도의 평면의 A-A' 라인을 따라 절개한 단면 구조를 보여주며, 제8도는 제6도의 평면의 B-B' 라인을 따라 절개한 단면 구조를 보여준다. 구조에 관해서는 이들 도면들을 참조하는 것 만으로도 충분한 이해가 이루어질 수 있다고 판단되고, 선출원에 상세하게 기재되어 있으므로 생략한다.
그러나, 이러한 공통 드레인형의 강유전체 랜덤 액세서 메모리에 있어서도, 메모리 셀들의 고집적화에는 어느 정도의 한계가 있다.
본 발명은 상기와 같은 문제점을 개선하고자 창안된 것으로, 메모리셀들을 선택 트랜지스터와 저장 트랜지스터가 겹쳐지는 고밀도 구조로 하여 보다 고집적화된 겹침형 강유전체 랜덤 액세서 메모리 및 그 제조방법과 구동 방법을 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위하여 본 발명에 따른 겹침형 강유전체 랜덤 액세서 메모리는,
상부 전극, 중간 전극 및 하부 전극을 구비하여 이들 전극들 사이에 강유전체 및 유전체를 채우고 중간 전극을 공유하도록 형성된 강유전체 캐패시터 및 유전체 캐패시터, 상기 두 캐패시터들에 전하를 충전되도록 하여 정보를 저장되게 하는 저장 트랜지스터 및 상기 저장 트랜지스터들에 저장된 전하를 선택적으로 방전시키는 선택 트랜지스터를 구비한 단위 메모리 셀들과 이 단위 메모리 셀들을 전기적으로 구동하기 위한 워드 라인 및 비트 라인을 구비한 강유전체 랜덤 액세서 메모리에 있어서,
상기 단위 메모리 셀들을 상기 기판 상에 고밀도로 집적하기 위하여, 상기 저장 트랜지스터와 상기 선택 트랜지스터를 기판에 대하여 상하로 겹쳐서 형성한 것을 특징으로 한다.
본 발명에 있어서, 상기 저장 트랜지스터의 게이트 및 상기 선택 트랜지스터의 게이트는 하나의 공통 전극으로 공유되도록 형성되고,
상기 강유전체 캐패시터 및 유전체 캐패시터는 상기 저장 트랜지스터 혹은 선택 트랜지스터의 소스 혹은 드레인 상부에 형성된 것이 바람직하며,
상기 단위 메모리 셀들의 공통 게이트를 도전성 박막으로 연결하여 워드 라인으로 하고, 상기 저장 트랜지스터 및 선택 트랜지스터의 소스 혹은 드레인을 각각 접속하고 이들을 상기 단위 메모리 셀 별로 도전성 박막으로 연결하여 비트 라인으로 한 것이 바람직하며,
상기 강유전체 캐패시터에서 강유전체층의 상부 및 하부에는 각각 도전형 보호막이 더 형성된 것이 바람직하다.
또한, 상기와 같은 목적을 달성하기 위하여 본 발명에 따른 겹침형 강유전체 랜덤 액세서 메모리의 제조 방법은,
제1도전형의 기판과, 이 기판 상에 게이트 및 제2도전형의 물질로 형성된 소스와 드레인을 구비하여 된 제1트랜지스터들 상에 제2트랜지스터들 및 강유전체 캐패시터 및 유전체 캐패시터들을 형성하는 겹침형 강유전체 랜덤 액세서 메모리를 제조하는 방법에 있어서,
상기 노출된 소스와 드레인의 상부 및 이 소스와 드레인의 노출부 이외의 영역 상부와 게이트를 덮고 있는 제1절연층 상부에 하부 전극 물질을 증착하여 하부 전극층을 형성하는 단계;
상기 하부 전극층 상에 강유전체 물질을 증착하여 강유전체층을 형성하는 단계
상기 강유전체층을 식각하여 강유전체 캐패시터를 형성하는 단계;
상기 하부 전극층을 식각하여 상기 소스 및 드레인 상부에 하부 전극을 형성하는 단계;
상기 제1절연층, 하부 전극 및 강유전체 캐패시터의 상부에 저항성 격벽층을 형성하는 단계;
상기 드레인 상부의 전극 및 강유전체 캐패시터 상부의 상기 저항성 격벽층을 식각하여 상기 드레인 상부의 전극 및 강유전체 캐패시터를 노출시키는 단계;
상기 저항성 격벽층, 상기 드레인 상부의 전극 및 상기 강유전체 캐패시터 상부에 제1'도전형의 반도체 물질을 증착하여 제1'도전형의 반도체층을 형성하는 단계;
상기 게이트 상부에 형성된 상기 제1'도전형의 반도체층의 중앙부에 제1도전형의 영역을 형성하는 단계;
상기 제1도전형의 영역을 포함하는 상기 제1'도전형의 반도체층 상에 유전체를 적층한 다음 상기 저장 트랜지스터의 드레인 상부 영역을 선택적으로 식각하여 상기 제1'도전형의 반도체층을 노출시킨 유전체층을 형성하는 단계;
상기 유전체층 상에 제2절연층을 형성하는 단계;
상기 드레인 상부의 제2절연층을 식각하여 상기 제1'도전형의 반도체층을 노출시키고, 상기 소스 상부의 유전체층을 식각하여 상기 유전체층을 노출시키는 단계; 및
상기 제1'도전형의 반도체층 및 유전체층의 노출부 상에 금속을 증착하여 각각의 전극들을 형성하는 단계;를
포함하는 것을 특징으로 한다.
본 발명에 있어서, 상기 강유전체층을 형성하는 단계의 직전 및 직후에 각각 강유전체를 보호하기 위한 전도성 보호막을 형성하는 단계;를 더 포함하는 것이 바람직하다.
또한, 상기와 같은 목적을 달성하기 위하여 본 발명에 따른 겹침형 강유전체 랜덤 액세서 메모리의 구동 방법은,
각 메모리 단위셀들에, 전하 충전용 저장 트랜지스터, 이 저장 트랜지스터를 통하여 인가되는 전하를 충전하여 반영구적으로 유지하는 강유전체 캐패시터, 상기 강유전체 캐패시터와 직렬로 접속되어 상기 강유전체 캐패시터의 충전에 의해 연쇄적으로 충전되어 일시적으로 충전상태를 유지하는 유전체 캐패시터 및 상기 강유전체 캐패시터와 유전체 캐패시터와의 접속점에 접속되어 상기 유전체 캐패시터에 충전된 전하를 선택적으로 방전하는 구실을 하는 선택 방전용의 선택 트랜지스터를 구비하고, 상기 유전체 캐패시터의 일측 단자를 플레이트 라인에 접속시키며 상기 전하의 층,방전에 의한 2진 신호를 증폭하여 주는 센서 증폭 수단이 상기 플레이트 라인을 공유하도록하여 구동하는 겹침형 강유전체 랜덤 액세스 메모리의 구동 방법에 있어서,
상기 각 단위 셀들의 저장 트랜지스터 및 선택 트랜지스터의 공통 게이트들을 연결시켜 워드 라인으로 하고, 상기 각 단위 셀들의 저장 트랜지스터 및 선택 트랜지스터의 드레인들을 연결시켜 비트 라인으로하여 구동하되,
상기 2진 신호를 기록하는 단계; 및
상기 2진 신호를 읽는 단계;를
포함하는 것을 특징으로 한다.
본 발명에 있어서, 상기 2진 신호를 기록하는 단계에서, 상기 워드 라인 및 비트 라인에 양의 전압 신호를 인가하여 "0"을 기록하고, 상기 워드 라인 및 비트 라인에 음의 전압 신호를 인가하여 "1"을 기록하는 것이 바람직하며,
상기 2진 신호를 읽는 단계에서, 상기 워드 라인 및 비트 라인에 양의 전압 신호를 인가하여 "0"을 읽고, 상기 워드 라인 및 비트 라인에 음의 전압 신호를 인가하여 "1"을 읽되, 이 '1'의 값을 읽은 후에는 상기 '1'의 값을 회복시키기 위하여 상기 워드 라인과 비트 라인에 음의 전압을 인가하여 '1'을 재차 기록하여 주는 것이 바람직하다.
이하 첨부된 도면을 참조하면서 본 발명에 따른 겹침형 강유전체 랜덤 액세서 메모리 및 그 제조 방법과 구동 방법을 상세히 설명한다.
제10도는 본 발명에 따른 겹침형 강유전체 랜덤 액세서 메모리의 단위 셀의 단면 구조를 나타낸다. 이 도면에 도시된 바와 같이, 겹침형 강유전체 랜덤 액세서 메모리의 단위 셀들은 각각 하나씩의 저장 트랜지스터(MOS FET, 21) 및 선택 트랜지스터(TFT, 22)를 구비하되, 선택 트랜지스터(22)의 소스(22s) 및 드레인(22d)을 저장 트랜지스터(21)의 게이트(21g) 상부에 적층하는 겹침 형태로 제작함으로써 소자의 집적도를 높이는데 특징이 있다. 또한, 이 저장 트랜지스터의 게이트(21g)를 선택 트랜지스터의 게이트(22g)로도 사용되도록 공통 게이트(24)로 사용되게 하는데에도 특징이 있다. 그리고, 하부 전극, 중간 전극 및 상부 전극 사이에 각각 강유전체(25) 및 유전체(26 혹은 고유전체)가 채워진 강유전체 캐패시터 및 유전체 캐패시터가 상기 저장 트랜지스터(21)의 소스(21s, 혹은 드레인) 상부에 구비된다. 여기서, 선택 트랜지스터(22)는 두 캐패시터에 충전된 전하를 선택적으로 방전시키기 위한 것으로, 제9도에 도시된 바와 같이, 소스(22s)를 두 캐패시터의 중간 전극과 접속되도록 하여 선택적으로 전하를 공급하여 방전시킨다.
이러한 특징들을 중심으로 겹침형 강유전체 랜덤 액세서 메모리의 실시예를 상세하게 설명한다.
먼저, 메모리의 각 단위 셀들에 있어서, 제10도에 도시된 바와 같이, n형 웰 및 p형 웰이 순차로 형성된 p형 기판(20)의 n형 웰 내에 적절한 간격을 두고 n+형의 소스(21s) 및 드레인(21d)이 형성되고, 이 소스(21s)와 드레인(21d) 사이에 통전 채널이 형성되는 p형 웰 상부에 절연층(21i)에 에워싸인 게이트(21g)가 형성된, 저장 트랜지스터(21)가 구비된다. 이 저장 트랜지스터(21)의 게이트(21g) 상부의 절연층(21i)상에는 p+-p-p+형의 반도체 박막(22d, 22i, 22s)이 평면적으로 형성된 선택 트랜지스터(22)가 구비된다. 선택 트랜지스터(22)의 게이트(22g)는 저장 트랜지스터(21)의 게이트(21g)와 공유되는 공통 게이트(24)로 형성된다. 각 단위 메모리 셀들의 공통 게이트(24)들은 일방향의 도전성 박막으로 연결되어 워드라인들이 형성된다.
또한, p+-p-p+형의 반도체 박막(22d, 22i, 22s)과 상기 절연층(21i)사이에는 각층들의 가장자리부를 전기적으로 격리하기 위한 저항성 격벽층(28)이 연장되어 형성되기도 한다. 저장 트랜지스터(21)의 소스(21s) 및 드레인(21d) 상에는 바닥 전극(29a, 29b)들이 각각 형성되는데, 소스(21s) 상에 형성된 바닥 전극(29a)은 캐패시터들의 하부 전극으로서의 역할을 한다. 하부 전극(29a) 상에는 강유전체층(25)이 적층되어 그 상부에 적층된 중간 전극과 함께 강유전체 캐패시터를 형성한다. 이 강유전체층(25)의 바로 상하에는 전도성 보호막(25a, 25b)들이 형성된 것이 바람직하며, 물질 간의 접착성 여부에 따라 없을 수도 있다. 전도성 보호막(25b, 혹은 강유전체층(25)) 상과 바닥 전극(29b) 상에는 각각 상기 선택 트랜지스터(22)의 소스(22s) 및 드레인(22d)을 형성하는 p+형 반도체 물질이 연장되어 적층된다. 특히, 소스(22s)가 강유전체층(25) 상에 연장되어 적층된 p+형 반도체 물질층은 두 캐패시터들의 증간 전극으로서의 역할을 한다.
또한, 앞서 설명한 바와 같이, 바닥 전극(29a, 29b)들 및 강유전체층(25)과 전도성 보호막(25a, 25b)의 가장자리에는 선택 트랜지스터의 박막 물질과 강유전체(25) 간의 반응을 차단하기 위한 저항성 보호막(28)이 형성된다. 이 저항성 보호막(28)들은 물질 간의 반응성이 없을 경우에는 없어도 무방하다.
그리고, 상기 p+형 반도체 물질층(22s,22d)들 상과 p형 반도체 물질층(22i) 상에는 유전체층(26)이 적층되며, 유전체층(26) 상에는 SiO2의 제2절연층(30)이 형성된다. 유전체층(26)은 제2절연층(30)의 일부가 선택적으로 식각된 영역에 상부 전극의 역할을 하도록 형성된 금속 전극(27a)과 중간 전극의 역할을 하는 p+형 반도체 물질층(22s)과 함께 유전체 캐패시터를 형성한다. 이 유전체층(26) 및 제2절연층(30)의 바닥 전극(29b) 쪽의 상부는 일정한 폭으로 p+형 반도체 물질층(22d)이 노출되도록 식각되어 드레인 전극(27b)이 형성된다. 이 드레인 전극(27b)은 저장 트랜지스터(21) 및 선택 트랜지스터(22)의 공통 드레인 역할을 하며, 각 단위 메모리 셀들의 이 공통 드레인들이 타방향의 도전성 박막으로 연결되어 비트 라인이 형성된다.
이상 설명된 실시예는 저장 트랜지스터가 NMOS 트랜지스터로 구성되고, 선택 트랜지스터가 상기 공통 게이트 상부에 p+-p-p+형의 반도체 물질로된 소스와 드레인이 집적되어 형성된 PMOS 박막 트랜지스터로 구성된 것으로, 선택 트랜지스터가 NMOS 트랜지스터로 구성되고, 저장 트랜지스터가 공통 게이트 상부에 p+-p-p+형의 반도체 물질로된 소스와 드레인이 집적되어 형성된 PMOS 박막 트랜지스터로 구성된 실시예도 가능하다.
또한, 저장 트랜지스터가 PMOS 트랜지스터이고, 선택 트랜지스터가 공통 게이트 상부에 소스와 드레인이 집적되어 형성된 박막 트랜지스터인 실시예도 가능하며, 선택 트랜지스터가 PMOS 트랜지스터이고, 저장 트랜지스터가 공통 게이트 상부에 소스와 드레인이 집적되어 형성된 박막 트랜지스터인 실시예도 구현 가능하다.
더욱이, 상기와 같은 실시예들에 있어서, 강유전체 캐패시터 및 유전체 캐패시터가 저장 트랜지스터 혹은 선택 트랜지스터의 소스 상에 적층되는데, 강유전체 캐패시터 및 유전체 캐패시터가 드레인 상부에 형성되는 것도 실시될 수 있다.
이상과 같은 구조의 겹침형 강유전체 랜덤 액세서 메모리의 제조방법을 제11도 내지 제19도를 참조하여 설명한다.
먼저, 제11도에 도시된 바와 같은, p형 기판에 n-웰 영역 및 p-웰 영역이 순차로 형성되고, 이 p-웰 영역 내에 n+형의 반도체 물질을 도핑하여 형성된 소스와 드레인이 만들어지고, 이들 소스 및 드레인이 형성된 기판 상에 절연체가 적층된 후 상기 소스 및 드레인 상부의 절연체가 식각되어 제1절연층(21i,21i',21i")이 형성된다. 이들 제1절연층(21i,21i',21i") 중에서 상기 소스 및 드레인 사이의 통전 채널 영역 상부에 형성된 절연층(21i)에 내에 게이트(21g)를 형성하여 저장 트랜지스터가 마련된다.
다음에, 제12도에 도시된 바와 같이, 상기 저장 트랜지스터(21)의 노출된 소스(21s)와 드레인(21d)의 상부 및 이 소스(21s)와 드레인(21d)의 노출부 이외의 영역 상부와 게이트(21g)를 덮고 있는 제1절연층(21i,21i',21i") 상부에 전극 물질을 증착하여 하부 전극층(29)을 형성한 다음, 하부 도전성 박막(25a'), 강유전체층(25') 및 상부 도전성 박막(25b')을 순차로 적층한다. 여기서, 상기 강유전체층(25')을 형성하는 단계의 직전 및 직후에 각각 강유전체를 보호하기 위한하부 및 상부 도전성 보호막을 형성하는 단계는 강유전체가 상기 하부 전극층(29) 및 강유전체층(25') 상에 적층될 물질에 접착성이 있으면 생략하여도 된다. 그러나 강유전체가 상기 하부 전극층(29) 및 강유전체층(25') 상에 적층될 물질에 접착성이 없으면 도전성 보호막을 형성하여 접착성을 갖도록 하는 것이 바람직하다.
다음에, 제13도에 도시된 바와 같이, 순차 적층된 하부 도전성 박막(25a'), 강유전체층(25') 및 상부 도전성 박막(25b')을 소스(21s) 상부 부분(25a,25,25b)만 남기고 선택적으로 식각하여 강유전체 캐패시터가 형성될 수 있도록 한다.
다음에, 제14도에 도시된 바와 같이, 하부 전극층(29)을 선택적으로 식각하여 소스(21s) 및 드레인(21d) 상부에 하부 전극(29a,29b)들을 형성한다.
다음에, 제15도에 도시된 바와 같이, 전면적으로 저항성 물질을 도포하여, 제1절연층(21i,21i',21i")들, 하부 전극(29a,29b)들 및 상부 도전성 박막(25b)의 상부에 저항성 격벽층(28')을 적층한다. 상부 도전성 박막(25b)이 형성되지 않은 경우에는 바로 강유전체층(25) 상에 저항성 격벽층(28')을 형성한다.
다음에, 제16도에 도시된 바와 같이, 드레인(21d) 상부의 전극(29b) 및 도전성 박막(25b) 상부의 저항성 격벽층(28')을 선택적으로 식각하여 드레인 상부의 전극(29b) 및 도전성 박막(25b) 만을 노출시키는 저항성 격벽(28)을 형성한다. 도전성 박막(25b)이 형성되지 않은 경우에는 강유전체층(25)을 노출시킨다.
다음에, 제17도에 도시된 바와 같이, 저항성 격벽(28), 드레인 상부의 전극(29b) 및 도전성 박막(25b, 혹은 강유전체층(25)) 상부에 p+형(제1'도전형)의반도체 물질을 증착하여 p+형의 반도체층(22')을 형성한 다음, 게이트(21g) 상부에 형성된 p+형의 반도체층의 중앙부에 p형(제1도전형)의 영역(22i)을 형성한다. 이 p형 영역(22i)은 앞서 형성된 게이트(21g) 상부 즉 절연층(28) 상부의 p+형 반도체층을 양분하여, p형 영역(22i)에 인접한 p+형 반도체 영역(점선부)이 각각 소스(22s) 및 드레인(22d)으로서의 역할을 하게되어 박막형의 선택 트랜지스터가 형성된다. 이 때, 소스(22s) 및 드레인(22d) 이외의 p+영역은 전극으로서의 역할을 하게 되며, 저장 트랜지스터의 게이트(21g)는 상기 선택 트랜지스터의 게이트(22g)로서의 기능을 함께 갖는 공통 게이트(24)가 된다.
다음에, 제18도에 도시된 바와 같이, p형의 영역을 포함하는 p+형의 반도체층 상에 유전체층을 형성한 다음, 드레인(21d) 상부의 유전체층을 선택적으로 식각하여 p+형 반도체층(22d)이 노출된 유전체층(26)을 형성한다.
다음에, 제19도에 도시된 바와 같이, 유전체층(26) 상에 SiO2를 성장시켜 제2절연층(30)을 형성한 다음, 드레인(29b) 상부의 제2절연층(30) 및 유전체층(26)을 식각하여 p+형의 반도체층을 노출시키고, 이 p+형의 반도체층 및 유전체층의 노출부 상에 각각 금속을 증착하여 전극(27a,27b)들을 형성하여 겹침형 강유전체 랜덤 액세서 메모리의 제조를 완료한다.
이상과 같은 제조 방법은 앞서 설명된 바 있는 겹침형 강유전체 랜덤 액세서메모리의 실시예에 따라 유사하게 변경되어 실시될 수 있다.
한편, 상기와 같은 겹침형 강유전체 랜덤 액세서 메모리의 구동 방법은 다음과 같다.
먼저, 본 발명의 겹침형 랜덤 액세서 메모리의 각 단위 메모리 셀들은, 제20도에 도시된 바와 같이, 전하 충전용 저장 트랜지스터(21), 이 저장 트랜지스터(21)를 통하여 인가되는 전하를 충전하여 반영구적으로 유지하는 강유전체 캐패시터(23a), 강유전체 캐패시터(23a)와 직렬로 접속되어 강유전체 캐패시터(23a)의 충전에 의해 연쇄적으로 충전되어 일시적으로 충전 상태를 유지하는 유전체 캐패시터(23b) 및 강유전체 캐패시터(23a)와 유전체 캐패시터(23b)와의 접속점에 접속되어 유전체 캐패시터(23b)에 충전된 전하를 선택적으로 방전하는 구실을 하는 선택 방전용의 선택 트랜지스터(22)를 구비하고, 유전체 캐패시터(23b)의 일측 단자를 플레이트 라인에 접속되며, 전하의 층,방전에 의한 2진 신호를 증폭하여 주는 센서 증폭기가 플레이트 라인을 공유하도록 형성되어 구동되는데, 특히 각 단위 메모리 셀들의 저장 트랜지스터(21) 및 선택 트랜지스터(22)의 공통 게이트(24)들을 연결시켜 워드 라인(W)으로 하고, 각 단위 메모리 셀들의 저장 트랜지스터(21) 및 선택 트랜지스터(22)의 드레인(21d,22d)들을 연결시켜 비트 라인(B)으로 하여 구동한다.
실제 구동 방법은, 제21도에 도시된 바와 같은, 쓰기 및 읽기 신호 전압을 인가하여, 2진 신호를 기록하는 단계 및 2진 신호를 읽는 단계를 포함하여 이루어진다.
즉, 2진 신호를 기록하는 단계에서는, 쓰기"1"의 부펄스와 같은 전압 신호를 워드 라인 및 비트 라인에 각각 인가하여, 저장 트랜지스터(21)를 도통시켜 강유전체 캐패시터(23a) 및 유전체 캐패시터(23b)에 전하를 충전하여 '1'을 기록하며, 쓰기"0"의 정펄스와 같은 전압 신호를 워드 라인 및 비트 라인에 인가하여, 선택 트랜지스터(22)를 도통시켜 유전체 캐패시터(23b)에 충전된 전하를 방전시켜 '0'을 기록한다.
그리고, 2진 신호를 읽는 단계에서는, 읽기"0"에 도시된 바와 같이, 워드 라인(W) 및 비트 라인(B)에 양의 전압 신호를 인가하여 "0"을 읽고, 읽기"1"에 도시된 바와 같이, 워드 라인(W) 및 비트 라인(B)에 부펄스 전압 신호를 인가하여 "1"을 읽는다. 이와 같은, 논리적 정보의 읽기는 유전체 전극이 센서와 연결되면서 워드 라인(W)과 비트 라인(B)의 신호에 의해 충방전 상태가 센서에 감지된다. 오프 상태를 읽고 나면 캐패시터가 다시 충전 상태가 되므로 방전시키는 과정을 추가하여 원래의 상태를 유지시킨다. 즉, '1'의 값을 읽은 후에는, '1'의 값을 회복시키기 위하여 쓰기"1"과 같은 부펄스 전압을 워드 라인(W)과 비트 라인(B)에 각각 인가하여 '1'을 재차 기록해주어야 한다.
이상 설명한 바와 같이, 본 발명에 따른 겹침형 강유전체 랜덤 액세서 메모리는 강유전체 캐패시터와 유전체 캐패시터로 구성된 두 개의 캐패시터 및 저장 트랜지스터와 상기 두 캐패시터의 중간 전극에 유도된 전하를 방전시켜주기 위한 선택 트랜지스터를 구비하되, 이들 두 트랜지스터들을 게이트를 공유시켜 겹침형으로 형성하고, 더욱이 두 개의 캐패시터들도 트랜지스터에 겹쳐 형성함으로써, 메모리셀들의 고집적화를 이를 수 있는 장점이 있다.
제1도 내지 제4도는 선출원된 강유전체 랜덤 엑세스 메모리 중, p-채널의 저장 트랜지스터와 n-채널의 선택 트랜지스터를 구비한 강유전체 랜덤 엑세스 메모리 셀의 작동 원리를 설명하기 위한 등가 회로도,
제5도는 제1도 내지 제4도의 메모리 셀들에 있어서, 인접한 셀들의 드레인을 공유하게 한 강유전체 랜덤 액세서 메모리의 등가 회로도,
제6도는 제5도의 강유전체 다이내믹 랜덤 액세서 메모리의 절개 평면도,
제7도는 제6도의 A-A' 라인을 따라 절개한 수직 단면도,
제8도는 제6도의 B-B' 라인을 따라 절개한 수직 단면도,
제9도는 본 발명에 따른 겹침형 강유전체 랜덤 액세서 메모리의 단위 셀의 등가 회로도,
제10도는 제9도의 강유전체 랜덤 액세서 메모리 셀의 단면도,
제11도 내지 제19도는 제9도의 겹침형 강유전체 랜덤 액세서 메모리 셀의 제조 단계별 공정 후의 단면도,
제20도는 비트 라인과 워드 라인이 표시된 제9도의 겹침형 강유전체 랜덤 액세서 메모리 셀의 등가 회로도,
그리고 제21도는 제20도의 비트 라인과 워드 라인에 인가하는 각종 구동 신호들의 파형도이다.
* 도면의 주요부분에 대한 부호의 설명
1. 저장 트랜지스터 2. 선택 트랜지스터
3. 강유전체 캐패시터 4. 유전체 캐패시터
11., 12., 13. 메모리 셀들의 인접 트랜지스터들
11a, 11b, 11c. 인접 셀의 저장 트랜지스터 및 그 공통 드레인
12a, 12b, 12c. 인접 셀의 선택 트랜지스터 및 그 공통 드레인
13a, 13b, 13c. 인접 셀의 저장 트랜지스터 및 그 공통 드레인
21. 저장 트랜지스터 22. 선택 트랜지스터
23. 강유전체 및 유전체 캐패시터
24. 공통 게이트 25. 강유전체
26. 유전체 27, 27b. 공통 드레인(비트 라인)
27a. 상부 전극 28. 저항성 격벽층
29a,29b. 바닥 전극 30. 제2절연층

Claims (16)

  1. 상부 전극, 중간 전극 및 하부 전극을 구비하여 이들 전극들사이에 강유전체 및 유전체를 채우고 상기 중간 전극을 공유하도록 형성된 강유전체 캐패시터 및 유전체 캐패시터, 상기 두 캐패시터들에 전하를 충전되도록 하여 정보를 저장되게 하는 저장 트랜지스터 및 상기 커패시터들에 저장된 전하를 선택적으로 방전시키는 선택 트랜지스터를 구비한 단위 메모리 셀들과 이 단위 메모리 셀들을 전기적으로 구동하기 위한 워드 라인 및 비트 라인을 구비한 강유전체 랜덤 액세서 메모리에 있어서,
    상기 단위 메모리 셀들을 상기 기판 상에 고밀도로 집적하기 위하여, 상기 저장 트랜지스터와 상기 선택 트랜지스터는 상하로 겹쳐져 기판 상에 형성되어 있고, 상기 저장 트랜지스터의 게이트 및 상기 선택 트랜지스터의 게이트는 하나의 공통 전극으로 공유되도록 형성된 것을 특징으로 하는 겹침형 강유전체 랜덤 액세서 메모리.
  2. 제1항에 있어서,
    상기 강유전체 캐패시터 및 유전체 캐패시터는 상기 저장 트랜지스터 혹은 선택 트랜지스터의 소스 혹은 드레인 상부에 형성된 것을 특징으로 하는 겹침형 강유전체 랜덤 액세서 메모리.
  3. 제2항에 있어서,
    상기 저장 트랜지스터는 NMOS 트랜지스터이고, 상기 선택 트랜지스터는 상기 공통 게이트 상부에 p+-p-p+형의 반도체 물질로된 소스와 드레인이 집적되어 형성된 PMOS 박막 트랜지스터인 것을 특징으로 하는 겹침형 강유전체 랜덤 액세서 메모리.
  4. 제2항에 있어서,
    상기 선택 트랜지스터는 NMOS 트랜지스터이고, 상기 저장 트랜지스터는 상기 공통 게이트 상부에 p+-p-p+형의 반도체 물질로된 소스와 드레인이 집적되어 형성된 PMOS 박막 트랜지스터인 것을 특징으로 하는 겹침형 강유전체 랜덤 액세서 메모리.
  5. 제2항에 있어서,
    상기 저장 트랜지스터는 PMOS 트랜지스터이고, 상기 선택 트랜지스터는 상기 공통 게이트 상부에 소스와 드레인이 집적되어 형성된 박막 트랜지스터인 것을 특징으로 하는 겹침형 강유전체 랜멈 액세서 메모리 .
  6. 제2항에 있어서,
    상기 선택 트랜지스터는 PMOS 트랜지스터이고, 상기 저장 트랜지스터는 상기 공통 게이트 상부에 소스와 드레인이 집적되어 형성된 박막 트랜지스터인 것을 특징으로 하는 겹침형 강유전체 랜덤 액세서 메모리.
  7. 제1항 내지 제7항 중 어느 한 항에 있어서,
    상기 단위 메모리 셀들의 공통 게이트를 도전성 박막으로 연결하여 워드 라인으로 하고, 상기 저장 트랜지스터 및 선택 트랜지스터의 소스 혹은 드레인을 각각 접속하고 이들을 상기 단위 메모리 셀 별로 도전성 박막으로 연결하여 비트 라인으로 한 것을 특징으로 하는 겹침형 강유전체 랜덤 액세서 메모리.
  8. 제7항에 있어서,
    상기 강유전체 캐패시터에서 강유전체층의 상부 및 하부에는 각각 도전형 보호막이 더 형성된 것을 특징으로 하는 겹침형 강유전체 랜덤 액세서 메모리.
  9. 제1도전형의 기판과, 이 기판 상에 게이트 및 제2도전형의 물질로 형성된 소스와 드레인을 구비하여 된 제1트랜지스터들 상에 제2트랜지스터들 및 강유전체 캐패시터 및 유전체 캐패시터들을 형성하는 겹침형 강유전체 랜덤 액세서 메모리를 제조하는 방법에 있어서,
    상기 노출된 소스와 드레인의 상부 및 이 소스와 드레인의 노출부 이외의 영역 상부와 게이트를 덮고 있는 제1절연층 상부에 하부 전극 물질을 증착하여 하부 전극층을 형성하는 단계;
    상기 하부 전극층 상에 강유전체 물질을 증착하여 강유전체층을 형성하는 단계;
    상기 강유전체층을 식각하여 강유전체 캐패시터를 형성하는 단계;
    상기 하부 전극층을 식각하여 상기 소스 및 드레인 상부에 하부 전극을 형성하는 단계;
    상기 제1절연층, 하부 전극 및 강유전체 캐패시터의 상부에 저항성 격벽층을 형성하는 단계;
    상기 드레인 상부의 전극 및 강유전체 캐패시터 상부의 상기 저항성 격벽층을 식각하여 상기 드레인 상부의 전극 및 강유전체 캐패시터를 노출시키는 단계;
    상기 저항성 격벽층, 상기 드레인 상부의 전극 및 상기 강유전체 캐패시터 상부에 제1'도전형의 반도체 물질을 증착하여 제1'도전형의 반도체층을 형성하는 단계;
    상기 게이트 상부에 형성된 상기 제1'도전형의 반도체층의 중앙부에 제1도전형의 영역을 형성하는 단계;
    상기 제1도전형의 영역을 포함하는 상기 제1'도전형의 반도체층 상에 유전체를 적층한 다음 상기 저장 트랜지스터의 드레인 상부 영역을 선택적으로 식각하여 상기 제1'도전형의 반도체층을 노출시킨 유전체층을 형성하는 단계;
    상기 유전체층 상에 제2절연층을 형성하는 단계;
    상기 드레인 상부의 제2절연층을 식각하여 상기 제1'도전형의 반도체층을 노출시키고, 상기 소스 상부의 상기 제2 절연층을 식각하여 상기 유전체층을 노출시키는 단계; 및
    상기 제1'도전형의 반도체층 및 유전체층의 노출부 상에 금속을 증착하여 각각의 전극들을 형성하는 단계;를
    포함하는 것을 특징으로 하는 겹침형 강유전체 랜덤 액세서 메모리의 제조 방법.
  10. 제9항에 있어서,
    상기 강유전체층을 형성하는 단계의 직전 및 직후에 각각 강유전체를 보호하기 위한 전도성 보호막을 형성하는 단계;를 더 포함하는 것을 특징으로 하는 겹침형 강유전체 랜덤 액세서 메모리의 제조 방법.
  11. 제9항에 있어서,
    상기 제1도전형, 제2도전형 및 제1'도전형은 각각 p형, n형 및 p+형인 것을 특징으로 하는 겹침형 강유전체 랜덤 액세서 메모리의 제조 방법.
  12. 각 메모리 단위셀들에, 전하 충전용 저장 트랜지스터, 이 저장 트랜지스터를 통하여 인가되는 전하를 충전하여 반영구적으로 유지하는 강유전체 캐패시터, 상기 강유전체 캐피시터와 직렬로 접속되어 상기 강유전체 캐패시터의 충전에 의해 연쇄적으로 충전되어 일시적으로 충전상태를 유지하는 유전체 캐패시터 및 상기 강유전체 캐패시터와 유전체 캐패시터와의 접속점에 접속되어 상기 유전체 캐패시터에 충전된 전하를 선택적으로 방전하는 구실을 하는 선택 방전용의 선택 트랜지스터를구비하고, 상기 유전체 캐패시터의 일측 단자를 플레이트 라인에 접속시키며 상기 전하의 층,방전에 의한 2진 신호를 증폭하여 주는 센서 증폭 수단이 상기 플레이트 라인을 공유하도록하여 구동하는 겹침형 강유전체 랜덤 억세스 메모리의 구동 방법에 있어서,
    상기 각 단위 셀들의 저장 트랜지스터 및 선택 트랜지스터의 공통 게이트들을 연결시켜 워드 라인으로 하고, 상기 각 단위 셀들의 저장 트랜지스터 및 선택 트랜지스터의 드레인들을 연결시켜 비트 라인으로하여 구동하되,
    상기 2진 신호를 기록하는 단계; 및
    상기 2진 신호를 읽는 단계;를
    포함하는 것을 특징으로 하는 겹침형 강유전체 랜덤 액세스 메모리의 구동 방법.
  13. 제12항에 있어서,
    상기 2진 신호를 기록하는 단계에서, 상기 저장 트랜지스터를 도통시켜 상기 강유전체 캐패시터 및 상기 선택 캐패시터에 전하를 충전하여 '1'을 기록하며, 상기 선택 트랜지스터를 도통시켜 상기 유전체 캐패시터에 충전된 전하를 방전시켜 '0'을 기록하는 것을 특징으로 하는 겹침형 강유전체 랜덤 액세스 메모리의 구동 방법.
  14. 제13항에 있어서,
    상기 2진 신호를 기록하는 단계에서, 상기 워드 라인 및 비트 라인에 양의 전압 신호를 인가하여 "0"을 기록하고, 상기 워드 라인 및 비트 라인에 음의 전압 신호를 인가하여 "1"을 기록하는 것을 특징으로 하는 겹침형 강유전체 랜덤 액세스 메모리의 구동 방법.
  15. 제12항에 있어서,
    상기 2진 신호를 읽는 단계에서, 상기 워드 라인 및 비트 라인에 양의 전압 신호를 인가하여 "0"을 읽고, 상기 워드 라인 및 비트 라인에 음의 전압 신호를 인가하여 "1"을 읽는 것을 특징으로 하는 겹침형 강유전체 랜덤 엑세스 메모리의 구동 방법.
  16. 제15항에 있어서,
    상기 '1'의 값을 읽은 후에는 상기 '1'의 값을 회복시키기 위하여 상기 워드 라인과 비트 라인에 음의 전압을 인가하여 '1'을 재차 기록하여 주는 것을 특징으로 하는 겹침형 강유전체 랜덤 액세스 메모리의 구동 방법.
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