JP3430117B2 - 強誘電体メモリ及びその動作制御方法並びに強誘電体メモリセル構造及びその製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、強誘電体メモリ
及びその動作制御方法並びに強誘電体メモリセル構造及
びその製造方法に係り、詳しくは、データを記憶する複
数の強誘電体容量とスイッチング動作を行う複数のメモ
リセルトランジスタとによりメモリセルが構成された強
誘電体メモリ及びその動作制御方法並びに強誘電体メモ
リセル構造及びその製造方法に関する。

【０００２】

【従来の技術】半導体記憶装置は大別して、電源をオフ
すると記憶データが消えてしまう、いわゆる揮発性メモ
リと、電源をオフしても記憶データが保持される、いわ
ゆる不揮発性メモリとに二分される。前者の代表はＲＡ
Ｍ(Random Access Memory)として知られている一方、後
者の代表はＲＯＭ(Read Only Memory)として知られて
いる。これらのメモリはほとんどが、集積度の点で優れ
ているＭＯＳ(Metal Oxide Semiconductor)型トランジ
スタによって構成されている。

【０００３】また、ＲＡＭはＲＯＭに比較して上述した
ような高集積化の利点をより大きく生かせるため、コス
トダウンが図れるので、データ機器などの各種の記憶装
置に広く適用されている。また、ＲＡＭのうち、広く用
いられているＤ(Dynamic)ＲＡＭでは、容量（キャパシ
タ）を利用してその容量の電荷の有無によりデータを記
憶するので、高集積化に伴う半導体基板上での容量の占
有面積の制約に因る記憶能力の低下を補うために、容量
の構造に種々の工夫がなされている。

【０００４】ところで、ＲＡＭの一種として、上述の容
量を構成する誘電体材料として強誘電体を用いた強誘電
体メモリが開発されており、この強誘電体メモリは記憶
保持に強誘電体の分極現象を利用することにより、電源
をオフしても記憶データが消えない不揮発性のＲＡＭと
して動作する。

【０００５】図１２は、例えば特許第２６７４７７５号
公報に開示されている、従来の強誘電体メモリを示す回
路図である。同図に示すように、強誘電体メモリは、記
憶を保持する強誘電体容量１０２と、この強誘電体容量
１０２が直列に接続されてスイッチング動作を行うメモ
リセルトランジスタ１０１とにより構成されて、１ビッ
トのデータを記憶するメモリセル１０４を備えている。
メモリセルトランジスタ１０１のゲート電極にはワード
線ＷＬが接続され、強誘電体容量１０２のメモリセルト
ランジスタ１０１が接続されている側と反対側の電極に
はプレート線ＰＬが接続されている。また、メモリセル
トランジスタ１０１の強誘電体容量１０２が接続されて
いる側と反対側の電極にはビット線ＢＬが接続され、さ
らにこのビット線ＢＬには差動型センス増幅器１０３が
接続されている。この強誘電体メモリは、１つの強誘電
体容量１０２と１つのメモリセルトランジスタ１０１と
によりメモリセル１０４が構成されているのが特徴にな
っている。

【０００６】図１３は、他の従来例を示すもので、例え
ば特許第２７３６０７２号公報に開示されている、２つ
の強誘電体容量を有する強誘電体メモリを示す回路図で
ある。同図に示すように、強誘電体メモリは、各々１ビ
ットのデータを記憶する複数のメモリセル１２０、１２
２、１２４及び１２６を備えている。ここで、１つのメ
モリセル１２０は、直列に接続された２つの強誘電体容
量１２１Ａ及び１２１Ｂと、これら直列接続容量１２１
Ａ及び１２１Ｂが直例に接続されたメモリセルトランジ
スタ１２８とにより構成されている。

【０００７】同様にして、メモリセル１２２は、直列に
接続された２つの強誘電体容量１２３Ａ及び１２３Ｂと
メモリセルトランジスタ１２９とにより、メモリセル１
２４は、直列に接続された２つの強誘電体容量１２５Ａ
及び１２５Ｂとメモリセルトランジスタ１３１とによ
り、またメモリセル１２６は、直列に接続された２つの
強誘電体容量１２７Ａ及び１２７Ｂとメモリセルトラン
ジスタ１３３とにより、それぞれ構成されている。

【０００８】第１のワード線１３０は、メモリセル１２
０及び１２２の各々のメモリセルトランジスタ１２８及
び１２９の各々のゲート電極に接続され、第２のワード
線１３２は、メモリセル１２４及び１２６の各々のメモ
リセルトランジスタ１３１及び１３３の各々のゲート電
極に接続されている。第１のビット線１３４及び第２の
ビット線１３６はそれぞれ、第１のワード線１３０及び
第２のワード線１３２と直交している。また、第１の対
線１４１を構成している共通線１３８及び１４０はそれ
ぞれ、メモリセル１２０及び１２２の各々の強誘電体容
量１２１Ａ、１２３Ａ及び１２１Ｂ、１２３Ｂの一方の
電極に接続されている。また、第２の対線１４５を構成
している共通線１４２及び１４４はそれぞれ、メモリセ
ル１２４及び１２６の各々の強誘電体容量１２５Ａ、１
２７Ａ及び１２５Ｂ、１２７Ｂの一方の電極に接続され
ている。この強誘電体メモリは、上述のように１つのメ
モリセル例えばメモリセル１２０は、直列に接続された
２つの強誘電体容量１２１Ａ及び１２１Ｂと、１つのメ
モリセルトランジスタ１２８とにより構成されているの
が特徴になっている。

【０００９】

【発明が解決しようとする課題】ところで、特許第２６
７４７７５号公報記載の従来の強誘電体メモリでは、１
つの強誘電体容量を用いて強誘電体メモリを構成してい
るため、データ読み出し時に参照電位が変化し易いの
で、データ識別誤りが生じ易くなる、という問題があ
る。すなわち、データ読み出し時には、レベル１とレベ
ル０とを識別する基準となる参照電位をビット線に与え
るが、上述の強誘電体容量に特性のばらつきや劣化等が
生ずると、これが直接に参照電位に影響してその値を変
化させるようになるので、参照電位は最適値からずれる
ようになる。そして、最悪の場合には、１、０の識別が
困難になって、データ識別誤りが生ずるようになる。ま
た、特許第２７３６０７２号公報記載の従来の強誘電体
メモリでは、直列に接続された２つの強誘電体容量を用
いてメモリセルが構成されているので、原理的に参照電
位が固定されるため上述のような欠点は防止されるが、
１ビット当たりのメモリセルの占有面積が大きくなる、
という問題がある。すなわち、１ビットのデータを記憶
するために２つの強誘電体メモリを用いているので、メ
モリセルが強誘電体容量２つ分の面積を必要とするた
め、結果的にメモリセルが占有する面積を増加させるこ
とになる。

【００１０】この発明は、上述の事情に鑑みてなされた
もので、参照電位の変化に起因するデータ識別誤りを生
じさせることなく、１ビットのデータを記憶するのに必
要なメモリセルの占有面積を低減することができるよう
にした強誘電体メモリ及びその動作制御方法並びに強誘
電体メモリセル構造及びその製造方法を提供することを
目的としている。

【００１１】

【００１２】

【００１３】

【課題を解決するための手段】上記課題を解決するため
に、請求項１記載の発明は、強誘電体の分極現象を利用
することによりデータを記憶する強誘電体メモリに係
り、直列に接続された第１、第２及び第３の３個の強誘
電体容量と、第１及び第２の２個のメモリセルトランジ
スタとによりメモリセルが構成され、上記３個の強誘電
体容量のうち、上記第１及び第２の強誘電体容量の互い
に接続されている側の電極が共に上記第１のメモリセル
トランジスタを介して第１のビット線に接続され、上記
第２及び第３の強誘電体容量の互いに接続されている側
の電極が共に上記第２のメモリセルトランジスタを介し
て第２のビット線に接続され、上記第１及び第２のメモ
リセルトランジスタが共通のワード線に接続されている
ことを特徴としている。

【００１４】請求項２記載の発明は、請求項１記載の強
誘電体メモリに係り、上記第１の強誘電体容量のビット
線が接続されていない側の電極には第１のプレート線が
接続され、上記第３の強誘電体容量のビット線が接続さ
れていない側の電極には第２のプレート線が接続されて
いることを特徴としている。

【００１５】請求項３記載の発明は、請求項１又は２記
載の強誘電体メモリに係り、上記第１のビット線に対応
した第１の参照電位印加用ビット線及び上記第２のビッ
ト線に対応した第２の参照電位印加用ビット線が設けら
れ、上記第１のビット線及び第１の参照電位印加用ビッ
ト線が第１の差動型センス増幅器に接続され、上記第２
のビット線及び第２の参照電位印加用ビット線が第２の
差動型センス増幅器に接続されていることを特徴として
いる。

【００１６】請求項４記載の発明は、直列に接続された
第１、第２及び第３の３個の強誘電体容量と、第１及び
第２の２個のメモリセルトランジスタとによりメモリセ
ルが構成され、上記３個の強誘電体容量のうち、上記第
１及び第２の強誘電体容量の互いに接続されている側の
電極が共に上記第１のメモリセルトランジスタを介して
第１のビット線に接続され、上記第２及び第３の強誘電
体容量の互いに接続されている側の電極が共に上記第２
のメモリセルトランジスタを介して第２のビット線に接
続され、上記第１及び第２のメモリセルトランジスタが
共通のワード線に接続され、上記第１の強誘電体容量の
ビット線が接続されていない側の電極には第１のプレー
ト線が接続され、上記第３の強誘電体容量のビット線が
接続されていない側の電極には第２のプレート線が接続
されている強誘電体メモリの動作制御方法に係り、上記
第１の強誘電体容量の分極方向を設定することにより上
記第１のビット線に読み出されるデータを記憶する段階
と、上記第３の強誘電体容量の分極方向を設定すること
により上記第２のビット線に読み出されるデータを記憶
する段階とを含んでデータの書き込みを行うことを特徴
としている。

【００１７】請求項５記載の発明は、請求項４記載の強
誘電体メモリの動作制御方法に係り、上記ワード線に対
して上記第１及び第２のメモリセルトランジスタがオン
する電圧を加えた状態で、上記第１のプレート線と第１
のビット線との間及び上記第２のプレート線と第２のビ
ット線との間に電圧を加えることにより、上記第１及び
第３の強誘電体容量の分極方向を設定することを特徴と
している。

【００１８】請求項６記載の発明は、請求項４記載の強
誘電体メモリの制御方法に係り、上記データ読み出しを
行った後、上記ワード線に対して上記第１及び第２のメ
モリセルトランジスタがオフする電圧を加えた状態で、
データ読み出し時と反対方向に上記第１のプレート線と
第２のプレート線との間に電圧を加えることにより、上
記第１の強誘電体容量から第３の強誘電体容量の分極の
向きと大きさを変化させる段階を経た後、請求項5記載
の方法で上記第１及び第３の強誘電体容量の分極方向を
設定することを特徴としている。

【００１９】請求項７記載の発明は、直列に接続された
第１、第２及び第３の３個の強誘電体容量と、第１及び
第２の２個のメモリセルトランジスタとによりメモリセ
ルが構成され、上記３個の強誘電体容量のうち、上記第
１及び第２の強誘電体容量の互いに接続されている側の
電極が共に上記第１のメモリセルトランジスタを介して
第１のビット線に接続され、上記第２及び第３の強誘電
体容量の互いに接続されている側の電極が共に上記第２
のメモリセルトランジスタを介して第２のビット線に接
続され、上記第１及び第２のメモリセルトランジスタが
共通のワード線に接続され、上記第１の強誘電体容量の
ビット線が接続されていない側の電極には第１のプレー
ト線が接続され、上記第３の強誘電体容量のビット線が
接続されていない側の電極には第２のプレート線が接続
されている強誘電体メモリの動作制御方法に係り、上記
第１及び第２のプレート線のいずれか一方を接地状態に
して上記第１のプレート線と第２のプレート線との間に
電圧を加え、上記ワード線に対して上記第１及び第２の
メモリセルトランジスタがオンする電圧を加えることに
より、書き込まれたデータに応じた電圧変化を上記第１
及び第２のビット線に生じさせる段階を含んでデータの
読み出しを行うことを特徴としている。

【００２０】請求項８記載の発明は、請求項７記載の強
誘電体メモリの動作制御方法に係り、上記第１及び第２
のビット線に生じる電圧変化を、差動型センス増幅器に
より、定電圧に予備充電されている他のビット線との電
位差を検出する段階を含んで行うことを特徴としてい
る。

【００２１】また、請求項９記載の発明は、請求項８記
載の強誘電体メモリの動作制御方法に係り、上記第１及
び第２のビット線のいずれか一方との電位差を検出する
ために用いるビット線を予備充電する電圧値として、上
記第１のプレート線と第２のプレート線との間に加える
電圧の略１／３を用い、他方のビット線との電位差を検
出するために用いるビット線を予備充電する電圧値とし
て、上記第１のプレート線と第２のプレート線との間に
加える電圧の略２／３を用いることを特徴としている。

【００２２】請求項１０記載の発明は、直列に接続され
た第１、第２及び第３の３個の強誘電体容量と、第１及
び第２の２個のメモリセルトランジスタとによりメモリ
セルが構成され、上記３個の強誘電体容量のうち、上記
第１及び第２の強誘電体容量の互いに接続されている側
の電極が共に上記第１のメモリセルトランジスタを介し
て第１のビット線に接続され、上記第２及び第３の強誘
電体容量の互いに接続されている側の電極が共に上記第
２のメモリセルトランジスタを介して第２のビット線に
接続され、上記第１及び第２のメモリセルトランジスタ
が共通のワード線に接続され、上記第１の強誘電体容量
のビット線が接続されていない側の電極には第１のプレ
ート線が接続され、上記第３の強誘電体容量のビット線
が接続されていない側の電極には第２のプレート線が接
続されている強誘電体メモリの動作制御方法に係り、上
記データ読み出しを行った後に、上記第１又は第２のプ
レート線のうち接地されている方のプレート線を、接地
されていない方のプレート線と同電位にする段階と、そ
の後上記第１及び第２のプレート線を接地する段階と、
その後上記第１及び第２のビット線を接地する段階とを
含んでデータの再書き込みを行うことを特徴としてい
る。

【００２３】請求項１１記載の発明は、直列に接続され
た第１、第２及び第３の３個の強誘電体容量と、第１及
び第２の２個のメモリセルトランジスタとによりメモリ
セルが構成され、上記３個の強誘電体容量のうち、上記
第１及び第２の強誘電体容量の互いに接続されている側
の電極が共に上記第１のメモリセルトランジスタを介し
て第１のビット線に接続され、上記第２及び第３の強誘
電体容量の互いに接続されている側の電極が共に上記第
２のメモリセルトランジスタを介して第２のビット線に
接続され、上記第１及び第２のメモリセルトランジスタ
が共通のワード線に接続され、上記第１の強誘電体容量
のビット線が接続されていない側の電極には第１のプレ
ート線が接続され、上記第３の強誘電体容量のビット線
が接続されていない側の電極には第２のプレート線が接
続されている強誘電体メモリの動作制御方法に係り、上
記データ読み出しを行った後に、上記ワード線に対して
上記第１及び第２のメモリセルトランジスタがオフする
電圧を加えた状態で、データ読み出し時と反対方向に上
記第１のプレート線と第２のプレート線との間に電圧を
加えることにより、上記第１の強誘電体容量から第３の
強誘電体容量の分極方向と大きさを変化させる段階を経
た後、上記第１あるいは第２のプレート線のうち接地し
ている方のプレート線を、接地していない方のプレート
線と同電位にする段階と、その後上記第１及び第２のプ
レート線を接地する段階と、その後上記第１及び第２の
ビット線を接地する段階とを含んでデータの再書き込み
を行うことを特徴としている。

【００２４】

【００２５】請求項１２記載の発明は、強誘電体の分極
現象を利用することによりデータを記憶する強誘電体メ
モリに係り、複数個のメモリセルトランジスタと、該メ
モリセルトランジスタよりも１個多い直列に接続された
強誘電体容量とによりメモリセルが構成され、上記強誘
電体容量のうち、第ｋ（ｋは整数）番目と第ｋ＋１番目
の強誘電体容量の互いに接続されている側の電極が共に
第ｋ番目のメモリセルトランジスタを介して第ｋ番目の
ビット線に接続され、上記メモリセルトランジスタのゲ
ート電極には共通のワード線が接続され、第１番目の強
誘電体容量のビット線が接続されていない側の電極には
第１のプレート線が接続され、最終番目の強誘電体容量
のビット線が接続されていない側の電極には第２のプレ
ート線が接続されていることを特徴としている。

【００２６】請求項１３記載の発明は、複数個のメモリ
セルトランジスタと、該メモリセルトランジスタよりも
１個多い直列に接続された強誘電体容量とによりメモリ
セルが構成され、上記強誘電体容量のうち、第ｋ（ｋは
整数）番目と第ｋ＋１番目の強誘電体容量の互いに接続
されている側の電極が共に第ｋ番目のメモリセルトラン
ジスタを介して第ｋ番目のビット線に接続され、上記メ
モリセルトランジスタのゲート電極には共通のワード線
が接続され、第１番目の強誘電体容量のビット線が接続
されていない側の電極には第１のプレート線が接続さ
れ、最終番目の強誘電体容量のビット線が接続されてい
ない側の電極には第２のプレート線が接続されている強
誘電体メモリの動作制御方法に係り、上記ワード線に対
して上記メモリセルトランジスタがオンする電圧を加え
た状態で、すべてのプレート線とビット線との間に電圧
を加えることにより、上記強誘電体容量の分極方向を設
定してデータの書き込みを行うことを特徴としている。

【００２７】請求項１４記載の発明は、複数個のメモリ
セルトランジスタと、該メモリセルトランジスタよりも
１個多い直列に接続された強誘電体容量とによりメモリ
セルが構成され、上記強誘電体容量のうち、第ｋ（ｋは
整数）番目と第ｋ＋１番目の強誘電体容量の互いに接続
されている側の電極が共に第ｋ番目のメモリセルトラン
ジスタを介して第ｋ番目のビット線に接続され、上記メ
モリセルトランジスタのゲート電極には共通のワード線
が接続され、第１番目の強誘電体容量のビット線が接続
されていない側の電極には第１のプレート線が接続さ
れ、最終番目の強誘電体容量のビット線が接続されてい
ない側の電極には第２のプレート線が接続されている強
誘電体メモリの動作制御方法に係り、上記データ読み出
しを行った後、上記ワード線に対して上記メモリセルト
ランジスタがオフする電圧を加えた状態で、データ読み
出し時と反対方向に上記第１のプレート線と第２のプレ
ート線との間に電圧を加えることにより、すべての強誘
電体容量の分極の向きと大きさを変化させる段階を経た
後、請求項１３記載の方法で上記強誘電体容量の分極方
向を設定してデータの書き込みを行うことを特徴として
いる。

【００２８】請求項１５記載の発明は、複数個のメモリ
セルトランジスタと、該メモリセルトランジスタよりも
１個多い直列に接続された強誘電体容量とによりメモリ
セルが構成され、上記強誘電体容量のうち、第ｋ（ｋは
整数）番目と第ｋ＋１番目の強誘電体容量の互いに接続
されている側の電極が共に第ｋ番目のメモリセルトラン
ジスタを介して第ｋ番目のビット線に接続され、上記メ
モリセルトランジスタのゲート電極には共通のワード線
が接続され、第１番目の強誘電体容量のビット線が接続
されていない側の電極には第１のプレート線が接続さ
れ、最終番目の強誘電体容量のビット線が接続されてい
ない側の電極には第２のプレート線が接続されている強
誘電体メモリの動作制御方法に係り、上記第１及び第２
のプレート線のいずれか一方を接地状態にして上記第１
のプレート線と第２のプレート線との間に電圧を加え、
上記ワード線に対して上記第１及び第２のメモリセルト
ランジスタがオンする電圧を加えることにより、書き込
まれたデータに応じた電圧変化をすべてのビット線に生
じさせる段階を含んでデータの読み出しを行うことを特
徴としている。

【００２９】請求項１６記載の発明は、請求項１５記載
の強誘電体メモリの動作制御方法に係り、上記第１及び
第２のビット線に生じる電圧変化を、差動型センス増幅
器により、定電圧に予備充電されている他のビット線と
の電位差を検出する段階を含んで行うことを特徴として
いる。

【００３０】請求項１７記載の発明は、請求項１６記載
の強誘電体メモリの動作制御方法に係り、上記ｋ番目の
２のビット線との電位差を検出するために用いるビット
線を予備充電する電圧値として、上記第１のプレート線
と第２のプレート線との間に加える電圧の略ｋ／（Ｎ＋
１）を用いることを特徴としている。

【００３１】請求項１８記載の発明は、複数個のメモリ
セルトランジスタと、該メモリセルトランジスタよりも
１個多い直列に接続された強誘電体容量とによりメモリ
セルが構成され、上記強誘電体容量のうち、第ｋ（ｋは
整数）番目と第ｋ＋１番目の強誘電体容量の互いに接続
されている側の電極が共に第ｋ番目のメモリセルトラン
ジスタを介して第ｋ番目のビット線に接続され、上記メ
モリセルトランジスタのゲート電極には共通のワード線
が接続され、第１番目の強誘電体容量のビット線が接続
されていない側の電極には第１のプレート線が接続さ
れ、最終番目の強誘電体容量のビット線が接続されてい
ない側の電極には第２のプレート線が接続されている強
誘電体メモリの動作制御方法に係り、上記データ読み出
しを行った後に、上記第１又は第２のプレート線のうち
接地されている方のプレート線を、接地されていない方
のプレート線と同電位にする段階と、その後上記第１及
び第２のプレート線を接地する段階と、その後すべての
ビット線を接地する段階とを含んでデータの再書き込み
を行うことを特徴としている。

【００３２】また、請求項１９記載の発明は、複数個の
メモリセルトランジスタと、該メモリセルトランジスタ
よりも１個多い直列に接続された強誘電体容量とにより
メモリセルが構成され、上記強誘電体容量のうち、第ｋ
（ｋは整数）番目と第ｋ＋１番目の強誘電体容量の互い
に接続されている側の電極が共に第ｋ番目のメモリセル
トランジスタを介して第ｋ番目のビット線に接続され、
上記メモリセルトランジスタのゲート電極には共通のワ
ード線が接続され、第１番目の強誘電体容量のビット線
が接続されていない側の電極には第１のプレート線が接
続され、最終番目の強誘電体容量のビット線が接続され
ていない側の電極には第２のプレート線が接続されてい
る強誘電体メモリの動作制御方法に係り、上記データ読
み出しを行った後に、上記ワード線に対して上記メモリ
セルトランジスタがオフする電圧を加えた状態で、デー
タ読み出し時と反対方向に上記第１のプレート線と第２
のプレート線との間に電圧を加えることにより、すべて
の強誘電体容量の分極方向と大きさを変化させる段階を
経た後、上記第１あるいは第２のプレート線のうち接地
している方のプレート線を、接地していない方のプレー
ト線と同電位にする段階と、その後上記第１及び第２の
プレート線を接地する段階と、その後すべてのビット線
を接地する段階とを含んでデータの再書き込みを行うこ
とを特徴としている。

【００３３】また、請求項２０記載の発明は、半導体基
板上に第１、第２及び第３の強誘電体容量と、第１及び
第２のメモリセルトランジスタとから構成されたメモリ
セルが形成されてなる強誘電体メモリセル構造に係り、
上記半導体基板上の所望領域にそれぞれ形成された上記
第１のメモリセルトランジスタとして動作する第１のＭ
ＩＳ型トランジスタ及び上記第２のメモリセルトランジ
スタとして動作する第２のＭＩＳ型トランジスタが第１
の層間絶縁膜により覆われ、該第１の層間絶縁膜上には
上記第１及び第２のＭＩＳ型トランジスタの素子領域に
それぞれ接続された第１及び第２のビット配線が形成さ
れ、該第１及び第２のビット配線を覆うように上記第１
の層間絶縁膜上に第２の層間絶縁膜が形成され、該第２
の層間絶縁膜上には上記第１、第２及び第３の強誘電体
容量が形成され、該第１、第２及び第３の強誘電体容量
を直列に接続する配線構造が形成されたことを特徴とし
ている。

【００３４】請求項２１記載の発明は、請求項２０記載
の強誘電体メモリセル構造に係り、上記配線構造の一部
を上記第１及び第２のＭＩＳ型トランジスタの素子領域
に接続する埋め込み配線が形成されたことを特徴として
いる。

【００３５】請求項２２記載の発明は、請求項２０又は
２１記載の強誘電体メモリセル構造に係り、上記第１、
第２及び第３の強誘電体容量を覆うように上記第２の層
間絶縁膜上に第３の層間絶縁膜が形成され、該第３の層
間絶縁膜に上記配線構造が形成されたことを特徴として
いる。

【００３６】請求項２３記載の発明は、請求項２０、２
１又は２２記載の強誘電体メモリセル構造に係り、上記
第１、第２及び第３の強誘電体容量はそれぞれ、強誘電
体膜の両面に上部電極及び下部電極が形成された積層構
造からなることを特徴としている。

【００３７】請求項２４記載の発明は、強誘電体メモリ
セル構造の製造方法に係り、半導体基板の所望領域に第
１のＭＩＳ型トランジスタ及び第２のＭＩＳ型トランジ
スタを形成し、上記半導体基板を覆うように第１の層間
絶縁膜を形成するトランジスタ形成工程と、上記第１の
層間絶縁膜上に上記第１及び第２のＭＩＳ型トランジス
タの素子領域にそれぞれ接続するように第１及び第２の
ビット配線を形成するビット配線形成工程と、上記第１
及び第２のビット配線を覆うように上記第１の層間絶縁
膜上に第２の層間絶縁膜を形成した後、該第２の層間絶
縁膜上に第１、第２及び第３の強誘電体容量を形成する
強誘電体容量形成工程と、上記第１、第２及び第３の強
誘電体容量を覆うように上記第２の層間絶縁膜上に第３
の層間絶縁膜を形成した後、該第３の層間絶縁膜に上記
第１、第２及び第３の強誘電体容量を直列に接続する配
線構造を形成する配線構造形成工程とを含むことを特徴
としている。

【００３８】請求項２５記載の発明は、請求項２４記載
の強誘電体メモリセル構造の製造方法に係り、上記強誘
電体容量形成工程は、第１の導体膜、強誘電体膜及び第
２の導体膜を順次に成膜して積層膜を形成した後、該積
層膜を所望の形状にパターニングすることを特徴として
いる。

【００３９】

【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態について説明する。説明は実施例を用いて
具体的に行う。 ◇第１実施例 図１は、この発明の第１実施例である強誘電体メモリの
構成を示す回路図、図２は同強誘電体メモリの第１の動
作制御方法を説明するタイミング図、図３は同強誘電体
メモリの第２の動作制御方法を説明するタイミング図、
また、図４は同強誘電体メモリに用いられる強誘電体メ
モリセル構造を示す断面図、図５及び図６は同強誘電体
メモリセル構造の製造方法を工程順に示す工程図、図７
及び図８は同強誘電体メモリに用いられる強誘電体メモ
リセル構造の他の例を示す断面図である。この例の強誘
電体メモリ１は、図１に示すように、直列に接続された
第１〜第３の３つの強誘電体容量３９〜４１と、２つの
ＭＯＳ型トランジスタ（メモリセルトランジスタ）２
５、２６とにより構成された、２ビットのデータを記憶
するメモリセル２を備えている。メモリセル２の第１の
ＭＯＳ型トランジスタ２５及び第２のＭＯＳ型トランジ
スタ２６のそれぞれのゲート電極は、ワード線ＷＬ１に
共通に接続されている。後述するように第１のＭＯＳ型
トランジスタ２５の一方の電極となるドレイン領域３２
は、プラグ導体５１及びビット配線３７を通じてビット
線ＢＬ１Ａに接続される一方、同トランジスタ２５の他
方の電極となるソース領域３１は、プラグ導体５７及び
局所配線４２を通じて第１の強誘電体容量３９と第２の
強誘電体容量４０とに共通に接続されている。

【００４０】また、後述するように第２のＭＯＳ型トラ
ンジスタ２６の一方の電極となるソース領域３３は、プ
ラグ導体５２及びビット配線３８を通じてビット線ＢＬ
１Ｂに接続される一方、同トランジスタ２６の他方の電
極となるドレイン領域３４は、プラグ導体５８及び局所
配線４３を通じて第２の強誘電体容量４０と第３の強誘
電体容量４１とに共通に接続されている。さらに、直列
に接続されている第１〜第３の強誘電体容量３９〜４１
の第１の強誘電体容量３９は、プレート線ＰＬ１Ａに接
続され、第３の強誘電体容量４１は、プレート線ＰＬ１
Ｂに接続されている。

【００４１】同様に、他のメモリセル３は、直列に接続
された第１〜第３の３つの強誘電体容量９〜１１と、２
つのＭＯＳ型トランジスタ（メモリセルトランジスタ）
５、６とにより、２ビットのデータを記憶するように構
成されている。ここで、各強誘電体容量９〜１１及び各
トランジスタ５、６はそれぞれ、上述の各強誘電体容量
３９〜５１及び各トランジスタ２５、２６と略同一に構
成されている。ビット線ＢＬ２Ｂ及びＢＬ３Ａは差動型
センス増幅器２３に接続されている。

【００４２】ビット線ＢＬ１Ａは差動型センス増幅器２
１に接続され、ビット線ＢＬ１Ｂは差動型センス増幅器
２２に接続されている。差動型センス増幅器２１から参
照電位がビット線ＢＬ０Ｂを通じてビット線ＢＬ１Ａに
対応して、また差動型センス増幅器２２から参照電位が
ビット線ＢＬ２Ａを通じてビット線ＢＬ１Ｂに対応して
それぞれ与えられる。ここで、ビット線ＢＬ０Ｂ及びＢ
Ｌ２Ａにはワード線ＷＬ１に接続されるメモリセルは接
続することができない。例えば、図４に示したように、
ビット線ＢＬ２Ａに接続されているメモリセル３はワー
ド線ＷＬ１には接続されずに、ワード線ＷＬ２に接続さ
れている。

【００４３】次に、図２のタイミング図を参照して、こ
の例の強誘電体メモリの第１の動作制御方法について説
明する。説明は、データ読み出し方法、データ再書き込
み方法の順序で行うものとする。初期状態として、ワー
ド線ＷＬ１、プレート線ＰＬ１Ａ及びＰＬ１Ｂ、ビット
線ＢＬ０Ｂ、ＢＬ１Ａ、ＢＬ１Ｂ及びＢＬ２Ａはそれぞ
れ接地されている。まず、時刻ｔ１において、プレート
線ＰＬ１Ａの電位をＶｃｃ（電源電位）に上昇させる。
次に、時刻ｔ２において、ビット線ＢＬ０Ｂ及びＢＬ１
Ａの電位をＶｃｃ／３に上昇させ、同時に、ビット線Ｂ
Ｌ１Ｂ及びＢＬ２Ａの電位を２Ｖｃｃ／３に予備充電さ
せる。ここで、上述のプレート線ＰＬ１Ａの電位を上昇
させる前に、ビット線ＢＬ０Ｂ、ＢＬ１Ａ、ＢＬ１Ｂ及
びＢＬ２Ａを予備充電しても良いが、この場合には、プ
レート線ＰＬ１Ａとビット線ＢＬ０Ｂ、ＢＬ１Ａ、ＢＬ
１Ｂ及びＢＬ２Ａとのカップリングが生じて、プレート
線ＰＬ１Ａの電位上昇時に、予備充電したビット線ＢＬ
０Ｂ、ＢＬ１Ａ、ＢＬ１Ｂ及びＢＬ２Ａの電位が変化す
る可能性があるため、上述したようにプレート線ＰＬ１
Ａの電位の上昇を先に行うのが望ましい。

【００４４】次に、時刻ｔ３において、ワード線ＷＬ１
の電位を、Ｖｃｃにメモリセルトランジスタのしきい値
電圧を加えた値よりも高く上昇させる。これにより、第
１〜第３の強誘電体容量３９〜４１に書き込まれたデー
タに従って、予備充電されたビット線ＢＬ１Ａ及びＢＬ
１Ｂの電位がそれぞれ、ａ、ｃのように上昇するか、
ｂ、ｄのように下降する。その後、時刻ｔ４において、
差動型センス増幅器２１によりビット線ＢＬ０Ｂ及びＢ
Ｌ１Ａ間の電位差を増幅すると共に、差動型センス増幅
器２２によりビット線ＢＬ１Ｂ及びＢＬ２Ａ間の電位差
を増幅する。この結果、ビット線ＢＬ１Ａ及びＢＬ１Ｂ
に発生する（読み出される）信号をそれぞれ、Ｖｃｃ又
は接地のいずれかに拘束する。以上により、データ読み
出し動作が終了する。

【００４５】次に、上述したように、各強誘電体容量３
９〜４１に書き込まれたデータに従って、予備充電され
たビット線ＢＬ１Ａ及びＢＬ１Ｂの電位がそれぞれ、
ａ、ｃのように上昇するか、ｂ、ｄのように下降するか
の理由について説明する。各強誘電体容量３９〜４１に
書き込まれたデータは、各強誘電体容量３９〜４１の残
留分極の向きにより、２種類の状態が存在する。すなわ
ち、予めビット線ＢＬ１Ａ及びＢＬ１Ｂとプレート線Ｐ
Ｌ１Ａ及びＰＬ１Ｂとを用いて、直列に接続されている
各強誘電体容量３９〜４１に電圧を加えて、その電圧を
除くと、強誘電体メモリの原理により各強誘電体容量３
９〜４１に残留分極が発生する。ここで、例えばビット
線側がプレート線側よりも電位が高い状態で電圧を加え
た場合に得られたデータを１、逆にビット線側がプレー
ト線側よりも電位が低い状態で電圧を加えた場合に得ら
れたデータを０として、各強誘電体容量３９〜４１に書
き込まれているデータに応じて、ビット線ＢＬ１Ａ及び
ＢＬ１Ｂにどのような電位が読み出されるかを説明す
る。

【００４６】（１）第１の強誘電体容量３９にデータ
１、第３の強誘電体容量４１にデータ１が書き込まれて
いる場合 この場合は、プレート線ＰＬ１Ａの電位を上昇させるこ
とによって、第１〜第３の強誘電体容量３９〜４１に電
圧が加わることになるが、その電圧の向きは第３の強誘
電体容量４１に対しては書き込み時と逆方向に、第１の
強誘電体容量３９に対しては同方向になる。ところで、
強誘電体容量では、残留分極を生じさせたのと逆方向に
電圧を加える場合、同方向に電圧を加える場合と比較し
て分極変化量が大きくなるという性質がある。すなわ
ち、逆方向に電圧を加える場合は、同方向に電圧を加え
る場合よりも実効的な容量値が大きくなる。したがっ
て、第３の強誘電体容量４１は第１の強誘電体容量３９
と比較して、実効的な容量値が大きいとみなせる。第２
の強誘電体容量４０については、書き込み時に電圧を加
えていないので、実効的な容量値は特定できないが、第
１の強誘電体容量３９の容量値以上で、第３の強誘電体
容量４１の容量値以下の値しかとることができない。

【００４７】直列に接続された第１〜第３の強誘電体容
量３９〜４１に電圧を加えた場合、そのうちの一つの強
誘電体容量に加わる電圧は、その容量値が大きいほど低
くなる。したがって、第１〜第３の強誘電体容量３９〜
４１がすべて等しい実効的な容量値を有する場合と比較
して、第３の強誘電体容量４１に加わる電圧は低くな
り、第１の強誘電体容量３９に加わる電圧は高くなる。
プレート線ＰＬ１Ａ及びＰＬ１Ｂ間にＶｃｃを加える場
合は、第１〜第３の強誘電体容量３９〜４１の実効的な
容量値が等しいならば、それぞれにＶｃｃ／３の電圧が
加わることになるので、この場合は、第３の強誘電体容
量４１にはＶｃｃ／３よりも低い電圧が加わり、第１の
強誘電体容量３９にはＶｃｃ／３よりも高い電圧が加わ
ることになる。そのため、ビット線ＢＬ１Ａに読み出さ
れる電位はａのようにＶｃｃ／３よりも高くなり、ビッ
ト線ＢＬ１Ｂに読み出される電位はｃのように２Ｖｃｃ
／３よりも高くなる。

【００４８】（２）第１の強誘電体容量３９にデータ
０、第３の強誘電体容量４１にデータ１が書き込まれて
いる場合 この場合は、書き込み時に第２の強誘電体容量４０にも
電圧が加わって、その電圧の向きは第１の強誘電体容量
３９と第３の強誘電体容量４１とでは逆方向になる。し
たがって、プレート線ＰＬ１Ａの電位を上昇させること
により、第３の強誘電体容量４１から第１の強誘電体容
量３９に加わる電圧の向きは、第３の強誘電体容量４１
に対しては書き込み時とは逆方向に、第２の強誘電体容
量４０に対しては同方向に、また第１の強誘電体容量３
９に対しては逆方向になる。それゆえ、実効的な容量値
は、第１の強誘電体容量３９と第３の強誘電体容量４１
とが等しくなり、これらの値より第２の強誘電体容量４
０の値は小さくなるので、第１の強誘電体容量３９と第
３の強誘電体容量４１とに加わる電圧は、Ｖｃｃ／３よ
りも低くなる。そのため、ビット線ＢＬ１Ａに読み出さ
れる電位はｂのようにＶｃｃ／３よりも低くなり、ビッ
ト線ＢＬ１Ｂに読み出される電位はｃのように２Ｖｃｃ
／３よりも高くなる。

【００４９】（３）第１の強誘電体容量３９にデータ
１、第３の強誘電体容量４１にデータ０が書き込まれて
いる場合 この場合は、書き込み時に第２の強誘電体容量４０にも
電圧が加わって、その電圧の向きは第１の強誘電体容量
３９と第３の強誘電体容量４１とでは逆方向になる。し
たがって、プレート線ＰＬ１Ａの電位を上昇させること
により、第３の強誘電体容量４１から第１の強誘電体容
量３９に加わる電圧の向きは、第３の強誘電体容量４１
に対しては書き込み時とは同方向に、第２の強誘電体容
量４０に対しては同方向に、また第１の強誘電体容量３
９に対しては同方向になる。それゆえ、実効的な容量値
は、第１の強誘電体容量３９と第３の強誘電体容量４１
とが等しくなり、これらの値より第２の強誘電体容量４
０の値は大きくなるので、第１の強誘電体容量３９と第
３の強誘電体容量４１とに加わる電圧は、Ｖｃｃ／３よ
りも高くなる。そのため、ビット線ＢＬ１Ａに読み出さ
れる電位はａのようにＶｃｃ／３よりも高くなり、ビッ
ト線ＢＬ１Ｂに読み出される電位はｄのように２Ｖｃｃ
／３よりも低くなる。

【００５０】（４）第１の強誘電体容量３９にデータ
０、第３の強誘電体容量４１にデータ０が書き込まれて
いる場合 この場合は、書き込み時に第２の強誘電体容量４０には
電圧が加わらない。したがって、プレート線ＰＬ１Ａの
電位を上昇させることにより、第３の強誘電体容量４１
から第１の強誘電体容量３９に加わる電圧の向きは、第
３の強誘電体容量４１に対しては書き込み時とは同方向
に、第１の強誘電体容量３９に対しては逆方向になる。
それゆえ、実効的な容量値は、第１の強誘電体容量３９
よりも第３の強誘電体容量４１が小さくなり、第２の強
誘電体容量４０の値は第１の強誘電体容量３９の容量値
よりも低く、かつ第３の強誘電体容量４１の容量値より
も高くなるので、第１の強誘電体容量３９に加わる電圧
はＶｃｃ／３よりも低くなり、第３の強誘電体容量４１
に加わる電圧はＶｃｃ／３よりも高くなる。そのため、
ビット線ＢＬ１Ａに読み出される電位はｂのようにＶｃ
ｃ／３よりも低くなり、ビット線ＢＬ１Ｂに読み出され
る電位はｄのように２Ｖｃｃ／３よりも低くなる。

【００５１】次に、データ再書き込み方法について説明
する。第１〜第３の強誘電体容量３９〜４１にデータを
再書き込みするために、時刻ｔ５において、プレート線
ＰＬ１Ｂの電位をＶｃｃに上昇させた後、時刻ｔ７にお
いて、プレート線ＰＬ１Ａ及びＰＬ１Ｂを接地する。次
に、時刻ｔ８において、ビット線ＢＬ０Ｂ、ＢＬ１Ａ、
ＢＬ１Ｂ及びＢＬ２Ａを接地する。これにより、時刻ｔ
５から時刻ｔ７までの間、あるいは時刻ｔ７から時刻ｔ
８までの間のいずれかにおいて、再書き込みされるデー
タに従って、プレート線ＰＬ１Ａとビット線ＢＬ１Ａと
の間及びプレート線ＰＬ１Ｂとビット線ＢＬ１Ｂとの
間、すなわち第１の強誘電体容量３９及び第３の強誘電
体容量４１間にＶｃｃが加わる。

【００５２】したがって、時刻ｔ８においては、第１の
強誘電体容量３９及び第３の強誘電体容量４１間にはＶ
ｃｃが加わっていない状態になるので、残留分極によっ
て保持されるデータが書き込まれる。すなわち、読み出
されたデータが１であった場合は、ビット線電位がＶｃ
ｃになっているので、時刻ｔ５から時刻ｔ７までの間は
強誘電体容量には電圧が加わらず、また時刻ｔ７から時
刻ｔ８までの間にビット線側の電位が高い状態で強誘電
体容量に電圧が加わり、時刻ｔ８においてその電圧が除
かれるので、データ１が書き込まれることになる。

【００５３】また、読み出されたデータが０であった場
合は、ビット線電位が接地になっているので、時刻ｔ５
から時刻ｔ７までの間にプレート線側の電位が高い状態
で強誘電体容量に電圧が加わり、時刻ｔ７においてその
電圧が除かれるので、データ０が書き込まれることにな
る。そして、最後に時刻ｔ９において、ワード線ＷＬ１
を接地することにより、データ再書き込み動作が終了す
る。

【００５４】なお、データの書き込みを行う場合には、
時刻ｔ６において、データに応じた電位をビット線ＢＬ
１Ａ及びＢＬ１Ｂに与えて、時刻ｔ７以降はデータ再書
き込みと同様な動作を行う。

【００５５】次に、図３のタイミング図を参照して、こ
の例の強誘電体メモリの第２の動作制御方法について説
明する。なお、時刻ｔ４までに行われるデータ読み出し
動作は、図２の第１の動作制御方法と略同様なのでその
説明は省略する。その後、書き込み時に第２の強誘電体
容量４０に電圧がかからない場合に、この第２の強誘電
体容量４０の実効的な容量値をより最適な値に近くする
ために、時刻ｔ５において、ワード線ＷＬ１を接地す
る。次に、時刻ｔ６において、プレート線ＰＬ１Ａを接
地すると共に、プレート線ＰＬ１Ｂの電位をＶｃｃに上
昇させて、第１〜第３の強誘電体容量３９〜４１に電圧
をかける。次に、時刻ｔ７において、プレート線ＰＬ１
Ａの電位をＶｃｃに上昇させることにより、各強誘電体
容量３９〜４１に電圧がかからない状態にした後に、時
刻ｔ８において、ワード線ＷＬ１の電位を、Ｖｃｃにメ
モリセルトランジスタのしきい値電圧を加えた値よりも
高く上昇させる。

【００５６】この後は、時刻ｔ９〜時刻ｔ１２におい
て、図２の第１の動作制御方法における時刻ｔ６〜時刻
ｔ９の動作と略同様な動作を行うことにより、データ再
書き込みあるいはデータ書き込み動作が終了する。

【００５７】上述したようにこの例の強誘電体メモリに
よれば、データ読み出し時のビット線電位が、データに
従って、１つのビット線ＢＬ１ＡではＶｃｃ／３よりも
高い値か低い値になる一方、他のビット線ＢＬ１Ｂでは
２Ｖｃｃ／３よりも高い値か低い値になるので、ビット
線ＢＬ１Ａに対する参照電位をＶｃｃ／３に、ビット線
ＢＬ１Ｂに対する参照電位を２Ｖｃｃ／３に設定するこ
とにより参照電位を固定することができるため、常に最
適値に固定された参照電位を用いることができる。した
がって、参照電位の変化に起因するデータ識別誤りを生
じさせることがなくなる。また、この例の強誘電体メモ
リによれば、直列に接続された第１〜第３の強誘電体容
量３９〜４１と、２つのメモリセルトランジスタ２５、
２６とにより構成されて、２ビットのデータを記憶する
メモリセル２を備えているので、１ビットのデータを記
憶するのに必要なメモリセルの占有面積は、強誘電体容
量１．５個分に減少する。

【００５８】次に、図４を参照して、この例の強誘電体
メモリに用いられる強誘電体メモリセル構造を説明す
る。この強誘電体メモリセル構造は、図４に示すよう
に、例えばＰ型シリコン基板３０の一部には選択的に素
子領域となるＮ型ソース領域３１及びドレイン領域３２
が形成されると共に、ソース領域３１とドレイン領域３
２との間のチャネル領域上にはゲート酸化膜２７を介し
て、多結晶シリコン等からなるゲート電極３５が形成さ
れている。ゲート電極３５を含む全面はシリコン酸化膜
等からなる第１の層間絶縁膜４７で覆われて、第１のＭ
ＯＳ型トランジスタ２５が形成されている。同様に、Ｐ
型シリコン基板３０の他部には選択的に素子領域となる
Ｎ型ソース領域３３及びドレイン領域３４が形成される
と共に、ソース領域３３とドレイン領域３４との間のチ
ャネル領域上にはゲート酸化膜２８を介して、多結晶シ
リコン等からなるゲート電極３６が形成されている。そ
して、ゲート電極３６を含む全面はシリコン酸化膜等か
らなる第１の層間絶縁膜４７で覆われて、第２のＭＯＳ
型トランジスタ２６が形成されている。これら第１及び
第２のＭＯＳ型トランジスタ２５、２６はそれぞれ、前
述したように、メモリセルトランジスタとして用いられ
る。ゲート電極３５及び３６は共に、ワード線ＷＬ１に
接続される。なお、Ｎ型ソース領域３１とＮ型ドレイン
領域３２、Ｎ型ソース領域３３とＮ型ドレイン領域３４
は実質的に同じ機能を有しており、相互に入れ替え可能
になっている。

【００５９】第１の層間絶縁膜４７上には、第１のＭＯ
Ｓ型トランジスタ２５のＮ型ドレイン領域３２とプラグ
導体５１を通じて接続されたビット配線３７、及び第２
のＭＯＳ型トランジスタ２６のＮ型ソース領域３３とプ
ラグ導体５２を通じて接続されたビット配線３８が形成
されている。ビット配線３７及び３８はそれぞれ、前述
したようにビット線ＢＬ１Ａ及びビット線ＢＬ１Ｂに接
続される。

【００６０】ビット配線３７及び３８を含む第１の層間
絶縁膜４７の全面はシリコン酸化膜等からなる第２の層
間絶縁膜４８で覆われている。この第２の層間絶縁膜４
８上には、第１の強誘電体容量３９、第２の強誘電体容
量４０及び第３の強誘電体容量４１が形成されている。
第１〜第３の強誘電体容量３９〜４１はそれぞれ、下部
電極３９Ａ〜４１Ａ、強誘電体膜３９Ｂ〜４１Ｂ及び上
部電極３９Ｃ〜４１Ｃからなる積層構造に構成されてい
る。第１及び第３の強誘電体容量３９及び４１の下部電
極３９Ａ及び４１Ａはそれぞれ、プレート線ＰＬ１Ａ及
びＰＬ１Ｂに接続される。

【００６１】第１〜第３の強誘電体容量３９〜４１を含
む第２の層間絶縁膜４８の全面はシリコン酸化膜等から
なる第３の層間絶縁膜４９で覆われている。この第３の
層間絶縁膜４９には、第１の強誘電体容量３９の上部電
極３９Ｃに接続されたプラグ導体５３、第２の強誘電体
容量４０の下部電極４０Ａ及び上部電極４０Ｃに各々接
続されたプラグ導体５４及び５５、第３の強誘電体容量
４１の上部電極４１Ｃに接続されたプラグ導体５６が形
成されている。また、第１〜第３の層間絶縁膜４７〜４
９にはそれぞれ全膜厚を貫通するように、第１のＭＯＳ
型トランジスタ２５のＮ型ソース領域３１に接続された
プラグ導体５７及び第２のＭＯＳ型トランジスタ２６の
Ｎ型ドレイン領域３４に接続されたプラグ導体５８が形
成されている。また、第３の層間絶縁膜４９上には、各
プラグ導体５３、５４及び５７を接続する局所配線４２
が形成されると共に、各プラグ導体５５、５６及び５８
を接続する局所配線４３が形成されている。したがっ
て、第１〜第３の強誘電体容量３９〜４１は互いに直列
に接続されるように配置されている。そして、局所配線
４２、４３を含む第３の層間絶縁膜４９上には、シリコ
ン酸化膜等からなる最終絶縁膜５０で覆われて、外部雰
囲気から保護されている。

【００６２】次に、図５及び図６を参照して、同強誘電
体メモリセル構造の製造方法について工程順に説明す
る。まず、図５（ａ）に示すように、例えばＰ型シリコ
ン基板３０を用いてその一部及び他部にそれぞれ、周知
のフォトリソグラフィ法、イオン注入法等を利用して、
選択的に素子領域となるＮ型ソース領域３１及びドレイ
ン領域３２、Ｎ型ソース領域３３及びドレイン領域３
４、ゲート酸化膜２７及びゲート電極３５、ゲート酸化
膜２８及びゲート電極３６を形成する。次に、ＣＶＤ法
等により、全面にシリコン酸化膜等からなる第１の層間
絶縁膜４７を成膜して、第１及び第２のＭＯＳ型トラン
ジスタ２５、２６を形成する。

【００６３】次に、図５（ｂ）に示すように、フォトリ
ソグラフィ法により、第１のＭＯＳ型トランジスタ２５
のＮ型ドレイン領域３２及び第２のＭＯＳ型トランジス
タ２６のＮ型ソース領域３３上の第１の層間絶縁膜４７
にコンタクト孔を形成した後、各コンタクト孔内に、Ｃ
ＶＤ法等により多結晶シリコン等を埋め込んでプラグ導
体５１、５２をそれぞれ形成する。次に、ＣＶＤ法等に
より全面にアルミニウム等を形成した後、フォトリソグ
ラフィ法によりパターニングして、プラグ導体５１、５
２にそれぞれ接続するようにビット配線３７、３８を形
成する。

【００６４】次に、図６（ｃ）に示すように、ＣＶＤ法
等により、全面にシリコン酸化膜等からなる第２の層間
絶縁膜４８を成膜して第１の層間絶縁膜４７を覆う。次
に、ＣＶＤ法等により全面に、ポリシリコン膜などから
なる第１の導体膜、強誘電体膜及びポリシリコン膜等か
らなる第２の導体膜を順次に成膜して積層した後、パタ
ーニングして第１の強誘電体容量３９、第２の強誘電体
容量４０及び第３の強誘電体容量４１を形成する。第１
〜第３の強誘電体容量３９〜４１はそれぞれ、下部電極
３９Ａ〜４１Ａ、強誘電体膜３９Ｂ〜４１Ｂ及び上部電
極３９Ｃ〜４１Ｃからなる積層構造に構成される。

【００６５】次に、図６（ｄ）に示すように、ＣＶＤ法
等により、全面にシリコン酸化膜等からなる第３の層間
絶縁膜４９を成膜して第２の層間絶縁膜４８を覆う。次
に、フォトリソグラフィ法により、第１の強誘電体容量
３９の上部電極３９Ｃ、第２の強誘電体容量４０の下部
電極４０Ａ及び上部電極４０Ｃ、及び第３の強誘電体容
量４１の上部電極４１Ｃ上の第３の層間絶縁膜４９にそ
れぞれ、コンタクト孔を形成する。同時に、第１及び第
２のＭＯＳ型トランジスタ２５、２６のＮ型ソース領域
３１及びドレイン領域３４上の第１〜第３の層間絶縁膜
４７〜４９にそれぞれ全膜厚を貫通するように、コンタ
クト孔を形成する。次に、ＣＶＤ法等により各コンタク
ト孔内に多結晶シリコン等を埋め込んで、プラグ導体５
３〜５８をそれぞれ形成する。次に、ＣＶＤ法等により
全面にアルミニウム等を形成した後、フォトリソグラフ
ィ法によりパターニングして、各プラグ導体５３、５４
及び５７を接続する局所配線４２を形成すると共に、各
プラグ導体５５、５６及び５８を接続する局所配線４３
を形成する。そして、ＣＶＤ法等により、局所配線４
２、４３を含む第３の層間絶縁膜４９上にシリコン酸化
膜等からなる最終絶縁膜５０を成膜して、図４の強誘電
体メモリセル構造を完成させる。

【００６６】図７は、この例の強誘電体メモリに用いら
れる強誘電体メモリセル構造の他の例を示す断面図であ
る。この強誘電体メモリセル構造の構成が、図４に示し
たそれと大きく異なるところは、第２の層間絶縁膜４８
上に形成した３つの強誘電体容量を直列に接続する配線
構造を変更するようにした点である。すなわち、この強
誘電体メモリセル構造は、図７に示すように、第１の強
誘電体容量３９と第２の強誘電体容量４０との下部電極
は共通電極３９Ａになっていて、この共通電極３９Ａは
プラグ導体６１を通じて局所配線４２に接続されてい
る。第１の強誘電体容量３９の上部電極３９Ｃは、プラ
グ導体６２及び局所配線４５を通じてプレート線ＰＬ１
Ａに接続されている。

【００６７】第３の強誘電体容量４１の下部電極４１Ａ
はプラグ導体６６を通じて局所配線４３に接続されると
共に、プラグ導体６４、局所配線４４及びプラグ導体６
３を通じて第２の強誘電体容量４０の上部電極４０Ｃに
接続されている。また、第３の強誘電体容量４１の上部
電極４１Ｃは、プラグ導体６５及び局所配線４６を通じ
てプレート線ＰＬ１Ｂに接続されている。この強誘電体
メモリセル構造を製造するには、図６（ｃ）、（ｄ）の
製造工程において、各強誘電体容量の積層構造及び配線
パターンを変更するだけで容易に製造することができ
る。これ以外は、上述した図４の強誘電体メモリセル構
造と略同様である。それゆえ、図７において、図４の構
成部分と対応する部分には、同一の番号を付してその説
明を省略する。

【００６８】図８は、この例の強誘電体メモリに用いら
れる強誘電体メモリセル構造の他の例を示す断面図であ
る。この強誘電体メモリセル構造の構成が、図７に示し
たそれと大きく異なるところは、第２の層間絶縁膜４８
上に形成した３つの強誘電体容量を直列に接続する配線
構造を変更するようにした点である。すなわち、この強
誘電体メモリセル構造は、図８に示すように、第１の強
誘電体容量３９と第２の強誘電体容量４０との下部電極
は共通電極３９Ａになっていて、この共通電極３９Ａは
プラグ導体６７を通じて第１のＭＯＳ型トランジスタ２
５のＮ型ソース領域３１に接続されている。また、第３
の強誘電体容量４１の下部電極４１Ａはプラグ導体６８
を通じて第２のＭＯＳ型トランジスタ２６のＮ型ドレイ
ン領域３４に接続されている。これ以外は、上述した図
７の強誘電体メモリセル構造と略同様である。

【００６９】このように、この例の構成によれば、直列
に接続された第１〜第３の３個の強誘電体容量３９〜４
１と、第１及び第２の２個のメモリセルトランジスタ２
５、２６とによりメモリセル２を構成して、２ビットの
データを記憶させるようにしたので、原理的に参照電位
を固定することができる。また、１ビットのデータを記
憶するのに必要なメモリセルの占有面積を、強誘電体容
量１．５個分に減少させることができる。したがって、
参照電位の変化に起因するデータ識別誤りを生じさせる
ことなく、１ビットのデータを記憶するのに必要なメモ
リセルの占有面積を低減することができる。

【００７０】◇第２実施例 図９は、この発明の第２実施例である強誘電体メモリの
構成を示す回路図、図１０は同強誘電体メモリの第１の
動作制御方法を説明するタイミング図、図１１は同強誘
電体メモリの第２の動作制御方法を説明するタイミング
図である。この例の強誘電体メモリ２０は、図９に示す
ように、直列に接続された複数の強誘電体容量Ｃ（１）
〜Ｃ（Ｎ＋１）と、複数のＭＯＳ型トランジスタ（メモ
リセルトランジスタ）Ｔｒ（１）〜Ｔｒ（Ｎ）とにより
構成されたメモリセルを備えている。各ＭＯＳ型トラン
ジスタＴｒ（１）〜Ｔｒ（Ｎ）のそれぞれのゲート電極
は、ワード線ＷＬに共通に接続されている。各ＭＯＳ型
トランジスタＴｒ（１）〜Ｔｒ（Ｎ）の一方の電極はそ
れぞれビット線ＢＬＴ（１）〜ＢＬＴ（Ｎ）に接続され
る一方、同トランジスタＴｒ（１）〜Ｔｒ（Ｎ）の他方
の電極はそれぞれ隣接している両強誘電体容量に共通に
接続されている。

【００７１】直列に接続されている複数の強誘電体容量
Ｃ（１）〜Ｃ（Ｎ＋１）の一方の端の強誘電体容量Ｃ
（１）は第２のプレート線ＰＬＢに接続され、他方の端
の強誘電体容量Ｃ（Ｎ＋１）は第１のプレート線ＰＬＡ
に接続されている。ビット線ＢＬＮ（１）〜ＢＬＮ
（Ｎ）にはそれぞれ参照電位が与えられ、各ビット線Ｂ
ＬＮ（１）〜ＢＬＮ（Ｎ）及び各ビット線ＢＬＴ（１）
〜ＢＬＴ（Ｎ）はそれぞれ差動型センス増幅器７１（７
１（１）〜７１（Ｎ））に接続されている。ここで、あ
る値ｋを（１〜Ｎ）までの整数としたときに、例えば直
列に接続されている複数の強誘電体容量Ｃ（ｋ）〜Ｃ
（ｋ＋１）の共通接点は、ＭＯＳ型トランジスタＴｒ
（ｋ）を介してビット線ＢＬＴ（ｋ）に接続されている
ことになる。

【００７２】次に、図１０のタイミング図を参照して、
この例の強誘電体メモリの第１の動作制御方法について
説明する。説明は、データ読み出し方法、データ再書き
込み方法の順序で行うものとする。初期状態として、ワ
ード線ＷＬ、プレート線ＰＬＡ及びＰＬＢ、ビット線Ｂ
ＬＴ（１）〜ＢＬＴ（Ｎ）及びＢＬＮ（１）〜ＢＬＮ
（Ｎ）はそれぞれ接地されている。まず、時刻ｔ１にお
いて、プレート線ＰＬＡの電位をＶｃｃに上昇させ、そ
の後時刻ｔ２において、ビット線ＢＬＴ（ｋ）及びＢＬ
Ｎ（ｋ）の電位をｋＶｃｃ／（Ｎ＋１）に予備充電す
る。ここで、上述のプレート線ＰＬＡの電位を上昇させ
る前に、ビット線ＢＬＴ（ｋ）及びＢＬＮ（ｋ）を予備
充電しても良いが、この場合には、プレート線ＰＬＡと
ビット線ＢＬＴ（ｋ）及びＢＬＮ（ｋ）とのカップリン
グが生じて、プレート線ＰＬＡの電位上昇時に、予備充
電したビット線ＢＬＴ（ｋ）及びＢＬＮ（ｋ）の電位が
変化する可能性があるため、上述したようにプレート線
ＰＬＡの電位の上昇を先に行うのが望ましい。

【００７３】次に、時刻ｔ３において、ワード線ＷＬの
電位を、Ｖｃｃにメモリセルトランジスタのしきい値電
圧を加えた値よりも高く上昇させる。これにより、強誘
電体容量Ｃ（１）〜Ｃ（Ｎ）に書き込まれたデータに従
って、予備充電されたビット線ＢＬＴ（ｋ）がそれぞ
れ、ｅのように上昇するか、ｆのように下降する。その
後、時刻ｔ４において、ビット線ＢＬＴ（ｋ）とＢＬＮ
（ｋ）の組に結合されている差動型センス増幅器７１に
より、ビット線ＢＬＴ（ｋ）とＢＬＮ（ｋ）との電位差
を増幅することにより、ビット線ＢＬＴ（ｋ）に発生す
る信号をＶｃｃ又は接地のいずれかに拘束する。以上に
より、データ読み出し動作が終了する。

【００７４】次に、データ再書き込み方法について説明
する。強誘電体容量Ｃ（１）〜Ｃ（Ｎ＋１）にデータを
再書き込みするために、時刻ｔ５において、プレート線
ＰＬＢの電位をＶｃｃに上昇させた後、時刻ｔ７におい
て、プレート線ＰＬＡ及びＰＬＢを接地する。次に、時
刻ｔ８において、ビット線ＢＬＴ（ｋ）及びＢＬＮ
（ｋ）を接地する。これにより、時刻ｔ５から時刻ｔ７
までの間、あるいは時刻ｔ７から時刻ｔ８までの間のい
ずれかにおいて、再書き込みされるデータに従って、強
誘電体容量Ｃ（１）〜Ｃ（Ｎ）に電圧Ｖｃｃが加わり、
時刻ｔ８には強誘電体容量Ｃ（１）及びＣ（Ｎ）には電
圧が加わらない状態になることにより、残留分極によっ
て保持されるデータが書き込まれる。また、強誘電体容
量Ｃ（ｋ）（ｋ＝２〜（Ｎ−１））には、データに依存
してＢＬ（ｋ−１）とＢＬ（ｋ）との間の電位差が加わ
る。最後に、時刻ｔ９において、ワード線ＷＬを接地す
ることにより、データ再書き込み動作が終了する。

【００７５】なお、データの書き込みを行う場合には、
時刻ｔ６において、データに応じた電位をビット線ＢＬ
（ｋ）に与えて、時刻ｔ７以降はデータ再書き込みと同
様な動作を行う。

【００７６】次に、図１１のタイミング図を参照して、
この例の強誘電体メモリの第２の動作制御方法について
説明する。なお、時刻ｔ４までに行われるデータ読み出
し動作は、図１０の第１の動作制御方法と略同様なので
その説明は省略する。その後、書き込み時に強誘電体容
量Ｃ（１）〜Ｃ（Ｎ）に電圧がかからない場合に、この
強誘電体容量Ｃ（１）〜Ｃ（Ｎ）の実効的な容量値をよ
り最適な値に近くするために、時刻ｔ５において、ワー
ド線ＷＬを接地する。次に、時刻ｔ６において、プレー
ト線ＰＬＡを接地すると共に、プレート線ＰＬＢの電位
をＶｃｃに上昇させて、強誘電体容量Ｃ（１）〜Ｃ
（Ｎ）に電圧をかける。次に、時刻ｔ７において、プレ
ート線ＰＬＡの電位をＶｃｃに上昇させることにより、
強誘電体容量Ｃ（１）〜Ｃ（Ｎ）に電圧がかからない状
態にした後に、時刻ｔ８において、ワード線ＷＬの電位
を、Ｖｃｃにメモリセルトランジスタのしきい値電圧を
加えた値よりも高く上昇させる。

【００７７】この後は、時刻ｔ９〜時刻ｔ１２におい
て、図１０の第１の動作制御方法における時刻ｔ６〜時
刻ｔ９の動作と略同様な動作を行うことにより、データ
再書き込みあるいはデータ書き込み動作が終了する。

【００７８】このように、この例の構成によっても、第
１実施例において述べたのと略同様な効果を得ることが
できる。

【００７９】以上、この発明の実施例を図面により詳述
してきたが、具体的な構成はこの実施例に限られるもの
ではなく、この発明の要旨を逸脱しない範囲の設計の変
更等があってもこの発明に含まれる。例えば、強誘電体
メモリに用いられる強誘電体メモリセル構造のビット配
線は３つの強誘電体容量の下部位置に配置した例に限ら
ず、局所配線やプレート線と同層に、あるいは層間絶縁
膜を介してそれよりも上部位置に配置するようにしても
良い。また、各層間絶縁膜はシリコン酸化膜に限らず
に、ＢＳＧ(Boro-Silicate Glass）膜、ＰＳＧ（Phosph
o-Silicate Glass)膜、ＢＰＳＧ（Boro-Phospho-Silica
te Glass)膜等の他の絶縁膜を用いることができる。

【００８０】また、ゲート絶縁膜は、酸化膜（Oxide Fi
lm)に限らずに、窒化膜（Nitride Film）でも良く、あ
るいは、酸化膜と窒化膜との二重膜構成でも良い。つま
り、ＭＩＳ（Metal Insulator Semiconductor）型トラ
ンジスタである限り、ＭＯＳ型トランジスタに限らず
に、ＭＮＳ(Metal Nitride Semiconductor)型トランジ
スタでも良く、あるいは、ＭＮＯＳ(Metal Nitride Oxi
de Semiconductor)型トランジスタでも良い。また、半
導体基板又は各半導体領域の導電型はＰ型とＮ型とを逆
にしても良い。すなわち、Ｎチャネル型に限らずＰチャ
ネル型のＭＩＳ型トランジスタに対しても適用できる。
また、各絶縁膜、導体膜等の材料、成膜方法等は一例を
示したものであり、用途、目的等によって変更すること
ができる。

【００８１】

【発明の効果】以上説明したように、この発明の強誘電
体メモリ及びその制御方法並びに強誘電体メモリセル構
造及びその制御方法よれば、直列に接続された３個の強
誘電体容量と２個のメモリセルトランジスタとにより単
位メモリセルが構成されて、２ビットのデータを記憶さ
せるようにしたので、原理的に参照電位を固定すること
ができる。また、１ビットのデータを記憶するのに必要
な単位メモリセルの占有面積を、強誘電体容量１．５個
分に減少させることができる。したがって、参照電位の
変化に起因するデータ識別誤りを生じさせることなく、
１ビットのデータを記憶するのに必要な単位メモリセル
の占有面積を低減することができる。

【図面の簡単な説明】

【図１】この発明の第１実施例である強誘電体メモリの
構成を示す回路図である。

【図２】同強誘電体メモリの第１の動作制御方法を説明
するタイミング図である。

【図３】同強誘電体メモリの第２の動作制御方法を説明
するタイミング図である。

【図４】同強誘電体メモリに用いられる強誘電体メモリ
セル構造を示す断面図である。

【図５】同強誘電体メモリセル構造の製造方法を工程順
に示す工程図である。

【図６】同強誘電体メモリセル構造の製造方法を工程順
に示す工程図である。

【図７】同強誘電体メモリに用いられる強誘電体メモリ
セル構造の他の例を示す断面図である。

【図８】同強誘電体メモリに用いられる強誘電体メモリ
セル構造の他の例を示す断面図である。

【図９】この発明の第２実施例である強誘電体メモリの
構成を示す回路図である。

【図１０】同強誘電体メモリの第１の動作制御方法を説
明するタイミング図である。

【図１１】同強誘電体メモリの第２の動作制御方法を説
明するタイミング図である。

【図１２】従来の強誘電体メモリを示す回路図である。

【図１３】従来の強誘電体メモリを示す回路図である。

【符号の説明】

１、２０ 強誘電体メモリ ２、３ メモリセル ２１、２２、２３、７１、７１（１）〜７１（Ｎ）
差動型センス増幅器 ２５、２６、Ｔｒ（１）〜Ｔｒ（Ｎ） ＭＯＳ型ト
ランジスタ（メモリセルトランジスタ） ２７、２８ ゲート酸化膜 ３１、３３ ソース領域 ３２、３４ ドレイン領域 ３５、３６ ゲート電極 ３７、３８ ビット配線 ３９ 第１の強誘電体容量 ４０ 第２の強誘電体容量 ４１ 第３の強誘電体容量 ４２〜４６ 局所配線 ４７ 第１の層間絶縁膜 ４８ 第２の層間絶縁膜 ４９ 第３の層間絶縁膜 ５０ 最終絶縁膜 ５１〜５８、６１〜６８ プラグ導体 Ｃ（１）〜Ｃ（Ｎ＋１） 強誘電体容量 ＷＬ１、ＷＬ２、ＷＬ ワード線 ＢＬ０Ｂ、ＢＬ１Ａ、ＢＬ１Ｂ、ＢＬ２Ａ、ＢＬ２Ｂ、
ＢＬＴ（１）〜ＢＬＴ（Ｎ）、ＢＬＮ（１）〜ＢＬＮ
（Ｎ）…ビット線 ＰＬ１Ａ、ＰＬ１Ｂ、ＰＬ２Ａ、ＰＬ２Ｂ、ＰＬＡ、Ｐ
ＬＢ プレート線

Claims (25)

(57)【特許請求の範囲】
1. 【請求項１】 強誘電体の分極現象を利用することによ
   りデータを記憶する強誘電体メモリであって、 直列に接続された第１、第２及び第３の３個の強誘電体
   容量と、第１及び第２の２個のメモリセルトランジスタ
   とによりメモリセルが構成され、前記３個の強誘電体容
   量のうち、前記第１及び第２の強誘電体容量の互いに接
   続されている側の電極が共に前記第１のメモリセルトラ
   ンジスタを介して第１のビット線に接続され、前記第２
   及び第３の強誘電体容量の互いに接続されている側の電
   極が共に前記第２のメモリセルトランジスタを介して第
   ２のビット線に接続され、前記第１及び第２のメモリセ
   ルトランジスタが共通のワード線に接続されていること
   を特徴とする強誘電体メモリ。
2. 【請求項２】 前記第１の強誘電体容量のビット線が接
   続されていない側の電極には第１のプレート線が接続さ
   れ、前記第３の強誘電体容量のビット線が接続されてい
   ない側の電極には第２のプレート線が接続されているこ
   とを特徴とする請求項１記載の強誘電体メモリ。
3. 【請求項３】 前記第１のビット線に対応した第１の参
   照電位印加用ビット線及び前記第２のビット線に対応し
   た第２の参照電位印加用ビット線が設けられ、前記第１
   のビット線及び第１の参照電位印加用ビット線が第１の
   差動型センス増幅器に接続され、前記第２のビット線及
   び第２の参照電位印加用ビット線が第２の差動型センス
   増幅器に接続されていることを特徴とする請求項１又は
   ２記載の強誘電体メモリ。
4. 【請求項４】 直列に接続された第１、第２及び第３の
   ３個の強誘電体容量と、第１及び第２の２個のメモリセ
   ルトランジスタとによりメモリセルが構成され、前記３
   個の強誘電体容量のうち、前記第１及び第２の強誘電体
   容量の互いに接続されている側の電極が共に前記第１の
   メモリセルトランジスタを介して第１のビット線に接続
   され、前記第２及び第３の強誘電体容量の互いに接続さ
   れている側の電極が共に前記第２のメモリセルトランジ
   スタを介して第２のビット線に接続され、前記第１及び
   第２のメモリセルトランジスタが共通のワード線に接続
   され、前記第１の強誘電体容量のビット線が接続されて
   いない側の電極には第１のプレート線が接続され、前記
   第３の強誘電体容量のビット線が接続されていない側の
   電極には第２のプレート線が接続されている強誘電体メ
   モリの動作制御方法であって、 前記第１の強誘電体容量の分極方向を設定することによ
   り前記第１のビット線に読み出されるデータを記憶する
   段階と、前記第３の強誘電体容量の分極方向を設定する
   ことにより前記第２のビット線に読み出されるデータを
   記憶する段階とを含んでデータの書き込みを行うことを
   特徴とする強誘電体メモリの動作制御方法。
5. 【請求項５】 前記ワード線に対して前記第１及び第２
   のメモリセルトランジスタがオンする電圧を加えた状態
   で、前記第１のプレート線と第１のビット線との間及び
   前記第２のプレート線と第２のビット線との間に電圧を
   加えることにより、前記第１及び第３の強誘電体容量の
   分極方向を設定することを特徴とする請求項4記載の強
   誘電体メモリの動作制御方法。
6. 【請求項６】 前記データ読み出しを行った後、前記ワ
   ード線に対して前記第１及び第２のメモリセルトランジ
   スタがオフする電圧を加えた状態で、データ読み出し時
   と反対方向に前記第１のプレート線と第２のプレート線
   との間に電圧を加えることにより、前記第１の強誘電体
   容量から第３の強誘電体容量の分極の向きと大きさを変
   化させる段階を経た後、請求項５記載の方法で前記第１
   及び第３の強誘電体容量の分極方向を設定することを特
   徴とする請求項４記載の強誘電体メモリの動作制御方
   法。
7. 【請求項７】 直列に接続された第１、第２及び第３の
   ３個の強誘電体容量と、第１及び第２の２個のメモリセ
   ルトランジスタとによりメモリセルが構成され、前記３
   個の強誘電体容量のうち、前記第１及び第２の強誘電体
   容量の互いに接続されている側の電極が共に前記第１の
   メモリセルトランジスタを介して第１のビット線に接続
   され、前記第２及び第３の強誘電体容量の互いに接続さ
   れている側の電極が共に前記第２のメモリセルトランジ
   スタを介して第２のビット線に接続され、前記第１及び
   第２のメモリセルトランジスタが共通のワード線に接続
   され、前記第１の強誘電体容量のビット線が接続されて
   いない側の電極には第１のプレート線が接続され、前記
   第３の強誘電体容量のビット線が接続されていない側の
   電極には第２のプレート線が接続されている強誘電体メ
   モリの動作制御方法であって、 前記第１及び第２のプレート線のいずれか一方を接地状
   態にして前記第１のプレート線と第２のプレート線との
   間に電圧を加え、前記ワード線に対して前記第１及び第
   ２のメモリセルトランジスタがオンする電圧を加えるこ
   とにより、書き込まれたデータに応じた電圧変化を前記
   第１及び第２のビット線に生じさせる段階を含んでデー
   タの読み出しを行うことを特徴とする強誘電体メモリの
   動作制御方法。
8. 【請求項８】 前記第１及び第２のビット線に生じる電
   圧変化を、差動型センス増幅器により、定電圧に予備充
   電されている他のビット線との電位差を検出する段階を
   含んで行うことを特徴とする請求項７記載の強誘電体メ
   モリの動作制御方法。
9. 【請求項９】 前記第１及び第２のビット線のいずれか
   一方との電位差を検出するために用いるビット線を予備
   充電する電圧値として、前記第１のプレート線と第２の
   プレート線との間に加える電圧の略１／３を用い、他方
   のビット線との電位差を検出するために用いるビット線
   を予備充電する電圧値として、前記第１のプレート線と
   第２のプレート線との間に加える電圧の略２／３を用い
   ることを特徴とする請求項８記載の強誘電体メモリの動
   作制御方法。
10. 【請求項１０】 直列に接続された第１、第２及び第３
    の３個の強誘電体容量と、第１及び第２の２個のメモリ
    セルトランジスタとによりメモリセルが構成され、前記
    ３個の強誘電体容量のうち、前記第１及び第２の強誘電
    体容量の互いに接続されている側の電極が共に前記第１
    のメモリセルトランジスタを介して第１のビット線に接
    続され、前記第２及び第３の強誘電体容量の互いに接続
    されている側の電極が共に前記第２のメモリセルトラン
    ジスタを介して第２のビット線に接続され、前記第１及
    び第２のメモリセルトランジスタが共通のワード線に接
    続され、前記第１の強誘電体容量のビット線が接続され
    ていない側の電極には第１のプレート線が接続され、前
    記第３の強誘電体容量のビット線が接続されていない側
    の電極には第２のプレート線が接続されている強誘電体
    メモリの動作制御方法であって、 前記データ読み出しを行った後に、前記第１又は第２の
    プレート線のうち接地されている方のプレート線を、接
    地されていない方のプレート線と同電位にする段階と、
    その後前記第１及び第２のプレート線を接地する段階
    と、その後前記第１及び第２のビット線を接地する段階
    とを含んでデータの再書き込みを行うことを特徴とする
    強誘電体メモリの動作制御方法。
11. 【請求項１１】 直列に接続された第１、第２及び第３
    の３個の強誘電体容量と、第１及び第２の２個のメモリ
    セルトランジスタとによりメモリセルが構成され、前記
    ３個の強誘電体容量のうち、前記第１及び第２の強誘電
    体容量の互いに接続されている側の電極が共に前記第１
    のメモリセルトランジスタを介して第１のビット線に接
    続され、前記第２及び第３の強誘電体容量の互いに接続
    されている側の電極が共に前記第２のメモリセルトラン
    ジスタを介して第２のビット線に接続され、前記第１及
    び第２のメモリセルトランジスタが共通のワード線に接
    続され、前記第１の強誘電体容量のビット線が接続され
    ていない側の電極には第１のプレート線が接続され、前
    記第３の強誘電体容量のビット線が接続されていない側
    の電極には第２のプレート線が接続されている強誘電体
    メモリの動作制御方法であって、 前記データ読み出しを行った後に、前記ワード線に対し
    て前記第１及び第２のメモリセルトランジスタがオフす
    る電圧を加えた状態で、データ読み出し時と反対方向に
    前記第１のプレート線と第２のプレート線との間に電圧
    を加えることにより、前記第１の強誘電体容量から第３
    の強誘電体容量の分極方向と大きさを変化させる段階を
    経た後、前記第１あるいは第２のプレート線のうち接地
    している方のプレート線を、接地していない方のプレー
    ト線と同電位にする段階と、その後前記第１及び第２の
    プレート線を接地する段階と、その後前記第１及び第２
    のビット線を接地する段階とを含んでデータの再書き込
    みを行うことを特徴とする強誘電体メモリの動作制御方
    法。
12. 【請求項１２】 強誘電体の分極現象を利用することに
    よりデータを記憶する強誘電体メモリであって、 複数個のメモリセルトランジスタと、該メモリセルトラ
    ンジスタよりも１個多い直列に接続された強誘電体容量
    とによりメモリセルが構成され、前記強誘電体容量のう
    ち、第ｋ（ｋは整数）番目と第ｋ＋１番目の強誘電体容
    量の互いに接続されている側の電極が共に第ｋ番目のメ
    モリセルトランジスタを介して第ｋ番目のビット線に接
    続され、前記メモリセルトランジスタのゲート電極には
    共通のワード線が接続され、第１番目の強誘電体容量の
    ビット線が接続されていない側の電極には第１のプレー
    ト線が接続され、最終番目の強誘電体容量のビット線が
    接続されていない側の電極には第２のプレート線が接続
    されていることを特徴とする強誘電体メモリ。
13. 【請求項１３】 複数個のメモリセルトランジスタと、
    該メモリセルトランジスタよりも１個多い直列に接続さ
    れた強誘電体容量とによりメモリセルが構成され、前記
    強誘電体容量のうち、第ｋ（ｋは整数）番目と第ｋ＋１
    番目の強誘電体容量の互いに接続されている側の電極が
    共に第ｋ番目のメモリセルトランジスタを介して第ｋ番
    目のビット線に接続され、前記メモリセルトランジスタ
    のゲート電極には共通のワード線が接続され、第１番目
    の強誘電体容量のビット線が接続されていない側の電極
    には第１のプレート線が接続され、最終番目の強誘電体
    容量のビット線が接続されていない側の電極には第２の
    プレート線が接続されている強誘電体メモリの動作制御
    方法であって、 前記ワード線に対して前記メモリセルトランジスタがオ
    ンする電圧を加えた状態で、すべてのプレート線とビッ
    ト線との間に電圧を加えることにより、前記強誘電体容
    量の分極方向を設定してデータの書き込みを行うことを
    特徴とする強誘電体メモリの動作制御方法。
14. 【請求項１４】 複数個のメモリセルトランジスタと、
    該メモリセルトランジスタよりも１個多い直列に接続さ
    れた強誘電体容量とによりメモリセルが構成され、前記
    強誘電体容量のうち、第ｋ（ｋは整数）番目と第ｋ＋１
    番目の強誘電体容量の互いに接続されている側の電極が
    共に第ｋ番目のメモリセルトランジスタを介して第ｋ番
    目のビット線に接続され、前記メモリセルトランジスタ
    のゲート電極には共通のワード線が接続され、第１番目
    の強誘電体容量のビット線が接続されていない側の電極
    には第１のプレート線が接続され、最終番目の強誘電体
    容量のビット線が接続されていない側の電極には第２の
    プレート線が接続されている強誘電体メモリの動作制御
    方法であって、 前記データ読み出しを行った後、前記ワード線に対して
    前記メモリセルトランジスタがオフする電圧を加えた状
    態で、データ読み出し時と反対方向に前記第１のプレー
    ト線と第２のプレート線との間に電圧を加えることによ
    り、すべての強誘電体容量の分極の向きと大きさを変化
    させる段階を経た後、請求項１３記載の方法で前記強誘
    電体容量の分極方向を設定してデータの書き込みを行う
    ことを特徴とする強誘電体メモリの動作制御方法。
15. 【請求項１５】 複数個のメモリセルトランジスタと、
    該メモリセルトランジスタよりも１個多い直列に接続さ
    れた強誘電体容量とによりメモリセルが構成され、前記
    強誘電体容量のうち、第ｋ（ｋは整数）番目と第ｋ＋１
    番目の強誘電体容量の互いに接続されている側の電極が
    共に第ｋ番目のメモリセルトランジスタを介して第ｋ番
    目のビット線に接続され、前記メモリセルトランジスタ
    のゲート電極には共通のワード線が接続され、第１番目
    の強誘電体容量のビット線が接続されていない側の電極
    には第１のプレート線が接続され、最終番目の強誘電体
    容量のビット線が接続されていない側の電極には第２の
    プレート線が接続されている強誘電体メモリの動作制御
    方法であって、 前記第１及び第２のプレート線のいずれか一方を接地状
    態にして前記第１のプレート線と第２のプレート線との
    間に電圧を加え、前記ワード線に対して前記第１及び第
    ２のメモリセルトランジスタがオンする電圧を加えるこ
    とにより、書き込まれたデータに応じた電圧変化をすべ
    てのビット線に生じさせる段階を含んでデータの読み出
    しを行うことを特徴とする強誘電体メモリの動作制御方
    法。
16. 【請求項１６】 前記第１及び第２のビット線に生じる
    電圧変化を、差動型センス増幅器により、定電圧に予備
    充電されている他のビット線との電位差を検出する段階
    を含んで行うことを特徴とする請求項１５記載の強誘電
    体メモリの動作制御方法。
17. 【請求項１７】 前記ｋ番目の２のビット線との電位差
    を検出するために用いるビット線を予備充電する電圧値
    として、前記第１のプレート線と第２のプレート線との
    間に加える電圧の略ｋ／（Ｎ＋１）を用いることを特徴
    とする請求項１６記載の強誘電体メモリの動作制御方
    法。
18. 【請求項１８】 複数個のメモリセルトランジスタと、
    該メモリセルトランジスタよりも１個多い直列に接続さ
    れた強誘電体容量とによりメモリセルが構成され、前記
    強誘電体容量のうち、第ｋ（ｋは整数）番目と第ｋ＋１
    番目の強誘電体容量の互いに接続されている側の電極が
    共に第ｋ番目のメモリセルトランジスタを介して第ｋ番
    目のビット線に接続され、前記メモリセルトランジスタ
    のゲート電極には共通のワード線が接続され、第１番目
    の強誘電体容量のビット線が接続されていない側の電極
    には第１のプレート線が接続され、最終番目の強誘電体
    容量のビット線が接続されていない側の電極には第２の
    プレート線が接続されている強誘電体メモリの動作制御
    方法であって、 前記データ読み出しを行った後に、前記第１又は第２の
    プレート線のうち接地されている方のプレート線を、接
    地されていない方のプレート線と同電位にする段階と、
    その後前記第１及び第２のプレート線を接地する段階
    と、その後すべてのビット線を接地する段階とを含んで
    データの再書き込みを行うことを特徴とする強誘電体メ
    モリの動作制御方法。
19. 【請求項１９】 複数個のメモリセルトランジスタと、
    該メモリセルトランジスタよりも１個多い直列に接続さ
    れた強誘電体容量とによりメモリセルが構成され、前記
    強誘電体容量のうち、第ｋ（ｋは整数）番目と第ｋ＋１
    番目の強誘電体容量の互いに接続されている側の電極が
    共に第ｋ番目のメモリセルトランジスタを介して第ｋ番
    目のビット線に接続され、前記メモリセルトランジスタ
    のゲート電極には共通のワード線が接続され、第１番目
    の強誘電体容量のビット線が接続されていない側の電極
    には第１のプレート線が接続され、最終番目の強誘電体
    容量のビット線が接続されていない側の電極には第２の
    プレート線が接続されている強誘電体メモリの動作制御
    方法であって、 前記データ読み出しを行った後に、前記ワード線に対し
    て前記メモリセルトランジスタがオフする電圧を加えた
    状態で、データ読み出し時と反対方向に前記第１のプレ
    ート線と第２のプレート線との間に電圧を加えることに
    より、すべての強誘電体容量の分極方向と大きさを変化
    させる段階を経た後、前記第１あるいは第２のプレート
    線のうち接地している方のプレート線を、接地していな
    い方のプレート線と同電位にする段階と、その後前記第
    １及び第２のプレート線を接地する段階と、その後すべ
    てのビット線を接地する段階とを含んでデータの再書き
    込みを行うことを特徴とする強誘電体メモリの動作制御
    方法。
20. 【請求項２０】 半導体基板上に第１、第２及び第３の
    強誘電体容量と、第１及び第２のメモリセルトランジス
    タとから構成されたメモリセルが形成されてなる強誘電
    体メモリセル構造であって、 前記半導体基板上の所望領域にそれぞれ形成された前記
    第１のメモリセルトランジスタとして動作する第１のＭ
    ＩＳ型トランジスタ及び前記第２のメモリセルトランジ
    スタとして動作する第２のＭＩＳ型トランジスタが第１
    の層間絶縁膜により覆われ、該第１の層間絶縁膜上には
    前記第１及び第２のＭＩＳ型トランジスタの素子領域に
    それぞれ接続された第１及び第２のビット配線が形成さ
    れ、該第１及び第２のビット配線を覆うように前記第１
    の層間絶縁膜上に第２の層間絶縁膜が形成され、該第２
    の層間絶縁膜上には前記第１、第２及び第３の強誘電体
    容量が形成され、該第１、第２及び第３の強誘電体容量
    を直列に接続する配線構造が形成されたことを特徴とす
    る強誘電体メモリセル構造。
21. 【請求項２１】 前記配線構造の一部を前記第１及び第
    ２のＭＩＳ型トランジスタの素子領域に接続する埋め込
    み配線が形成されたことを特徴とする請求項２０記載の
    強誘電体メモリセル構造。
22. 【請求項２２】 前記第１、第２及び第３の強誘電体容
    量を覆うように前記第２の層間絶縁膜上に第３の層間絶
    縁膜が形成され、該第３の層間絶縁膜に前記配線構造が
    形成されたことを特徴とする請求項２０又は２１記載の
    強誘電体メモリセル構造。
23. 【請求項２３】 前記第１、第２及び第３の強誘電体容
    量はそれぞれ、強誘電体膜の両面に上部電極及び下部電
    極が形成された積層構造からなることを特徴とする請求
    項２０、２１又は２２記載の強誘電体メモリセル構造。
24. 【請求項２４】 半導体基板の所望領域に第１のＭＩＳ
    型トランジスタ及び第２のＭＩＳ型トランジスタを形成
    し、前記半導体基板を覆うように第１の層間絶縁膜を形
    成するトランジスタ形成工程と、 前記第１の層間絶縁膜上に前記第１及び第２のＭＩＳ型
    トランジスタの素子領域にそれぞれ接続するように第１
    及び第２のビット配線を形成するビット配線形成工程
    と、 前記第１及び第２のビット配線を覆うように前記第１の
    層間絶縁膜上に第２の層間絶縁膜を形成した後、該第２
    の層間絶縁膜上に第１、第２及び第３の強誘電体容量を
    形成する強誘電体容量形成工程と、 前記第１、第２及び第３の強誘電体容量を覆うように前
    記第２の層間絶縁膜上に第３の層間絶縁膜を形成した
    後、該第３の層間絶縁膜に前記第１、第２及び第３の強
    誘電体容量を直列に接続する配線構造を形成する配線構
    造形成工程とを含むことを特徴とする強誘電体メモリセ
    ル構造の製造方法。
25. 【請求項２５】 前記強誘電体容量形成工程は、第１の
    導体膜、強誘電体膜及び第２の導体膜を順次に成膜して
    積層膜を形成した後、該積層膜を所望の形状にパターニ
    ングすることを特徴とする請求項２４記載の強誘電体メ
    モリセル構造の製造方法。