JPH11251534A - 半導体記憶装置及びその製造方法 - Google Patents
半導体記憶装置及びその製造方法Info
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- JPH11251534A JPH11251534A JP10046788A JP4678898A JPH11251534A JP H11251534 A JPH11251534 A JP H11251534A JP 10046788 A JP10046788 A JP 10046788A JP 4678898 A JP4678898 A JP 4678898A JP H11251534 A JPH11251534 A JP H11251534A
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Abstract
(57)【要約】
【課題】 半導体記憶装置及びその製造方法に関し、特
に、電源を切っても記憶情報を保持しうる不揮発性を有
し、情報の保持能力や耐久性などの信頼性が高く、集積
度が高くビット単価が安い半導体記憶装置を提供する。 【解決手段】 ゲートＧがワード線ＷＬに接続され、一
方のソース／ドレインＳ／Ｄがビット線ＢＬに接続され
た転送トランジスタＴｒと、転送トランジスタＴｒの他
方のソース／ドレインＳ／Ｄに一方の電極が接続され、
常誘電体を誘電体膜とする常誘電体キャパシタＣ１と、
転送トランジスタＴｒの他方のソース／ドレインＳ／Ｄ
に一方の電極が接続され、強誘電体を誘電体膜とする強
誘電体キャパシタＣ２とにより半導体記憶装置を構成す
る。
に、電源を切っても記憶情報を保持しうる不揮発性を有
し、情報の保持能力や耐久性などの信頼性が高く、集積
度が高くビット単価が安い半導体記憶装置を提供する。 【解決手段】 ゲートＧがワード線ＷＬに接続され、一
方のソース／ドレインＳ／Ｄがビット線ＢＬに接続され
た転送トランジスタＴｒと、転送トランジスタＴｒの他
方のソース／ドレインＳ／Ｄに一方の電極が接続され、
常誘電体を誘電体膜とする常誘電体キャパシタＣ１と、
転送トランジスタＴｒの他方のソース／ドレインＳ／Ｄ
に一方の電極が接続され、強誘電体を誘電体膜とする強
誘電体キャパシタＣ２とにより半導体記憶装置を構成す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置及
びその製造方法に関する。
びその製造方法に関する。
【０００２】
【従来の技術】従来より、大規模高集積化が容易な半導
体記憶装置の一つとして、１トランジスタ、１キャパシ
タにより１つのメモリセルを構成しうるＤＲＡＭ（Dyna
mic Random Access Memory）が広く使用されている。Ｄ
ＲＡＭは、図１８（ａ）に示すように、ゲートＧがワー
ド線ＷＬに接続され、一方のソース／ドレインＳ／Ｄが
ビット線ＢＬに接続されたＭＯＳトランジスタ（転送ト
ランジスタＴｒ）と、他方のソース／ドレインＳ／Ｄに
一方の電極が接続されたキャパシタＣ１とにより一のメ
モリセルが構成される。
体記憶装置の一つとして、１トランジスタ、１キャパシ
タにより１つのメモリセルを構成しうるＤＲＡＭ（Dyna
mic Random Access Memory）が広く使用されている。Ｄ
ＲＡＭは、図１８（ａ）に示すように、ゲートＧがワー
ド線ＷＬに接続され、一方のソース／ドレインＳ／Ｄが
ビット線ＢＬに接続されたＭＯＳトランジスタ（転送ト
ランジスタＴｒ）と、他方のソース／ドレインＳ／Ｄに
一方の電極が接続されたキャパシタＣ１とにより一のメ
モリセルが構成される。
【０００３】ＤＲＡＭにおける記憶情報の書き込みは、
ワード線ＷＬに所定の電圧を印加して転送トランジスタ
ＴｒをＯＮにした状態でビット線ＢＬに所定の電圧を印
加することによりキャパシタＣ１に電圧を印加し、キャ
パシタＣ１に電荷を充電することにより行われる。キャ
パシタＣ１に電荷を充電した後にワード線ＷＬの電圧を
下げて転送トランジスタＴｒをＯＦＦ状態にすると、キ
ャパシタＣ１に蓄えられた電荷は逃げ道をふさがれ、こ
の電荷はしばらくの間保持されることとなる。これによ
り、記憶情報が書き込まれたこととなる。
ワード線ＷＬに所定の電圧を印加して転送トランジスタ
ＴｒをＯＮにした状態でビット線ＢＬに所定の電圧を印
加することによりキャパシタＣ１に電圧を印加し、キャ
パシタＣ１に電荷を充電することにより行われる。キャ
パシタＣ１に電荷を充電した後にワード線ＷＬの電圧を
下げて転送トランジスタＴｒをＯＦＦ状態にすると、キ
ャパシタＣ１に蓄えられた電荷は逃げ道をふさがれ、こ
の電荷はしばらくの間保持されることとなる。これによ
り、記憶情報が書き込まれたこととなる。
【０００４】記憶情報の読み出しは、ビット線ＢＬをフ
ローティングにした状態でワード線ＷＬに電圧を印加し
て転送トランジスタＴｒをＯＮ状態とし、ビット線ＢＬ
に現れたキャパシタＣ１の電荷をセンスアンプにより読
み取ることにより行われる。記憶情報は、ビット線ＢＬ
に現れた電荷量に応じて判断される。しかしながら、Ｄ
ＲＡＭでは、キャパシタＣ１に蓄えられた電荷は漏電に
より約１００ｍｓ程度という極めて短い時間で失われる
ため、記憶情報を保持し続けるためには電荷が失われる
前に電荷を一旦読み出し、再度書き込む操作、いわゆる
リフレッシュを行う必要がある。また、ＤＲＡＭのこの
ような特性から、装置の電源を切れば記憶した情報は失
われることとなる。
ローティングにした状態でワード線ＷＬに電圧を印加し
て転送トランジスタＴｒをＯＮ状態とし、ビット線ＢＬ
に現れたキャパシタＣ１の電荷をセンスアンプにより読
み取ることにより行われる。記憶情報は、ビット線ＢＬ
に現れた電荷量に応じて判断される。しかしながら、Ｄ
ＲＡＭでは、キャパシタＣ１に蓄えられた電荷は漏電に
より約１００ｍｓ程度という極めて短い時間で失われる
ため、記憶情報を保持し続けるためには電荷が失われる
前に電荷を一旦読み出し、再度書き込む操作、いわゆる
リフレッシュを行う必要がある。また、ＤＲＡＭのこの
ような特性から、装置の電源を切れば記憶した情報は失
われることとなる。
【０００５】一方、装置の電源を切っても記憶した情報
を保持しうる不揮発性の半導体記憶装置として、強誘電
体膜の残留分極のヒステリシス特性を利用したＦＲＡＭ
（Ferroelectric Random Access Memory）が注目されて
いる。ＦＲＡＭは、図１８（ｂ）に示すように、キャパ
シタＣ２の誘電体膜がＰＺＴやＹ１などの強誘電体膜に
より構成されている点を除き、基本的な構造は図１８
（ａ）に示すＤＲＡＭとほぼ等しい構造を有している。
を保持しうる不揮発性の半導体記憶装置として、強誘電
体膜の残留分極のヒステリシス特性を利用したＦＲＡＭ
（Ferroelectric Random Access Memory）が注目されて
いる。ＦＲＡＭは、図１８（ｂ）に示すように、キャパ
シタＣ２の誘電体膜がＰＺＴやＹ１などの強誘電体膜に
より構成されている点を除き、基本的な構造は図１８
（ａ）に示すＤＲＡＭとほぼ等しい構造を有している。
【０００６】ＦＲＡＭへの記憶情報の書き込みは、ワー
ド線ＷＬに電圧を印加して転送トランジスタＴｒをＯＮ
状態にした後、ビット線ＢＬとプレート線ＰＬに所定の
電圧を印加することにより行われる。この際、印加する
電圧は、ＤＲＡＭの場合とは異なり１方向の電圧だけで
なく、書き込むべき記憶情報に応じた極性とする。強誘
電体膜はヒステリシス特性を有しており、強誘電体膜を
誘電体とするキャパシタＣ２に所定の電圧を印加した後
に零に戻すと、分極電荷量は零に戻らず所定の分極電荷
量に維持される。
ド線ＷＬに電圧を印加して転送トランジスタＴｒをＯＮ
状態にした後、ビット線ＢＬとプレート線ＰＬに所定の
電圧を印加することにより行われる。この際、印加する
電圧は、ＤＲＡＭの場合とは異なり１方向の電圧だけで
なく、書き込むべき記憶情報に応じた極性とする。強誘
電体膜はヒステリシス特性を有しており、強誘電体膜を
誘電体とするキャパシタＣ２に所定の電圧を印加した後
に零に戻すと、分極電荷量は零に戻らず所定の分極電荷
量に維持される。
【０００７】すなわち、例えば図１９に示すように、印
加電圧を正側に徐々に増やしてａ点を通過させた後に印
加電圧を零に戻すと、分極値は残留分極点ｂ点となる。
一方、印加電圧を負側に徐々に増やしてｃ点を通過させ
た後に印加電圧を零に戻すと、分極値は残留分極点ｄ点
となる。したがって、ａ点、ｃ点に相当する電圧以上の
印加電圧をビット線ＢＬとプレート線ＰＬとの間に印加
することにより、正または負の電荷を結晶表面に誘起さ
せることができる。この電荷が、記憶情報として保持さ
れることとなる。
加電圧を正側に徐々に増やしてａ点を通過させた後に印
加電圧を零に戻すと、分極値は残留分極点ｂ点となる。
一方、印加電圧を負側に徐々に増やしてｃ点を通過させ
た後に印加電圧を零に戻すと、分極値は残留分極点ｄ点
となる。したがって、ａ点、ｃ点に相当する電圧以上の
印加電圧をビット線ＢＬとプレート線ＰＬとの間に印加
することにより、正または負の電荷を結晶表面に誘起さ
せることができる。この電荷が、記憶情報として保持さ
れることとなる。
【０００８】記憶情報の読み出しは、ビット線ＢＬをフ
ローティングにした状態でワード線ＷＬに電圧を印加し
て転送トランジスタＴｒをＯＮ状態とし、強誘電体キャ
パシタＣ２に電圧を印加することによりビット線ＢＬに
現れた電荷をセンスアンプにより読み取ることにより行
われる。ビット線ＢＬに現れる電荷量は、誘電体膜の結
晶表面に誘起される電荷の符号によって異なるので、こ
の電位を測定することによって記憶情報を判断すること
ができる。
ローティングにした状態でワード線ＷＬに電圧を印加し
て転送トランジスタＴｒをＯＮ状態とし、強誘電体キャ
パシタＣ２に電圧を印加することによりビット線ＢＬに
現れた電荷をセンスアンプにより読み取ることにより行
われる。ビット線ＢＬに現れる電荷量は、誘電体膜の結
晶表面に誘起される電荷の符号によって異なるので、こ
の電位を測定することによって記憶情報を判断すること
ができる。
【０００９】このように強誘電体の分極反転を利用して
保持された電荷は、ＤＲＡＭの場合とは異なり時間が経
過しても失われることはなく、ＦＲＡＭにおいてはリフ
レッシュを行う必要はない。しかしながら、強誘電体膜
に電界を正負交互に印加し続けると、残留分極値が低下
し、ひいては分極反転しなくなることがある（分極劣
化）。このため、ＦＲＡＭでは、書き込み／読み出し回
数の限界が低いという欠点がある。この回数は、現在製
品化されているＦＲＡＭで約１０8回程度、開発中のデ
バイスでも約１０12回程度であり、ＤＲＡＭの約１０15
回と比較して３〜７桁も低いものである。このため、Ｆ
ＲＡＭは書き込み／読み出しが少なくてすむ中長期保持
用の記憶装置としては使えても、コンピュータとの情報
のやり取りを頻繁に行うメインメモリとしては使用でき
なかった。
保持された電荷は、ＤＲＡＭの場合とは異なり時間が経
過しても失われることはなく、ＦＲＡＭにおいてはリフ
レッシュを行う必要はない。しかしながら、強誘電体膜
に電界を正負交互に印加し続けると、残留分極値が低下
し、ひいては分極反転しなくなることがある（分極劣
化）。このため、ＦＲＡＭでは、書き込み／読み出し回
数の限界が低いという欠点がある。この回数は、現在製
品化されているＦＲＡＭで約１０8回程度、開発中のデ
バイスでも約１０12回程度であり、ＤＲＡＭの約１０15
回と比較して３〜７桁も低いものである。このため、Ｆ
ＲＡＭは書き込み／読み出しが少なくてすむ中長期保持
用の記憶装置としては使えても、コンピュータとの情報
のやり取りを頻繁に行うメインメモリとしては使用でき
なかった。
【００１０】また、ＤＲＡＭやＦＲＡＭでは、記憶情報
を読み出す際には転送トランジスタＴｒをＯＮ状態にし
てキャパシタ電荷の影響によるビット線ＢＬの僅かな電
位変化を測定するが、この電位変化は極めて微弱である
ため正確に読みとることが困難である。そこで、メモリ
セルＭＣと同一プロセスにより製造した同一構造のダミ
ーセルＤＣを設け、メモリセルＭＣを読み出す際のビッ
ト線ＢＬの電位変化とダミーセルＤＣを読み出す際のビ
ット線ＢＬ′の電位変化とをセンスアンプＳＡにより比
較して記憶情報を判断することが行われている。（図２
０（ａ））。
を読み出す際には転送トランジスタＴｒをＯＮ状態にし
てキャパシタ電荷の影響によるビット線ＢＬの僅かな電
位変化を測定するが、この電位変化は極めて微弱である
ため正確に読みとることが困難である。そこで、メモリ
セルＭＣと同一プロセスにより製造した同一構造のダミ
ーセルＤＣを設け、メモリセルＭＣを読み出す際のビッ
ト線ＢＬの電位変化とダミーセルＤＣを読み出す際のビ
ット線ＢＬ′の電位変化とをセンスアンプＳＡにより比
較して記憶情報を判断することが行われている。（図２
０（ａ））。
【００１１】しかしながら、ダミーセルＤＣは通常１２
８〜５１２個のメモリセルＭＣが連なる一のビット線Ｂ
Ｌに一つづつ設けられるが、一のビット線ＢＬに連なる
全てのメモリセルＭＣの書き込み／読み出しを行うと、
ダミーセルＤＣではその都度書き込み／読み出しが行わ
れることとなり、本来短いＦＲＡＭの装置寿命を更に短
くすることとなる。
８〜５１２個のメモリセルＭＣが連なる一のビット線Ｂ
Ｌに一つづつ設けられるが、一のビット線ＢＬに連なる
全てのメモリセルＭＣの書き込み／読み出しを行うと、
ダミーセルＤＣではその都度書き込み／読み出しが行わ
れることとなり、本来短いＦＲＡＭの装置寿命を更に短
くすることとなる。
【００１２】一方、ダミーセルＤＣに律速される寿命の
低下を軽減すべく、図２０（ｂ）に示すように各メモリ
セルＭＣにそれぞれダミーセルＤＣを設ける２トランジ
スタ／２キャパシタ型（２Ｔ／２Ｃ型）のメモリセル構
造が提案されている。このようにダミーセルＤＣを設け
ることにより、ダミーセルＤＣはメモリセルＭＣの呼び
出し回数と同等のストレスしか受けないため、記憶装置
の寿命がダミーセルＤＣによって律速されることを防止
できる。
低下を軽減すべく、図２０（ｂ）に示すように各メモリ
セルＭＣにそれぞれダミーセルＤＣを設ける２トランジ
スタ／２キャパシタ型（２Ｔ／２Ｃ型）のメモリセル構
造が提案されている。このようにダミーセルＤＣを設け
ることにより、ダミーセルＤＣはメモリセルＭＣの呼び
出し回数と同等のストレスしか受けないため、記憶装置
の寿命がダミーセルＤＣによって律速されることを防止
できる。
【００１３】しかしながら、２Ｔ／２Ｃ型のメモリセル
では、素子数がほぼ２倍となるので集積度が約１／２に
低下することとなり、集積化の面で極めて不利となる。
では、素子数がほぼ２倍となるので集積度が約１／２に
低下することとなり、集積化の面で極めて不利となる。
【００１４】
【発明が解決しようとする課題】このように、従来のＤ
ＲＡＭやＦＲＡＭには一長一短があり、理想的な半導体
記憶装置として望まれている特性、すなわち、電源を切
っても記憶情報を保持しうる不揮発性を有すること、情
報の保持能力や耐久性などの信頼性が高いこと、集積度
が高くビット単価が安いこと、等を同時に満足すること
は困難であり、これら要求を満足する半導体記憶装置が
渇望されていた。
ＲＡＭやＦＲＡＭには一長一短があり、理想的な半導体
記憶装置として望まれている特性、すなわち、電源を切
っても記憶情報を保持しうる不揮発性を有すること、情
報の保持能力や耐久性などの信頼性が高いこと、集積度
が高くビット単価が安いこと、等を同時に満足すること
は困難であり、これら要求を満足する半導体記憶装置が
渇望されていた。
【００１５】また、ＤＲＡＭとＦＲＡＭの上記欠点を補
うべく、ＤＲＡＭとＦＲＡＭとを役割分担して使用する
ことも行われている。すなわち、書き換え回数の多いコ
ンピュータのメインメモリとしてはＤＲＡＭを使用し、
夜間などコンピュータを使用しない期間にはＦＲＡＭに
記憶情報を待避するなどして、必要に応じて最適な記憶
装置の側に記憶を委ねることができるシステムを構築す
ることも行われている。しかしながら、この場合ＤＲＡ
ＭとＦＲＡＭとを同時に使用することはできず、ＤＲＡ
ＭとＦＲＡＭのそれぞれを必要なメモリ容量分だけ搭載
する必要があり、システムの値段が高くなるという問題
があった。
うべく、ＤＲＡＭとＦＲＡＭとを役割分担して使用する
ことも行われている。すなわち、書き換え回数の多いコ
ンピュータのメインメモリとしてはＤＲＡＭを使用し、
夜間などコンピュータを使用しない期間にはＦＲＡＭに
記憶情報を待避するなどして、必要に応じて最適な記憶
装置の側に記憶を委ねることができるシステムを構築す
ることも行われている。しかしながら、この場合ＤＲＡ
ＭとＦＲＡＭとを同時に使用することはできず、ＤＲＡ
ＭとＦＲＡＭのそれぞれを必要なメモリ容量分だけ搭載
する必要があり、システムの値段が高くなるという問題
があった。
【００１６】また、一つのＬＳＩにＤＲＡＭとＦＲＡＭ
の両方を搭載するエンベデッドＬＳＩを構成することも
考えられる。しかしながら、この場合も、上述のシステ
ムを単に一のＬＳＩ中に実現しているだけであり、実質
的な集積度は半分に低下することとなる。本発明の目的
は、不揮発性を有し、信頼性が高く、集積度が高い半導
体記憶装置及びその製造方法を提供することにある。
の両方を搭載するエンベデッドＬＳＩを構成することも
考えられる。しかしながら、この場合も、上述のシステ
ムを単に一のＬＳＩ中に実現しているだけであり、実質
的な集積度は半分に低下することとなる。本発明の目的
は、不揮発性を有し、信頼性が高く、集積度が高い半導
体記憶装置及びその製造方法を提供することにある。
【００１７】
【課題を解決するための手段】上記目的は、ゲートがワ
ード線に接続され、一方のソース／ドレインがビット線
に接続された転送トランジスタと、前記転送トランジス
タの他方のソース／ドレインにそれぞれ一方の電極が接
続された複数のキャパシタとを有することを特徴とする
半導体記憶装置によって達成される。このようにして半
導体記憶装置を構成することにより、転送トランジスタ
を増加することなく記憶情報を保持するキャパシタを増
加することができるので、集積度を向上することができ
る。
ード線に接続され、一方のソース／ドレインがビット線
に接続された転送トランジスタと、前記転送トランジス
タの他方のソース／ドレインにそれぞれ一方の電極が接
続された複数のキャパシタとを有することを特徴とする
半導体記憶装置によって達成される。このようにして半
導体記憶装置を構成することにより、転送トランジスタ
を増加することなく記憶情報を保持するキャパシタを増
加することができるので、集積度を向上することができ
る。
【００１８】また、上記の半導体記憶装置において、複
数の前記キャパシタは、常誘電体を誘電体膜とする常誘
電体キャパシタと、強誘電体を誘電体膜とする強誘電体
キャパシタとを含むことが望ましい。このようにして半
導体装置を構成することにより、ＤＲＡＭの有する信頼
性と、ＦＲＡＭの有する不揮発性を兼ね備えることがで
きる。
数の前記キャパシタは、常誘電体を誘電体膜とする常誘
電体キャパシタと、強誘電体を誘電体膜とする強誘電体
キャパシタとを含むことが望ましい。このようにして半
導体装置を構成することにより、ＤＲＡＭの有する信頼
性と、ＦＲＡＭの有する不揮発性を兼ね備えることがで
きる。
【００１９】また、上記の半導体記憶装置において、複
数の前記キャパシタは、強誘電体を誘電体膜とする複数
の強誘電体キャパシタを含むことが望ましい。複数の強
誘電体キャパシタを設ければ、一の転送トランジスタに
対して異なる記憶情報を保持することができる記憶素子
を複数設けることができる。また、上記の半導体記憶装
置において、前記ビット線の信号を反転し、前記強誘電
体キャパシタの他方の電極に、印加するプレート線制御
回路を更に有することが望ましい。ビット線の信号を反
転してプレート線に印加するようにすれば、強誘電体キ
ャパシタに容易に記憶情報を書き込むことができる。ま
た、ＤＲＡＭモードからＦＲＡＭモードへの変換を容易
に行うことも可能となる。また、プレート線制御回路は
極めて簡単な回路により構成できるので、半導体記憶装
置の集積度を落とすことなく上記の効果を得ることがで
きる。
数の前記キャパシタは、強誘電体を誘電体膜とする複数
の強誘電体キャパシタを含むことが望ましい。複数の強
誘電体キャパシタを設ければ、一の転送トランジスタに
対して異なる記憶情報を保持することができる記憶素子
を複数設けることができる。また、上記の半導体記憶装
置において、前記ビット線の信号を反転し、前記強誘電
体キャパシタの他方の電極に、印加するプレート線制御
回路を更に有することが望ましい。ビット線の信号を反
転してプレート線に印加するようにすれば、強誘電体キ
ャパシタに容易に記憶情報を書き込むことができる。ま
た、ＤＲＡＭモードからＦＲＡＭモードへの変換を容易
に行うことも可能となる。また、プレート線制御回路は
極めて簡単な回路により構成できるので、半導体記憶装
置の集積度を落とすことなく上記の効果を得ることがで
きる。
【００２０】また、上記目的は、半導体基板上に形成さ
れた転送トランジスタと、前記転送トランジスタの一方
のソース／ドレイン拡散層に接続された柱状の蓄積電極
と、前記蓄積電極の表面を覆う誘電体膜と、前記誘電体
膜を介して前記蓄積電極を覆う複数のプレート電極とを
有することを特徴とする半導体記憶装置によっても達成
される。このように半導体記憶装置を構成することによ
り、一の蓄積電極を用いて複数のキャパシタを形成する
ことができる。これにより、転送トランジスタを増加す
ることなく記憶情報を保持するキャパシタを増加するこ
とができるので、半導体記憶装置の集積度を向上するこ
とができる。
れた転送トランジスタと、前記転送トランジスタの一方
のソース／ドレイン拡散層に接続された柱状の蓄積電極
と、前記蓄積電極の表面を覆う誘電体膜と、前記誘電体
膜を介して前記蓄積電極を覆う複数のプレート電極とを
有することを特徴とする半導体記憶装置によっても達成
される。このように半導体記憶装置を構成することによ
り、一の蓄積電極を用いて複数のキャパシタを形成する
ことができる。これにより、転送トランジスタを増加す
ることなく記憶情報を保持するキャパシタを増加するこ
とができるので、半導体記憶装置の集積度を向上するこ
とができる。
【００２１】また、上記の半導体記憶装置において、前
記誘電体膜は、前記蓄積電極の側壁に形成された常誘電
体膜と、前記蓄積電極の上面に形成された強誘電体膜と
を有し、複数の前記プレート電極は、前記常誘電体膜を
介して前記蓄積電極の側壁を覆う第１のプレート電極
と、前記強誘電膜を介して前記蓄積電極の上面を覆う第
２のプレート電極とを有することが望ましい。このよう
にして半導体記憶装置を構成することにより、蓄積電極
を共通とする常誘電体キャパシタと強誘電体キャパシタ
を構成することができるので、ＤＲＡＭの構造により達
成される集積度を犠牲にすることなくＦＲＡＭを構成す
るための強誘電体キャパシタを設けることができる。
記誘電体膜は、前記蓄積電極の側壁に形成された常誘電
体膜と、前記蓄積電極の上面に形成された強誘電体膜と
を有し、複数の前記プレート電極は、前記常誘電体膜を
介して前記蓄積電極の側壁を覆う第１のプレート電極
と、前記強誘電膜を介して前記蓄積電極の上面を覆う第
２のプレート電極とを有することが望ましい。このよう
にして半導体記憶装置を構成することにより、蓄積電極
を共通とする常誘電体キャパシタと強誘電体キャパシタ
を構成することができるので、ＤＲＡＭの構造により達
成される集積度を犠牲にすることなくＦＲＡＭを構成す
るための強誘電体キャパシタを設けることができる。
【００２２】また、上記の半導体記憶装置において、前
記蓄積電極と前記強誘電体膜との間に、前記強誘電体膜
と相性のよい導電膜を更に有することが望ましい。ま
た、上記の半導体記憶装置において、複数の絶縁膜と複
数の導電膜とが交互に積層されてなり、前記誘電体膜を
介して前記蓄積電極の側面を囲う積層膜を有し、複数の
前記プレート電極は、複数の前記導電膜により構成され
ていることが望ましい。このようにして半導体記憶装置
を構成することにより、半導体記憶装置の集積度を落と
すことなく、蓄積電極の側壁に複数のキャパシタを設け
ることができる。
記蓄積電極と前記強誘電体膜との間に、前記強誘電体膜
と相性のよい導電膜を更に有することが望ましい。ま
た、上記の半導体記憶装置において、複数の絶縁膜と複
数の導電膜とが交互に積層されてなり、前記誘電体膜を
介して前記蓄積電極の側面を囲う積層膜を有し、複数の
前記プレート電極は、複数の前記導電膜により構成され
ていることが望ましい。このようにして半導体記憶装置
を構成することにより、半導体記憶装置の集積度を落と
すことなく、蓄積電極の側壁に複数のキャパシタを設け
ることができる。
【００２３】また、上記の半導体記憶装置において、前
記誘電体膜は、前記蓄積電極の側壁の第１の領域に形成
された常誘電体膜と、前記蓄積電極の側壁の第２の領域
に形成された強誘電体膜とを有し、前記蓄積電極と、前
記常誘電体膜と、前記常誘電体膜を介して前記蓄積電極
の前記第１の領域を覆う前記プレート電極とにより常誘
電体キャパシタが構成され、前記蓄積電極と、前記強誘
電体膜と、前記強誘電体膜を介して前記蓄積電極の前記
第２の領域を覆う前記プレート電極とにより強誘電体キ
ャパシタが構成されていることが望ましい。このように
して半導体記憶装置を構成することにより、蓄積電極の
側壁を利用して常誘電体キャパシタと強誘電体キャパシ
タとを形成することができる。
記誘電体膜は、前記蓄積電極の側壁の第１の領域に形成
された常誘電体膜と、前記蓄積電極の側壁の第２の領域
に形成された強誘電体膜とを有し、前記蓄積電極と、前
記常誘電体膜と、前記常誘電体膜を介して前記蓄積電極
の前記第１の領域を覆う前記プレート電極とにより常誘
電体キャパシタが構成され、前記蓄積電極と、前記強誘
電体膜と、前記強誘電体膜を介して前記蓄積電極の前記
第２の領域を覆う前記プレート電極とにより強誘電体キ
ャパシタが構成されていることが望ましい。このように
して半導体記憶装置を構成することにより、蓄積電極の
側壁を利用して常誘電体キャパシタと強誘電体キャパシ
タとを形成することができる。
【００２４】また、上記の半導体記憶装置において、前
記第１の領域の前記蓄積電極は、前記常誘電体膜と相性
のよい導電性材料により構成され、前記第２の領域の前
記蓄積電極は、前記強誘電体膜と相性のよい導電性材料
により構成されていることが望ましい。また、上記の半
導体記憶装置において、前記蓄積電極と、前記誘電体膜
と、複数の前記プレート電極とにより、複数の強誘電体
キャパシタが構成されていることが望ましい。
記第１の領域の前記蓄積電極は、前記常誘電体膜と相性
のよい導電性材料により構成され、前記第２の領域の前
記蓄積電極は、前記強誘電体膜と相性のよい導電性材料
により構成されていることが望ましい。また、上記の半
導体記憶装置において、前記蓄積電極と、前記誘電体膜
と、複数の前記プレート電極とにより、複数の強誘電体
キャパシタが構成されていることが望ましい。
【００２５】また、上記目的は、下地基板上に、第１の
導電膜よりなり、前記下地基板に達する開口部が形成さ
れた第１のプレート電極を形成する工程と、前記開口部
内の前記第１のプレート電極の側壁に第１の誘電体膜を
形成する工程と、前記開口部内に第２の導電膜を埋め込
み、前記第２の導電膜よりなる蓄積電極を形成する工程
と、前記蓄積電極上に第２の誘電体膜を形成する工程
と、前記第２の誘電体膜上に、第３の導電膜よりなる第
２のプレート電極を形成する工程とを有することを特徴
とする半導体記憶装置の製造方法によっても達成され
る。このようにして半導体記憶装置を製造することによ
り、柱状の蓄積電極の側壁を利用して形成されたキャパ
シタと、蓄積電極の上面を利用して形成されたキャパシ
タとを形成することができる。
導電膜よりなり、前記下地基板に達する開口部が形成さ
れた第１のプレート電極を形成する工程と、前記開口部
内の前記第１のプレート電極の側壁に第１の誘電体膜を
形成する工程と、前記開口部内に第２の導電膜を埋め込
み、前記第２の導電膜よりなる蓄積電極を形成する工程
と、前記蓄積電極上に第２の誘電体膜を形成する工程
と、前記第２の誘電体膜上に、第３の導電膜よりなる第
２のプレート電極を形成する工程とを有することを特徴
とする半導体記憶装置の製造方法によっても達成され
る。このようにして半導体記憶装置を製造することによ
り、柱状の蓄積電極の側壁を利用して形成されたキャパ
シタと、蓄積電極の上面を利用して形成されたキャパシ
タとを形成することができる。
【００２６】また、上記目的は、下地基板上に、複数の
絶縁膜と複数の導電膜とが交互に積層されてなる積層膜
を形成する工程と、前記積層膜に前記下地基板に達する
開口部を形成する工程と、前記開口部内の前記積層膜の
側壁に誘電体膜を形成する工程と、前記開口部内に導電
膜を埋め込み、前記導電膜よりなる蓄積電極を形成する
工程とを有することを特徴とする半導体記憶装置の製造
方法によっても達成される。このようにして半導体記憶
装置を製造することにより、一の蓄積電極の側壁を利用
した複数のキャパシタを形成することができる。
絶縁膜と複数の導電膜とが交互に積層されてなる積層膜
を形成する工程と、前記積層膜に前記下地基板に達する
開口部を形成する工程と、前記開口部内の前記積層膜の
側壁に誘電体膜を形成する工程と、前記開口部内に導電
膜を埋め込み、前記導電膜よりなる蓄積電極を形成する
工程とを有することを特徴とする半導体記憶装置の製造
方法によっても達成される。このようにして半導体記憶
装置を製造することにより、一の蓄積電極の側壁を利用
した複数のキャパシタを形成することができる。
【００２７】また、上記目的は、下地基板上に、第１の
導電膜よりなり、前記下地基板に達する開口部が形成さ
れたプレート電極を形成する工程と、前記開口部内の前
記プレート電極の側壁に第１の誘電体膜を形成する工程
と、前記開口部内に第２の導電膜を埋め込み、前記第２
の導電膜よりなる第１の蓄積電極を形成する工程と、前
記第１の蓄積電極及び前記プレート電極上に、複数の絶
縁膜と複数の導電膜とが交互に積層されてなる積層膜を
形成する工程と、前記積層膜に、前記第１の蓄積電極に
達する第２の開口部を形成し、複数の前記導電膜よりな
る複数のプレート電極を形成する工程と、前記第２の開
口部内の前記積層膜の側壁に第２の誘電体膜を形成する
工程と、前記第２の開口部内に第３の導電膜を埋め込
み、前記第３の導電膜よりなり前記第１の蓄積電極に接
続された第２の蓄積電極を形成する工程とを有すること
を特徴とする半導体記憶装置の製造方法によっても達成
される。このようにして半導体記憶装置を製造すること
により、第１の蓄積電極の側壁を利用したキャパシタ
と、第２の蓄積電極の側壁を利用した複数のキャパシタ
とを形成することができる。導電膜に対する相性が、第
１の誘電体膜と第２の誘電体膜とで異なる場合などに、
上記の製造方法が有効である。
導電膜よりなり、前記下地基板に達する開口部が形成さ
れたプレート電極を形成する工程と、前記開口部内の前
記プレート電極の側壁に第１の誘電体膜を形成する工程
と、前記開口部内に第２の導電膜を埋め込み、前記第２
の導電膜よりなる第１の蓄積電極を形成する工程と、前
記第１の蓄積電極及び前記プレート電極上に、複数の絶
縁膜と複数の導電膜とが交互に積層されてなる積層膜を
形成する工程と、前記積層膜に、前記第１の蓄積電極に
達する第２の開口部を形成し、複数の前記導電膜よりな
る複数のプレート電極を形成する工程と、前記第２の開
口部内の前記積層膜の側壁に第２の誘電体膜を形成する
工程と、前記第２の開口部内に第３の導電膜を埋め込
み、前記第３の導電膜よりなり前記第１の蓄積電極に接
続された第２の蓄積電極を形成する工程とを有すること
を特徴とする半導体記憶装置の製造方法によっても達成
される。このようにして半導体記憶装置を製造すること
により、第１の蓄積電極の側壁を利用したキャパシタ
と、第２の蓄積電極の側壁を利用した複数のキャパシタ
とを形成することができる。導電膜に対する相性が、第
１の誘電体膜と第２の誘電体膜とで異なる場合などに、
上記の製造方法が有効である。
【００２８】また、上記目的は、下地基板上に、第１の
導電膜よりなる柱状の蓄積電極を形成する工程と、前記
蓄積電極の側壁に第１の誘電体膜を形成する工程と、前
記蓄積電極の側壁に、前記第１の誘電体膜を介して前記
蓄積電極を覆う第１のプレート電極を形成する工程と、
前記蓄積電極の上面に第２の誘電体膜を形成する工程
と、前記第２の誘電体膜上に、第３の導電膜よりなる第
２のプレート電極を形成する工程とを有することを特徴
とする半導体記憶装置の製造方法によっても達成され
る。柱状の蓄積電極を第１のプレート電極の前に形成す
る場合であっても、蓄積電極の側壁を利用して形成され
たキャパシタと、蓄積電極の上面を利用して形成された
キャパシタとを形成することができる。
導電膜よりなる柱状の蓄積電極を形成する工程と、前記
蓄積電極の側壁に第１の誘電体膜を形成する工程と、前
記蓄積電極の側壁に、前記第１の誘電体膜を介して前記
蓄積電極を覆う第１のプレート電極を形成する工程と、
前記蓄積電極の上面に第２の誘電体膜を形成する工程
と、前記第２の誘電体膜上に、第３の導電膜よりなる第
２のプレート電極を形成する工程とを有することを特徴
とする半導体記憶装置の製造方法によっても達成され
る。柱状の蓄積電極を第１のプレート電極の前に形成す
る場合であっても、蓄積電極の側壁を利用して形成され
たキャパシタと、蓄積電極の上面を利用して形成された
キャパシタとを形成することができる。
【００２９】また、上記目的は、下地基板上に、第１の
導電膜よりなる柱状の第１の蓄積電極を形成する工程
と、前記第１の蓄積電極の側壁に第１の誘電体膜を形成
する工程と、前記第１の蓄積電極の側壁に、前記第１の
誘電体膜を介して前記第１の蓄積電極を覆う第１のプレ
ート電極を形成する工程と、前記第１の蓄積電極及び前
記プレート電極上に、複数の絶縁膜と複数の導電膜とが
交互に積層されてなる積層膜を形成する工程と、前記積
層膜に、前記第１の蓄積電極に達する第２の開口部を形
成し、複数の前記導電膜よりなる複数のプレート電極を
形成する工程と、前記第２の開口部内の前記積層膜の側
壁に第２の誘電体膜を形成する工程と、前記第２の開口
部内に第３の導電膜を埋め込み、前記第３の導電膜より
なり前記第１の蓄積電極に接続された第２の蓄積電極を
形成する工程とを有することを特徴とする半導体記憶装
置の製造方法によっても達成される。柱状の第１の蓄積
電極を第１のプレート電極の前に形成する場合であって
も、第１の蓄積電極の側壁を利用したキャパシタと、第
２の蓄積電極の側壁を利用した複数のキャパシタとを形
成することができる。
導電膜よりなる柱状の第１の蓄積電極を形成する工程
と、前記第１の蓄積電極の側壁に第１の誘電体膜を形成
する工程と、前記第１の蓄積電極の側壁に、前記第１の
誘電体膜を介して前記第１の蓄積電極を覆う第１のプレ
ート電極を形成する工程と、前記第１の蓄積電極及び前
記プレート電極上に、複数の絶縁膜と複数の導電膜とが
交互に積層されてなる積層膜を形成する工程と、前記積
層膜に、前記第１の蓄積電極に達する第２の開口部を形
成し、複数の前記導電膜よりなる複数のプレート電極を
形成する工程と、前記第２の開口部内の前記積層膜の側
壁に第２の誘電体膜を形成する工程と、前記第２の開口
部内に第３の導電膜を埋め込み、前記第３の導電膜より
なり前記第１の蓄積電極に接続された第２の蓄積電極を
形成する工程とを有することを特徴とする半導体記憶装
置の製造方法によっても達成される。柱状の第１の蓄積
電極を第１のプレート電極の前に形成する場合であって
も、第１の蓄積電極の側壁を利用したキャパシタと、第
２の蓄積電極の側壁を利用した複数のキャパシタとを形
成することができる。
【００３０】また、上記の半導体記憶装置の製造方法に
おいて、前記第１の誘電体膜は、常誘電体膜であり、前
記第２の誘電体膜は、強誘電体膜であることが望まし
い。また、上記目的は、ゲートがワード線に接続され、
一方のソース／ドレインがビット線に接続された転送ト
ランジスタと、前記転送トランジスタの他方のソース／
ドレインに一方の電極が接続された常誘電体キャパシタ
と、前記転送トランジスタの前記他方のソース／ドレイ
ンに一方の電極が接続された強誘電体キャパシタとを有
する半導体記憶装置における記憶情報の読み出し書き込
み方法であって、前記強誘電体キャパシタの他方の電極
をフローティングし、又は前記ビット線とほぼ等しい電
位に設定した状態で、前記常誘電体キャパシタの読み出
し、書き込みを行うことを特徴とする記憶情報の読み出
し書き込み方法によっても達成される。強誘電体キャパ
シタの他方の電極をフローティング又はビット線とほぼ
同電位にしておけば、強誘電体キャパシタに蓄えられた
記憶情報に影響を与えることなく、通常のＤＲＡＭにお
ける記憶情報の読み出し、書き込み方法により、常誘電
体キャパシタに記憶した情報を扱うことができる。
おいて、前記第１の誘電体膜は、常誘電体膜であり、前
記第２の誘電体膜は、強誘電体膜であることが望まし
い。また、上記目的は、ゲートがワード線に接続され、
一方のソース／ドレインがビット線に接続された転送ト
ランジスタと、前記転送トランジスタの他方のソース／
ドレインに一方の電極が接続された常誘電体キャパシタ
と、前記転送トランジスタの前記他方のソース／ドレイ
ンに一方の電極が接続された強誘電体キャパシタとを有
する半導体記憶装置における記憶情報の読み出し書き込
み方法であって、前記強誘電体キャパシタの他方の電極
をフローティングし、又は前記ビット線とほぼ等しい電
位に設定した状態で、前記常誘電体キャパシタの読み出
し、書き込みを行うことを特徴とする記憶情報の読み出
し書き込み方法によっても達成される。強誘電体キャパ
シタの他方の電極をフローティング又はビット線とほぼ
同電位にしておけば、強誘電体キャパシタに蓄えられた
記憶情報に影響を与えることなく、通常のＤＲＡＭにお
ける記憶情報の読み出し、書き込み方法により、常誘電
体キャパシタに記憶した情報を扱うことができる。
【００３１】また、上記目的は、ゲートがワード線に接
続され、一方のソース／ドレインがビット線に接続され
た転送トランジスタと、前記転送トランジスタの他方の
ソース／ドレインに一方の電極が接続された常誘電体キ
ャパシタと、前記転送トランジスタの前記他方のソース
／ドレインに一方の電極が接続された強誘電体キャパシ
タとを有する半導体記憶装置における記憶情報の読み出
し書き込み方法であって、前記常誘電体キャパシタの他
方の電極を接地し、フローティングし、又は前記ビット
線とほぼ等しい電位に設定した状態で、前記強誘電体キ
ャパシタの読み出し、書き込みを行うことを特徴とする
記憶情報の読み出し書き込み方法によっても達成され
る。常誘電体キャパシタの他方の電極を接地し、フロー
ティングし、又はビット線とほぼ同電位にしておけば、
通常のＦＲＡＭにおける記憶情報の読み出し、書き込み
方法により、強誘電体キャパシタに記憶した情報を扱う
ことができる。
続され、一方のソース／ドレインがビット線に接続され
た転送トランジスタと、前記転送トランジスタの他方の
ソース／ドレインに一方の電極が接続された常誘電体キ
ャパシタと、前記転送トランジスタの前記他方のソース
／ドレインに一方の電極が接続された強誘電体キャパシ
タとを有する半導体記憶装置における記憶情報の読み出
し書き込み方法であって、前記常誘電体キャパシタの他
方の電極を接地し、フローティングし、又は前記ビット
線とほぼ等しい電位に設定した状態で、前記強誘電体キ
ャパシタの読み出し、書き込みを行うことを特徴とする
記憶情報の読み出し書き込み方法によっても達成され
る。常誘電体キャパシタの他方の電極を接地し、フロー
ティングし、又はビット線とほぼ同電位にしておけば、
通常のＦＲＡＭにおける記憶情報の読み出し、書き込み
方法により、強誘電体キャパシタに記憶した情報を扱う
ことができる。
【００３２】また、上記目的は、ゲートがワード線に接
続され、一方のソース／ドレインがビット線に接続され
た転送トランジスタと、前記転送トランジスタの他方の
ソース／ドレインに一方の電極が接続された常誘電体キ
ャパシタと、前記転送トランジスタの前記他方のソース
／ドレインに一方の電極が接続された強誘電体キャパシ
タとを有する半導体記憶装置における記憶情報の読み出
し書き込み方法であって、前記常誘電体キャパシタに蓄
えられた電荷を前記ビット線に読み出し、前記電荷によ
り変化した前記ビット線の電位により前記常誘電体キャ
パシタに記憶されていた記憶情報を判定し、判定された
前記記憶情報に応じたレベルの信号を前記ビット線に印
加し、前記ビット線に印加される前記信号の反転信号を
前記強誘電体キャパシタの他方の電極に印加することに
より、前記記憶情報を前記強誘電体キャパシタに書き込
むことを特徴とする記憶情報の読みだし書き込み方法に
よっても達成される。こうすることにより、常誘電体キ
ャパシタに蓄えられた最新の記憶情報を強誘電体キャパ
シタに移行することができる。
続され、一方のソース／ドレインがビット線に接続され
た転送トランジスタと、前記転送トランジスタの他方の
ソース／ドレインに一方の電極が接続された常誘電体キ
ャパシタと、前記転送トランジスタの前記他方のソース
／ドレインに一方の電極が接続された強誘電体キャパシ
タとを有する半導体記憶装置における記憶情報の読み出
し書き込み方法であって、前記常誘電体キャパシタに蓄
えられた電荷を前記ビット線に読み出し、前記電荷によ
り変化した前記ビット線の電位により前記常誘電体キャ
パシタに記憶されていた記憶情報を判定し、判定された
前記記憶情報に応じたレベルの信号を前記ビット線に印
加し、前記ビット線に印加される前記信号の反転信号を
前記強誘電体キャパシタの他方の電極に印加することに
より、前記記憶情報を前記強誘電体キャパシタに書き込
むことを特徴とする記憶情報の読みだし書き込み方法に
よっても達成される。こうすることにより、常誘電体キ
ャパシタに蓄えられた最新の記憶情報を強誘電体キャパ
シタに移行することができる。
【００３３】また、上記目的は、ゲートがワード線に接
続され、一方のソース／ドレインがビット線に接続され
た転送トランジスタと、前記転送トランジスタの他方の
ソース／ドレインに一方の電極が接続された常誘電体キ
ャパシタと、前記転送トランジスタの前記他方のソース
／ドレインに一方の電極が接続された強誘電体キャパシ
タとを有する半導体記憶装置における記憶情報の読み出
し書き込み方法であって、前記強誘電体キャパシタに蓄
えられた電荷を前記ビット線に読み出し、前記電荷によ
り変化した前記ビット線の電位により前記強誘電体キャ
パシタに記憶されていた記憶情報を判定し、判定された
前記記憶情報に応じたレベルの信号を前記ビット線に印
加することにより、前記ビット線に印加される前記信号
のレベルに応じた電荷を前記常誘電体キャパシタに書き
込むことを特徴とする記憶情報の読みだし書き込み方法
によっても達成される。こうすることにより、強誘電体
キャパシタに蓄えられた最新の記憶情報を常誘電体キャ
パシタに移行することができる。
続され、一方のソース／ドレインがビット線に接続され
た転送トランジスタと、前記転送トランジスタの他方の
ソース／ドレインに一方の電極が接続された常誘電体キ
ャパシタと、前記転送トランジスタの前記他方のソース
／ドレインに一方の電極が接続された強誘電体キャパシ
タとを有する半導体記憶装置における記憶情報の読み出
し書き込み方法であって、前記強誘電体キャパシタに蓄
えられた電荷を前記ビット線に読み出し、前記電荷によ
り変化した前記ビット線の電位により前記強誘電体キャ
パシタに記憶されていた記憶情報を判定し、判定された
前記記憶情報に応じたレベルの信号を前記ビット線に印
加することにより、前記ビット線に印加される前記信号
のレベルに応じた電荷を前記常誘電体キャパシタに書き
込むことを特徴とする記憶情報の読みだし書き込み方法
によっても達成される。こうすることにより、強誘電体
キャパシタに蓄えられた最新の記憶情報を常誘電体キャ
パシタに移行することができる。
【００３４】
【発明の実施の形態】［第１実施形態］本発明の第１実
施形態による半導体記憶装置及びその製造方法について
図１乃至図７を用いて説明する。図１は本実施形態によ
る半導体記憶装置の構造を示す回路図、図２はキャパシ
タＣ１とキャパシタＣ２との間で記憶情報を転送する際
に使用する回路図、図３は本実施形態による半導体記憶
装置の構造を示す概略断面図、図４乃至図７は本実施形
態による半導体記憶装置の製造方法を示す工程断面図で
ある。
施形態による半導体記憶装置及びその製造方法について
図１乃至図７を用いて説明する。図１は本実施形態によ
る半導体記憶装置の構造を示す回路図、図２はキャパシ
タＣ１とキャパシタＣ２との間で記憶情報を転送する際
に使用する回路図、図３は本実施形態による半導体記憶
装置の構造を示す概略断面図、図４乃至図７は本実施形
態による半導体記憶装置の製造方法を示す工程断面図で
ある。
【００３５】〔１〕 メモリセルの回路構成 本実施形態による半導体記憶装置は、図１に示すよう
に、ゲートＧがワード線ＷＬに接続され、一方のソース
／ドレインＳ／Ｄがビット線ＢＬに接続されたＭＯＳト
ランジスタＴｒ（転送トランジスタＴｒ）と、転送トラ
ンジスタＴｒの他方のソース／ドレインＳ／Ｄに一方の
電極が接続された常誘電体膜を誘電体とするキャパシタ
Ｃ１と、転送トランジスタＴｒの他方のソース／ドレイ
ンＳ／Ｄに一方の電極が接続された強誘電体膜を誘電体
とするキャパシタＣ２とにより構成される。キャパシタ
Ｃ１の他方の電極は接地され、キャパシタＣ２の他方の
電極にはプレート線ＰＬが接続されている。プレート線
ＰＬには正負両方の電位を印加することができ、また、
フローティングにすることもできるようになっている。
に、ゲートＧがワード線ＷＬに接続され、一方のソース
／ドレインＳ／Ｄがビット線ＢＬに接続されたＭＯＳト
ランジスタＴｒ（転送トランジスタＴｒ）と、転送トラ
ンジスタＴｒの他方のソース／ドレインＳ／Ｄに一方の
電極が接続された常誘電体膜を誘電体とするキャパシタ
Ｃ１と、転送トランジスタＴｒの他方のソース／ドレイ
ンＳ／Ｄに一方の電極が接続された強誘電体膜を誘電体
とするキャパシタＣ２とにより構成される。キャパシタ
Ｃ１の他方の電極は接地され、キャパシタＣ２の他方の
電極にはプレート線ＰＬが接続されている。プレート線
ＰＬには正負両方の電位を印加することができ、また、
フローティングにすることもできるようになっている。
【００３６】このように、本実施形態による半導体記憶
装置は、１つの転送トランジスタＴｒと、２つのキャパ
シタＣ１、Ｃ２により１つのメモリセルが構成され、キ
ャパシタＣ１がＤＲＡＭにおけるキャパシタと同様の構
造を有し、キャパシタＣ２がＦＲＡＭにおけるキャパシ
タと同様の構造を有することに特徴がある。このように
半導体記憶装置を構成することにより、転送トランジス
タＴｒを共用できるので、ＤＲＡＭとＦＲＡＭとを混載
する従来の半導体記憶装置と比較して集積度を向上する
ことができる。特に、後述の半導体記憶装置の構造によ
れば、従来のＤＲＡＭの集積度を犠牲にすることなく、
ＦＲＡＭのキャパシタＣ２を設けることができる。
装置は、１つの転送トランジスタＴｒと、２つのキャパ
シタＣ１、Ｃ２により１つのメモリセルが構成され、キ
ャパシタＣ１がＤＲＡＭにおけるキャパシタと同様の構
造を有し、キャパシタＣ２がＦＲＡＭにおけるキャパシ
タと同様の構造を有することに特徴がある。このように
半導体記憶装置を構成することにより、転送トランジス
タＴｒを共用できるので、ＤＲＡＭとＦＲＡＭとを混載
する従来の半導体記憶装置と比較して集積度を向上する
ことができる。特に、後述の半導体記憶装置の構造によ
れば、従来のＤＲＡＭの集積度を犠牲にすることなく、
ＦＲＡＭのキャパシタＣ２を設けることができる。
【００３７】また、このように半導体記憶装置を構成す
ることにより、ＤＲＡＭの高信頼性とＦＲＡＭの不揮発
性の両方の特性を得ることができる。なお、本願明細書
にいう常誘電体とは、ヒステリシス特性を持たない誘電
体を意味し、一般にＤＲＡＭに用いられる高誘電率膜を
も含む表現である。一方、強誘電体とは、ヒステリシス
特性をする誘電体を意味するものとする。但し、強誘電
体であっても残留分極点（図１９におけるａ点、ｃ点）
以下の電圧で使用する場合にはヒステリシス特性をもた
ないので、このような使用方法をする場合には、キャパ
シタＣ１の誘電体膜として強誘電体膜を用いることもで
きる。
ることにより、ＤＲＡＭの高信頼性とＦＲＡＭの不揮発
性の両方の特性を得ることができる。なお、本願明細書
にいう常誘電体とは、ヒステリシス特性を持たない誘電
体を意味し、一般にＤＲＡＭに用いられる高誘電率膜を
も含む表現である。一方、強誘電体とは、ヒステリシス
特性をする誘電体を意味するものとする。但し、強誘電
体であっても残留分極点（図１９におけるａ点、ｃ点）
以下の電圧で使用する場合にはヒステリシス特性をもた
ないので、このような使用方法をする場合には、キャパ
シタＣ１の誘電体膜として強誘電体膜を用いることもで
きる。
【００３８】〔２〕 動作原理 （ａ） ＤＲＡＭモードにおける書き込み／読み出し方
法 図１に示すように、本実施形態による半導体記憶装置
は、１つの転送トランジスタＴｒに、ＤＲＡＭのキャパ
シタＣ１と、ＦＲＡＭのキャパシタＣ２とが接続されて
おり、ＤＲＡＭのキャパシタＣ１のみを用いてＤＲＡＭ
と同様に使用することができる（以下、このような使用
方法をＤＲＡＭモードと呼ぶ）。
法 図１に示すように、本実施形態による半導体記憶装置
は、１つの転送トランジスタＴｒに、ＤＲＡＭのキャパ
シタＣ１と、ＦＲＡＭのキャパシタＣ２とが接続されて
おり、ＤＲＡＭのキャパシタＣ１のみを用いてＤＲＡＭ
と同様に使用することができる（以下、このような使用
方法をＤＲＡＭモードと呼ぶ）。
【００３９】本実施形態による半導体記憶装置をＤＲＡ
Ｍモードで使用するためには、ＦＲＡＭのキャパシタＣ
２に接続されるプレート線ＰＬをフローティングの状態
とすればよい。このようにすれば、たとえ転送トランジ
スタＴｒがＯＮ状態にされてビット線ＢＬの電位がキャ
パシタＣ２に印加されたとしても、プレート線ＰＬに接
続された他方の電極がフローティングされているので強
誘電体膜には電位は印加されない。この結果、図１の回
路において、キャパシタＣ２は電気的に接続されていな
いと見ることができ、１トランジスタ、１キャパシタよ
りなる通常のＤＲＡＭとして使用することができる。な
お、キャパシタＣ２には電圧が印加されないので、強誘
電体膜の疲労劣化が生じることもない。
Ｍモードで使用するためには、ＦＲＡＭのキャパシタＣ
２に接続されるプレート線ＰＬをフローティングの状態
とすればよい。このようにすれば、たとえ転送トランジ
スタＴｒがＯＮ状態にされてビット線ＢＬの電位がキャ
パシタＣ２に印加されたとしても、プレート線ＰＬに接
続された他方の電極がフローティングされているので強
誘電体膜には電位は印加されない。この結果、図１の回
路において、キャパシタＣ２は電気的に接続されていな
いと見ることができ、１トランジスタ、１キャパシタよ
りなる通常のＤＲＡＭとして使用することができる。な
お、キャパシタＣ２には電圧が印加されないので、強誘
電体膜の疲労劣化が生じることもない。
【００４０】また、プレート線ＰＬをフローティングに
する代わりに、プレート線をビット線ＢＬと短絡させ
る、或いは、プレート線ＰＬとビット線ＢＬとが同電位
となるようにプレート線ＰＬの電位を設定することも有
効である。このようにすれば、キャパシタＣ２の両電極
が常にほぼ同電位となるので、キャパシタＣ２への充放
電が行われず、キャパシタＣ２の影響を無視することが
できる。
する代わりに、プレート線をビット線ＢＬと短絡させ
る、或いは、プレート線ＰＬとビット線ＢＬとが同電位
となるようにプレート線ＰＬの電位を設定することも有
効である。このようにすれば、キャパシタＣ２の両電極
が常にほぼ同電位となるので、キャパシタＣ２への充放
電が行われず、キャパシタＣ２の影響を無視することが
できる。
【００４１】以下、ＤＲＡＭモードにおける情報書き込
み／読み出し方法の一例について説明する。キャパシタ
Ｃ１に記憶情報を書き込む場合には、ビット線ＢＬに書
き込むべき情報に対応した電圧（Ｈｉｇｈ又はＬｏｗ）
を印加した後、ワード線ＷＬに所定の電圧を印加して転
送トランジスタＴｒをＯＮにし、キャパシタＣ１に電荷
を充電する。キャパシタＣ１に電荷を充電した後にワー
ド線ＷＬの電圧を下げて転送トランジスタＴｒをＯＦＦ
状態にすると、キャパシタＣ１の電荷は逃げ道をふさが
れ、この電荷はしばらくの間保持されることとなる。こ
れにより記憶情報が書き込まれることとなる。
み／読み出し方法の一例について説明する。キャパシタ
Ｃ１に記憶情報を書き込む場合には、ビット線ＢＬに書
き込むべき情報に対応した電圧（Ｈｉｇｈ又はＬｏｗ）
を印加した後、ワード線ＷＬに所定の電圧を印加して転
送トランジスタＴｒをＯＮにし、キャパシタＣ１に電荷
を充電する。キャパシタＣ１に電荷を充電した後にワー
ド線ＷＬの電圧を下げて転送トランジスタＴｒをＯＦＦ
状態にすると、キャパシタＣ１の電荷は逃げ道をふさが
れ、この電荷はしばらくの間保持されることとなる。こ
れにより記憶情報が書き込まれることとなる。
【００４２】一方、記憶情報の読み出しは、ビット線Ｂ
Ｌをフローティングにした状態でワード線ＷＬに電圧を
印加して転送トランジスタＴｒをＯＮ状態とし、ビット
線ＢＬにキャパシタの電荷を出力することにより行う。
ビット線ＢＬにキャパシタＣ１に蓄えられていた電荷が
出力されると、ビット線ＢＬの電位はこの電荷に応じて
僅かに変化する。このように変化したビット線ＢＬの電
位と、ダミーセル（図示せず）に接続されたビット線
（図示せず）の電位とをセンスアンプにより比較し、こ
れら電位の高低の関係からキャパシタＣ１に蓄えられて
いた情報が”１”であるか”０”であるかを読み出すこ
とができる。センスアンプは、この僅かな電位差を感知
して増幅し、Ｈｉｇｈ又はＬｏｗに対応する規定の電圧
値に戻す機能を有している。
Ｌをフローティングにした状態でワード線ＷＬに電圧を
印加して転送トランジスタＴｒをＯＮ状態とし、ビット
線ＢＬにキャパシタの電荷を出力することにより行う。
ビット線ＢＬにキャパシタＣ１に蓄えられていた電荷が
出力されると、ビット線ＢＬの電位はこの電荷に応じて
僅かに変化する。このように変化したビット線ＢＬの電
位と、ダミーセル（図示せず）に接続されたビット線
（図示せず）の電位とをセンスアンプにより比較し、こ
れら電位の高低の関係からキャパシタＣ１に蓄えられて
いた情報が”１”であるか”０”であるかを読み出すこ
とができる。センスアンプは、この僅かな電位差を感知
して増幅し、Ｈｉｇｈ又はＬｏｗに対応する規定の電圧
値に戻す機能を有している。
【００４３】なお、上記の動作説明では、プレート線Ｐ
Ｌの電位をフローティングにする場合について説明した
が、プレート線ＰＬの電位を強誘電体の分極反転が行わ
れない程度の低い電圧としてもよい。 （ｂ） ＤＲＡＭモードにおけるリフレッシュ動作 ＤＲＡＭにおいては、キャパシタに蓄えられた電荷は漏
電により約１００ｍｓ程度という極めて短い時間で失わ
れるため、記憶情報を保持し続けるためには電荷が失わ
れる前に電荷を一旦読み出し、再度書き込む操作、いわ
ゆるリフレッシュを行う必要がある。本実施形態による
半導体記憶装置では、プレート線ＰＬをフローティング
にすることにより通常のＤＲＡＭと同様に扱うことがで
き、リフレッシュ動作についても通常と同様に行うこと
ができる。
Ｌの電位をフローティングにする場合について説明した
が、プレート線ＰＬの電位を強誘電体の分極反転が行わ
れない程度の低い電圧としてもよい。 （ｂ） ＤＲＡＭモードにおけるリフレッシュ動作 ＤＲＡＭにおいては、キャパシタに蓄えられた電荷は漏
電により約１００ｍｓ程度という極めて短い時間で失わ
れるため、記憶情報を保持し続けるためには電荷が失わ
れる前に電荷を一旦読み出し、再度書き込む操作、いわ
ゆるリフレッシュを行う必要がある。本実施形態による
半導体記憶装置では、プレート線ＰＬをフローティング
にすることにより通常のＤＲＡＭと同様に扱うことがで
き、リフレッシュ動作についても通常と同様に行うこと
ができる。
【００４４】（ｃ） ＦＲＡＭモードにおける書き込み
／読み出し方法 図１に示すように、本実施形態による半導体記憶装置
は、１つの転送トランジスタＴｒに、ＤＲＡＭのキャパ
シタＣ１と、ＦＲＡＭのキャパシタＣ２とが接続されて
おり、ＦＲＡＭのキャパシタＣ２のみを用いてＦＲＡＭ
と同様に使用することができる（以下、このような使用
方法をＦＲＡＭモードと呼ぶ）。
／読み出し方法 図１に示すように、本実施形態による半導体記憶装置
は、１つの転送トランジスタＴｒに、ＤＲＡＭのキャパ
シタＣ１と、ＦＲＡＭのキャパシタＣ２とが接続されて
おり、ＦＲＡＭのキャパシタＣ２のみを用いてＦＲＡＭ
と同様に使用することができる（以下、このような使用
方法をＦＲＡＭモードと呼ぶ）。
【００４５】本実施形態による半導体記憶装置をＦＲＡ
Ｍモードで使用するためには、ＤＲＡＭのキャパシタＣ
１のセルプレートを所定の電圧に固定（例えば接地）す
るか、望ましくはフローティングにすればよい。キャパ
シタＣ１のセルプレートの電位が固定されている場合、
キャパシタＣ２の書き込み／読み出しと同時にキャパシ
タＣ１においても電荷が蓄えられ放出される動作が繰り
返されることとなるが、キャパシタＣ１の書き込み／読
みだし回数はＦＲＡＭとの関係では事実上無限大と考え
てよいので、キャパシタＣ１の疲労劣化は無視すること
ができる。しかしながら、キャパシタＣ１の容量は、キ
ャパシタＣ２を動作する際にビット線に寄生する不要な
寄生容量として作用するため、情報を読み出す際の感度
やノイズ耐性を低下させ、また、動作速度をも低下させ
る虞がある。したがって、キャパシタＣ１のセルプレー
トは、フローティングにすることが電気的には望まし
い。但し、このためには更に引き出し電極が必要とさ
れ、全体的な集積度の低下を招来する虞がある。いずれ
の構造を採用するかは、電気的特性と集積度とのトレー
ドオフにより、そのデバイスに要求される特性等に応じ
て適宜選択することが望ましい。
Ｍモードで使用するためには、ＤＲＡＭのキャパシタＣ
１のセルプレートを所定の電圧に固定（例えば接地）す
るか、望ましくはフローティングにすればよい。キャパ
シタＣ１のセルプレートの電位が固定されている場合、
キャパシタＣ２の書き込み／読み出しと同時にキャパシ
タＣ１においても電荷が蓄えられ放出される動作が繰り
返されることとなるが、キャパシタＣ１の書き込み／読
みだし回数はＦＲＡＭとの関係では事実上無限大と考え
てよいので、キャパシタＣ１の疲労劣化は無視すること
ができる。しかしながら、キャパシタＣ１の容量は、キ
ャパシタＣ２を動作する際にビット線に寄生する不要な
寄生容量として作用するため、情報を読み出す際の感度
やノイズ耐性を低下させ、また、動作速度をも低下させ
る虞がある。したがって、キャパシタＣ１のセルプレー
トは、フローティングにすることが電気的には望まし
い。但し、このためには更に引き出し電極が必要とさ
れ、全体的な集積度の低下を招来する虞がある。いずれ
の構造を採用するかは、電気的特性と集積度とのトレー
ドオフにより、そのデバイスに要求される特性等に応じ
て適宜選択することが望ましい。
【００４６】以下、ＦＲＡＭモードにおける情報書き込
み／読み出し方法の一例について説明する。キャパシタ
Ｃ２に記憶情報を書き込む場合には、ビット線ＢＬとプ
レート線ＰＬとの間に、書き込むべき情報に応じた極性
を有し、強誘電体膜が分極反転するに十分な電位差を有
する電圧を印加した後、ワード線ＷＬに所定の電圧を印
加して転送トランジスタＴｒをＯＮにし、強誘電体膜を
所定の方向に分極反転することによりキャパシタＣ２に
分極電荷を蓄える。これにより、キャパシタＣ２には記
憶情報が書き込まれることとなる。
み／読み出し方法の一例について説明する。キャパシタ
Ｃ２に記憶情報を書き込む場合には、ビット線ＢＬとプ
レート線ＰＬとの間に、書き込むべき情報に応じた極性
を有し、強誘電体膜が分極反転するに十分な電位差を有
する電圧を印加した後、ワード線ＷＬに所定の電圧を印
加して転送トランジスタＴｒをＯＮにし、強誘電体膜を
所定の方向に分極反転することによりキャパシタＣ２に
分極電荷を蓄える。これにより、キャパシタＣ２には記
憶情報が書き込まれることとなる。
【００４７】キャパシタＣ２に記憶情報”１”を記憶す
る場合には、例えば、ビット線ＢＬにプラス、プレート
線ＰＬに零或いはマイナスの電位を印加すればよい。ま
た、キャパシタＣ２に記憶情報”０”を記憶する場合に
は、例えば、ビット線ＢＬに零或いはマイナス、プレー
ト線ＰＬにプラスの電位を印加すればよい。一方、記憶
情報の読み出しは、基本的にＤＲＡＭモードの場合と同
様であり、ビット線ＢＬをフローティングにした状態で
ワード線ＷＬに電圧を印加して転送トランジスタＴｒを
ＯＮ状態とし、キャパシタＣ２に電圧を印加することに
よりビット線ＢＬに現れる電荷をセンスアンプにより読
み取ることにより行われる。ビット線ＢＬにキャパシタ
Ｃ２に蓄えられていた電荷が出力されると、ビット線Ｂ
Ｌの電位はキャパシタＣ２に蓄えられていた電荷に応じ
て僅かに変化する。このように変化したビット線ＢＬの
電位と、ダミーセル（図示せず）に接続されたビット線
（図示せず）の電位とをセンスアンプにより比較し、こ
れら電位の高低の関係からキャパシタＣ２に蓄えられて
いた情報が”１”であるか”０”であるかを読み出すこ
とができる。センスアンプは、この僅かな電位差を感知
して増幅し、Ｈｉｇｈ又はＬｏｗに対応する規定の電圧
値に戻す機能を有している。
る場合には、例えば、ビット線ＢＬにプラス、プレート
線ＰＬに零或いはマイナスの電位を印加すればよい。ま
た、キャパシタＣ２に記憶情報”０”を記憶する場合に
は、例えば、ビット線ＢＬに零或いはマイナス、プレー
ト線ＰＬにプラスの電位を印加すればよい。一方、記憶
情報の読み出しは、基本的にＤＲＡＭモードの場合と同
様であり、ビット線ＢＬをフローティングにした状態で
ワード線ＷＬに電圧を印加して転送トランジスタＴｒを
ＯＮ状態とし、キャパシタＣ２に電圧を印加することに
よりビット線ＢＬに現れる電荷をセンスアンプにより読
み取ることにより行われる。ビット線ＢＬにキャパシタ
Ｃ２に蓄えられていた電荷が出力されると、ビット線Ｂ
Ｌの電位はキャパシタＣ２に蓄えられていた電荷に応じ
て僅かに変化する。このように変化したビット線ＢＬの
電位と、ダミーセル（図示せず）に接続されたビット線
（図示せず）の電位とをセンスアンプにより比較し、こ
れら電位の高低の関係からキャパシタＣ２に蓄えられて
いた情報が”１”であるか”０”であるかを読み出すこ
とができる。センスアンプは、この僅かな電位差を感知
して増幅し、Ｈｉｇｈ又はＬｏｗに対応する規定の電圧
値に戻す機能を有している。
【００４８】（ｄ） キャパシタＣ１の記憶情報をキャ
パシタＣ２に転送する方法 本実施形態による半導体記憶装置は、１つの転送トラン
ジスタＴｒに２つのキャパシタＣ１、Ｃ２が接続されて
おり、換言すれば、同一のアドレスに、ＤＲＡＭの原理
により記憶を保持するキャパシタＣ１と、ＦＲＡＭの原
理により記憶を保持するキャパシタＣ２とが設けられて
いることとなる。したがって、一つのアドレスにつき２
倍の情報を保持できるが、情報をやり取りするトランス
ファーゲートは１つのみであり、これら２つの情報を同
時に扱うことはできない。
パシタＣ２に転送する方法 本実施形態による半導体記憶装置は、１つの転送トラン
ジスタＴｒに２つのキャパシタＣ１、Ｃ２が接続されて
おり、換言すれば、同一のアドレスに、ＤＲＡＭの原理
により記憶を保持するキャパシタＣ１と、ＦＲＡＭの原
理により記憶を保持するキャパシタＣ２とが設けられて
いることとなる。したがって、一つのアドレスにつき２
倍の情報を保持できるが、情報をやり取りするトランス
ファーゲートは１つのみであり、これら２つの情報を同
時に扱うことはできない。
【００４９】一方、このように半導体記憶装置を構成す
るメリットは、頻繁に使用するデータはキャパシタＣ１
に記憶することにより通常のＤＲＡＭと同様に使用する
ことができ、且つ、キャパシタＣ１に格納された最新の
情報をキャパシタＣ２に転送することにより不揮発性メ
モリーとしても利用することができる点である。キャパ
シタＣ１の記憶情報をキャパシタＣ２に転送するために
は、例えば、図２に示す回路を用いることができる。
るメリットは、頻繁に使用するデータはキャパシタＣ１
に記憶することにより通常のＤＲＡＭと同様に使用する
ことができ、且つ、キャパシタＣ１に格納された最新の
情報をキャパシタＣ２に転送することにより不揮発性メ
モリーとしても利用することができる点である。キャパ
シタＣ１の記憶情報をキャパシタＣ２に転送するために
は、例えば、図２に示す回路を用いることができる。
【００５０】転送トランジスタＴｒと、キャパシタＣ
１、Ｃ２からなるメモリセルＭＣには、図１に示す半導
体記憶装置と同様に、ワード線ＷＬ、ビット線ＢＬ、プ
レート線ＰＬが接続されている。ビット線ＢＬにはセン
スアンプＳＡが接続されている。センスアンプＳＡには
ダミーセルＤＣに接続されるビット線ＢＬ′が接続され
ている。ビット線ＢＬとプレート線ＰＬとの間には、ビ
ット線ＢＬの信号を反転してプレート線ＰＬに印加する
ためのインバータ回路ＩＮＶが、トランジスタＴｒ１を
介して接続されている。
１、Ｃ２からなるメモリセルＭＣには、図１に示す半導
体記憶装置と同様に、ワード線ＷＬ、ビット線ＢＬ、プ
レート線ＰＬが接続されている。ビット線ＢＬにはセン
スアンプＳＡが接続されている。センスアンプＳＡには
ダミーセルＤＣに接続されるビット線ＢＬ′が接続され
ている。ビット線ＢＬとプレート線ＰＬとの間には、ビ
ット線ＢＬの信号を反転してプレート線ＰＬに印加する
ためのインバータ回路ＩＮＶが、トランジスタＴｒ１を
介して接続されている。
【００５１】このように、図２に示す回路は、ビット線
ＢＬの信号を反転してプレート線ＰＬに印加できること
に特徴がある。このように回路を構成することにより、
トランジスタＴｒ１がＯＦＦ状態のときにはプレート線
ＰＬをフローティングの状態とすることができ、トラン
ジスタＴｒ１がＯＮ状態のときにはプレート線ＰＬにビ
ット線ＢＬとは逆の信号を印加することができる。
ＢＬの信号を反転してプレート線ＰＬに印加できること
に特徴がある。このように回路を構成することにより、
トランジスタＴｒ１がＯＦＦ状態のときにはプレート線
ＰＬをフローティングの状態とすることができ、トラン
ジスタＴｒ１がＯＮ状態のときにはプレート線ＰＬにビ
ット線ＢＬとは逆の信号を印加することができる。
【００５２】次に、図２の回路を用いてキャパシタＣ１
の記憶情報をキャパシタＣ２に転送する方法について説
明する。まず、通常のＤＲＡＭモードのリフレッシュ動
作と同様にして、キャパシタＣ１の記憶情報を読み出
す。このとき、読み出した記憶情報に応じてビット線Ｂ
Ｌの電位は変化することとなる。
の記憶情報をキャパシタＣ２に転送する方法について説
明する。まず、通常のＤＲＡＭモードのリフレッシュ動
作と同様にして、キャパシタＣ１の記憶情報を読み出
す。このとき、読み出した記憶情報に応じてビット線Ｂ
Ｌの電位は変化することとなる。
【００５３】次いで、センスアンプＳＡにより、このよ
うに変化したビット線ＢＬの電位とダミーセルＤＣの接
続されたビット線ＢＬ′の電位とを比較し、キャパシタ
Ｃ１に蓄えられていた記憶情報が”１”であったか”
０”であったかを判定する。続いて、判定した結果に基
づいて、ビット線ＢＬの電位を規定の電圧に調整する。
すなわち、センスアンプＳＡにより、ビット線ＢＬの電
圧を、記憶情報”１”に相当する電圧、或いは、記憶情
報”０”に相当する電圧に戻す。
うに変化したビット線ＢＬの電位とダミーセルＤＣの接
続されたビット線ＢＬ′の電位とを比較し、キャパシタ
Ｃ１に蓄えられていた記憶情報が”１”であったか”
０”であったかを判定する。続いて、判定した結果に基
づいて、ビット線ＢＬの電位を規定の電圧に調整する。
すなわち、センスアンプＳＡにより、ビット線ＢＬの電
圧を、記憶情報”１”に相当する電圧、或いは、記憶情
報”０”に相当する電圧に戻す。
【００５４】この後、ＤＲＡＭ／ＦＲＡＭ切り換え信号
を印加してトランジスタＴｒ１をＯＮ状態にし、ビット
線ＢＬに印加されている信号の反転信号をプレート線Ｐ
Ｌに印加される。このとき、ＤＲＡＭモードにおける情
報”１”及び”０”に対応する動作電圧と、ＦＲＡＭモ
ードにおける情報”１”及び”０”に対応する動作電圧
とをそれぞれ対応づけておくことが望ましい。こうする
ことにより、キャパシタＣ２は、前述のＦＲＡＭモード
における書き込み状態と同様の状態となり、キャパシタ
Ｃ２にはキャパシタＣ１に蓄えられていた記憶情報と同
じ記憶情報が蓄えられることとなる。なお、プレート線
ＰＬに電位が加えられるとキャパシタＣ２の充電によっ
てビット線ＢＬの電位は下がることとなるが、センスア
ンプＳＡによりわずかな差も増幅して規定の電位に戻さ
れるので、規定の電圧でキャパシタＣ２を充電すること
ができる。
を印加してトランジスタＴｒ１をＯＮ状態にし、ビット
線ＢＬに印加されている信号の反転信号をプレート線Ｐ
Ｌに印加される。このとき、ＤＲＡＭモードにおける情
報”１”及び”０”に対応する動作電圧と、ＦＲＡＭモ
ードにおける情報”１”及び”０”に対応する動作電圧
とをそれぞれ対応づけておくことが望ましい。こうする
ことにより、キャパシタＣ２は、前述のＦＲＡＭモード
における書き込み状態と同様の状態となり、キャパシタ
Ｃ２にはキャパシタＣ１に蓄えられていた記憶情報と同
じ記憶情報が蓄えられることとなる。なお、プレート線
ＰＬに電位が加えられるとキャパシタＣ２の充電によっ
てビット線ＢＬの電位は下がることとなるが、センスア
ンプＳＡによりわずかな差も増幅して規定の電位に戻さ
れるので、規定の電圧でキャパシタＣ２を充電すること
ができる。
【００５５】これにより、キャパシタＣ１に蓄えられて
いた記憶情報を、キャパシタＣ２に転送することができ
る。 （ｅ） キャパシタＣ２の記憶情報をキャパシタＣ１に
転送する方法 図２の回路によれば、キャパシタＣ２の記憶情報をキャ
パシタＣ１に転送することもできる。キャパシタＣ２に
待避していた記憶情報をキャパシタＣ１に転送すれば、
装置の立ち上げを迅速に行うことも容易となる。
いた記憶情報を、キャパシタＣ２に転送することができ
る。 （ｅ） キャパシタＣ２の記憶情報をキャパシタＣ１に
転送する方法 図２の回路によれば、キャパシタＣ２の記憶情報をキャ
パシタＣ１に転送することもできる。キャパシタＣ２に
待避していた記憶情報をキャパシタＣ１に転送すれば、
装置の立ち上げを迅速に行うことも容易となる。
【００５６】まず、通常のＦＲＡＭモードの情報読みだ
し方法と同様にして、ビット線ＢＬにプラス電位を、プ
レート線を零電位を印加し、次いで、ワード線ＷＬに所
定の電圧を印加して転送トランジスタＴｒをＯＮ状態に
する。これにより、ビット線ＢＬにはキャパシタＣ２に
蓄えられた記憶情報に応じた電荷が現れ、ビット線ＢＬ
の電位が微量に変化する。
し方法と同様にして、ビット線ＢＬにプラス電位を、プ
レート線を零電位を印加し、次いで、ワード線ＷＬに所
定の電圧を印加して転送トランジスタＴｒをＯＮ状態に
する。これにより、ビット線ＢＬにはキャパシタＣ２に
蓄えられた記憶情報に応じた電荷が現れ、ビット線ＢＬ
の電位が微量に変化する。
【００５７】次いで、センスアンプＳＡにより、このよ
うに変化したビット線ＢＬの電位とダミーセルＤＣの接
続されたビット線ＢＬ′の電位とを比較し、キャパシタ
Ｃ１に蓄えられていた記憶情報が”１”であったか”
０”であったかを判定する。続いて、判定した結果に基
づいて、ビット線ＢＬの電位を規定の電圧に調整する。
すなわち、センスアンプＳＡにより、ビット線ＢＬの電
圧を、記憶情報”１”に相当する電圧、或いは、記憶情
報”０”に相当する電圧に戻す。
うに変化したビット線ＢＬの電位とダミーセルＤＣの接
続されたビット線ＢＬ′の電位とを比較し、キャパシタ
Ｃ１に蓄えられていた記憶情報が”１”であったか”
０”であったかを判定する。続いて、判定した結果に基
づいて、ビット線ＢＬの電位を規定の電圧に調整する。
すなわち、センスアンプＳＡにより、ビット線ＢＬの電
圧を、記憶情報”１”に相当する電圧、或いは、記憶情
報”０”に相当する電圧に戻す。
【００５８】このとき、ＤＲＡＭモードにおける情報”
１”及び”０”に対応する動作電圧と、ＦＲＡＭモード
における情報”１”及び”０”に対応する動作電圧とを
それぞれ対応づけておくことが望ましい。こうすること
により、キャパシタＣ１は、前述のＤＲＡＭモードにお
ける書き込み状態と同様の状態となり、キャパシタＣ１
にはキャパシタＣ２に蓄えられていた記憶情報と同じ記
憶情報が蓄えられることとなる。
１”及び”０”に対応する動作電圧と、ＦＲＡＭモード
における情報”１”及び”０”に対応する動作電圧とを
それぞれ対応づけておくことが望ましい。こうすること
により、キャパシタＣ１は、前述のＤＲＡＭモードにお
ける書き込み状態と同様の状態となり、キャパシタＣ１
にはキャパシタＣ２に蓄えられていた記憶情報と同じ記
憶情報が蓄えられることとなる。
【００５９】なお、キャパシタＣ２の情報を読み出す際
に、キャパシタＣ１のプレート線が接地されていると、
ビット線ＢＬに現れる電位がキャパシタＣ１に蓄えられ
ている電荷に影響を受ける場合がある。このような場合
には、キャパシタＣ１のプレート線はフローティングに
しておくことが望ましい。この場合、キャパシタＣ２の
情報を読み出しビット線ＢＬの電位が変化した後にキャ
パシタＣ１のプレート線を接地すれば、所定の電圧によ
ってキャパシタＣ１を充電することができる。この状態
で転送トランジスタＴｒをＯＦＦにすれば、キャパシタ
Ｃ１の電荷はしばらくの間保持されることとなる。
に、キャパシタＣ１のプレート線が接地されていると、
ビット線ＢＬに現れる電位がキャパシタＣ１に蓄えられ
ている電荷に影響を受ける場合がある。このような場合
には、キャパシタＣ１のプレート線はフローティングに
しておくことが望ましい。この場合、キャパシタＣ２の
情報を読み出しビット線ＢＬの電位が変化した後にキャ
パシタＣ１のプレート線を接地すれば、所定の電圧によ
ってキャパシタＣ１を充電することができる。この状態
で転送トランジスタＴｒをＯＦＦにすれば、キャパシタ
Ｃ１の電荷はしばらくの間保持されることとなる。
【００６０】これにより、キャパシタＣ２に蓄えられて
いた記憶情報を、キャパシタＣ１に転送することができ
る。この後、キャパシタＣ２のプレート線をトランジス
タＴｒ１をＯＦＦにしてフローティングにすれば、通常
のＤＲＡＭモードに移行することができる。なお、ＦＲ
ＡＭは破壊読み出しのためキャパシタＣ２に蓄えられて
いた情報は破壊されるが、ＤＲＡＭモードにおいてリフ
レッシュを行うことにより記憶情報は保持されることに
なる。
いた記憶情報を、キャパシタＣ１に転送することができ
る。この後、キャパシタＣ２のプレート線をトランジス
タＴｒ１をＯＦＦにしてフローティングにすれば、通常
のＤＲＡＭモードに移行することができる。なお、ＦＲ
ＡＭは破壊読み出しのためキャパシタＣ２に蓄えられて
いた情報は破壊されるが、ＤＲＡＭモードにおいてリフ
レッシュを行うことにより記憶情報は保持されることに
なる。
【００６１】〔３〕 具体的な半導体記憶装置の構造 図１に示す回路を実現するための具体的な半導体記憶装
置の構造を図３を用いて説明する。シリコン基板１０上
には、素子領域を画定するための素子分離膜１２が形成
されている。素子分離膜１２が形成されたシリコン基板
上には、ゲート電極１４、ソース／ドレイン拡散層１６
を有する転送トランジスタが形成されている。ゲート電
極１４は、紙面垂直方向に延在する複数の転送トランジ
スタのゲート電極を兼ねるワード線としても機能する。
転送トランジスタが形成されたシリコン基板１０上に
は、ソース／ドレイン拡散層１６に接続された電極プラ
グ２０が埋め込まれた層間絶縁膜１８が形成されてい
る。層間絶縁膜１８上には、シリコン窒化膜２２を介し
て、キャパシタＣ１のプレート電極として機能する導電
膜２４と、層間絶縁膜２６とが形成されている。シリコ
ン窒化膜２２、導電膜２４及び層間絶縁膜２６には、電
極プラグ２０に達する開口部２８が形成されている。開
口部２８の側壁には、キャパシタＣ１の誘電体膜として
機能する常誘電体膜（図示せず）が形成されている。開
口部２８内には、電極プラグ２０に接続された蓄積電極
３０が埋め込まれており、こうして、導電膜２４、常誘
電体膜、蓄積電極３０よりなるキャパシタＣ１が構成さ
れている。蓄積電極３０上には、強誘電体膜に対して相
性のよい導電膜３２が形成されている。層間絶縁膜２６
及び導電膜３２上には、キャパシタＣ２の誘電体膜とな
る強誘電体膜３４が形成されている。強誘電体膜３４上
には、キャパシタＣ２のプレート電極３８が形成されて
いる。こうして、蓄積電極３０（導電膜３２）、強誘電
体膜３４、プレート電極３８よりなるキャパシタＣ２が
構成されている。なお、図３中には示していないが、ビ
ット線は、電極プラグ２０が接続されていない側のソー
ス／ドレイン拡散層１６に接続され、ゲート電極１４に
より構成されるワード線と交差する方向に延在して形成
されている。ビット線は、例えば、層間絶縁膜１８の下
層部に、或いは、プレート電極３８を覆う絶縁膜（図示
せず）上に形成することができる。なお、以下の実施形
態においてもビット線についての記載を省略するが、同
様に形成することができる。
置の構造を図３を用いて説明する。シリコン基板１０上
には、素子領域を画定するための素子分離膜１２が形成
されている。素子分離膜１２が形成されたシリコン基板
上には、ゲート電極１４、ソース／ドレイン拡散層１６
を有する転送トランジスタが形成されている。ゲート電
極１４は、紙面垂直方向に延在する複数の転送トランジ
スタのゲート電極を兼ねるワード線としても機能する。
転送トランジスタが形成されたシリコン基板１０上に
は、ソース／ドレイン拡散層１６に接続された電極プラ
グ２０が埋め込まれた層間絶縁膜１８が形成されてい
る。層間絶縁膜１８上には、シリコン窒化膜２２を介し
て、キャパシタＣ１のプレート電極として機能する導電
膜２４と、層間絶縁膜２６とが形成されている。シリコ
ン窒化膜２２、導電膜２４及び層間絶縁膜２６には、電
極プラグ２０に達する開口部２８が形成されている。開
口部２８の側壁には、キャパシタＣ１の誘電体膜として
機能する常誘電体膜（図示せず）が形成されている。開
口部２８内には、電極プラグ２０に接続された蓄積電極
３０が埋め込まれており、こうして、導電膜２４、常誘
電体膜、蓄積電極３０よりなるキャパシタＣ１が構成さ
れている。蓄積電極３０上には、強誘電体膜に対して相
性のよい導電膜３２が形成されている。層間絶縁膜２６
及び導電膜３２上には、キャパシタＣ２の誘電体膜とな
る強誘電体膜３４が形成されている。強誘電体膜３４上
には、キャパシタＣ２のプレート電極３８が形成されて
いる。こうして、蓄積電極３０（導電膜３２）、強誘電
体膜３４、プレート電極３８よりなるキャパシタＣ２が
構成されている。なお、図３中には示していないが、ビ
ット線は、電極プラグ２０が接続されていない側のソー
ス／ドレイン拡散層１６に接続され、ゲート電極１４に
より構成されるワード線と交差する方向に延在して形成
されている。ビット線は、例えば、層間絶縁膜１８の下
層部に、或いは、プレート電極３８を覆う絶縁膜（図示
せず）上に形成することができる。なお、以下の実施形
態においてもビット線についての記載を省略するが、同
様に形成することができる。
【００６２】このように、本実施形態による半導体記憶
装置は、柱状の蓄積電極３０の側壁部を利用してキャパ
シタＣ１が構成され、蓄積電極の上面部を利用してキャ
パシタＣ２が構成されていることに特徴がある。このよ
うに半導体記憶装置を構成することにより、ＤＲＡＭの
集積度を落とすことなくＤＲＡＭのキャパシタＣ１と、
ＦＲＡＭのキャパシタＣ２とを形成することができる。
装置は、柱状の蓄積電極３０の側壁部を利用してキャパ
シタＣ１が構成され、蓄積電極の上面部を利用してキャ
パシタＣ２が構成されていることに特徴がある。このよ
うに半導体記憶装置を構成することにより、ＤＲＡＭの
集積度を落とすことなくＤＲＡＭのキャパシタＣ１と、
ＦＲＡＭのキャパシタＣ２とを形成することができる。
【００６３】〔４〕 半導体記憶装置の製造方法 まず、シリコン基板１０上に、例えば通常のＬＯＣＯＳ
法により素子分離膜１２を形成する。次いで、素子分離
膜１２により画定された素子領域に、通常のＭＯＳトラ
ンジスタの形成方法と同様にして、ゲート電極１４、ソ
ース／ドレイン拡散層１６とを有するＭＯＳトランジス
タを形成する。このＭＯＳトランジスタは、転送トラン
ジスタＴｒとして用いられる。
法により素子分離膜１２を形成する。次いで、素子分離
膜１２により画定された素子領域に、通常のＭＯＳトラ
ンジスタの形成方法と同様にして、ゲート電極１４、ソ
ース／ドレイン拡散層１６とを有するＭＯＳトランジス
タを形成する。このＭＯＳトランジスタは、転送トラン
ジスタＴｒとして用いられる。
【００６４】続いて、全面に、例えばＣＶＤ法によりシ
リコン酸化膜を堆積してその表面を平坦化し、シリコン
酸化膜よりなる層間絶縁膜１８を形成する。この後、通
常のリソグラフィー技術及びエッチング技術により、キ
ャパシタＣ１、Ｃ２が接続されるソース／ドレイン拡散
層１６に達するコンタクトホールを層間絶縁膜１８に形
成する。
リコン酸化膜を堆積してその表面を平坦化し、シリコン
酸化膜よりなる層間絶縁膜１８を形成する。この後、通
常のリソグラフィー技術及びエッチング技術により、キ
ャパシタＣ１、Ｃ２が接続されるソース／ドレイン拡散
層１６に達するコンタクトホールを層間絶縁膜１８に形
成する。
【００６５】次いで、例えばＣＶＤ法によりドープトポ
リシリコン膜を堆積してエッチバックし、コンタクトホ
ール内に埋め込まれた電極プラグ２０を形成する（図４
（ａ））。続いて、電極プラグ２０が埋め込まれた層間
絶縁膜１８上に、後工程でエッチングストッパ膜として
用いるシリコン窒化膜２２を形成する。
リシリコン膜を堆積してエッチバックし、コンタクトホ
ール内に埋め込まれた電極プラグ２０を形成する（図４
（ａ））。続いて、電極プラグ２０が埋め込まれた層間
絶縁膜１８上に、後工程でエッチングストッパ膜として
用いるシリコン窒化膜２２を形成する。
【００６６】この後、シリコン窒化膜２２上に、キャパ
シタＣ１の電極材となる導電膜２４を堆積する。導電膜
２４としては、例えばドープトポリシリコン膜を適用す
ることができる。この電極材は、後に形成するキャパシ
タ誘電体膜との相性がよい導電性材料を選択することが
望ましい。誘電体膜との相性により、ドープトポリシリ
コン膜の他、タングステン膜、酸化タングステン膜、窒
化タングステン膜、ルテニウム膜、酸化ルテニウム膜、
プラチナ膜、窒化チタン膜、イリジウム膜、酸化イリジ
ウム膜などを用いることもできる。また、これらの膜の
積層膜を用いてもよい。
シタＣ１の電極材となる導電膜２４を堆積する。導電膜
２４としては、例えばドープトポリシリコン膜を適用す
ることができる。この電極材は、後に形成するキャパシ
タ誘電体膜との相性がよい導電性材料を選択することが
望ましい。誘電体膜との相性により、ドープトポリシリ
コン膜の他、タングステン膜、酸化タングステン膜、窒
化タングステン膜、ルテニウム膜、酸化ルテニウム膜、
プラチナ膜、窒化チタン膜、イリジウム膜、酸化イリジ
ウム膜などを用いることもできる。また、これらの膜の
積層膜を用いてもよい。
【００６７】次いで、導電膜２４上に、例えばＣＶＤ法
やスパッタ法により、シリコン窒化膜、シリコン酸化
膜、或いはアルミナ膜などの絶縁材料よりなる層間絶縁
膜２６を形成する（図４（ｂ））。続いて、通常のリソ
グラフィー技術及びエッチング技術を用いて層間絶縁膜
２６及び導電膜２４をエッチングし、電極プラグ２０を
露出する開口部２８を形成する（図５（ａ））。この
際、シリコン窒化膜２２に対してエッチング選択性がと
れる条件で層間絶縁膜２６及び導電膜２４をエッチング
し、その後にシリコン窒化膜２２を除去するようにすれ
ば、電極プラグ２０などの下地構造にダメージを与える
ことなく開口部２８を形成することができる。なお、層
間絶縁膜２６及び導電膜２４のエッチングを制御性よく
停止できる場合には、必ずしもシリコン窒化膜２２を設
ける必要はない。
やスパッタ法により、シリコン窒化膜、シリコン酸化
膜、或いはアルミナ膜などの絶縁材料よりなる層間絶縁
膜２６を形成する（図４（ｂ））。続いて、通常のリソ
グラフィー技術及びエッチング技術を用いて層間絶縁膜
２６及び導電膜２４をエッチングし、電極プラグ２０を
露出する開口部２８を形成する（図５（ａ））。この
際、シリコン窒化膜２２に対してエッチング選択性がと
れる条件で層間絶縁膜２６及び導電膜２４をエッチング
し、その後にシリコン窒化膜２２を除去するようにすれ
ば、電極プラグ２０などの下地構造にダメージを与える
ことなく開口部２８を形成することができる。なお、層
間絶縁膜２６及び導電膜２４のエッチングを制御性よく
停止できる場合には、必ずしもシリコン窒化膜２２を設
ける必要はない。
【００６８】なお、図５（ａ）では、導電膜２４は開口
部２８により分断されているように見えるが、平面的な
レイアウトにおいては互いに網目状に繋がっており、一
枚の電極（プレート電極）として用いることができる。
この後、例えばＣＶＤ法により膜厚約５ｎｍのシリコン
窒化膜を堆積し、例えば２０ｎｍのシリコン酸化膜を形
成するに必要な酸化処理をウェット雰囲気中で行い、キ
ャパシタＣ１の誘電体膜となるシリコン窒化酸化膜（図
示せず）を形成する。
部２８により分断されているように見えるが、平面的な
レイアウトにおいては互いに網目状に繋がっており、一
枚の電極（プレート電極）として用いることができる。
この後、例えばＣＶＤ法により膜厚約５ｎｍのシリコン
窒化膜を堆積し、例えば２０ｎｍのシリコン酸化膜を形
成するに必要な酸化処理をウェット雰囲気中で行い、キ
ャパシタＣ１の誘電体膜となるシリコン窒化酸化膜（図
示せず）を形成する。
【００６９】次いで、このように形成したシリコン窒化
酸化膜をエッチバックし、開口部２８の側壁にのみシリ
コン窒化酸化膜を残存させる。これにより、開口部２８
内には電極プラグ２０が再度露出する。続いて、例えば
ＣＶＤ法により導電膜を堆積し、その後、層間絶縁膜２
６が露出するまでエッチバック或いはＣＭＰ法により導
電膜を除去し、開口部２８内にのみ導電膜を残存させ
る。こうして、開口部２８内に埋め込まれた柱状の蓄積
電極３０を形成する（図５（ｂ））。蓄積電極３０は、
キャパシタＣ１、Ｃ２の双方の蓄積電極として機能し、
電極プラグ２０を介して転送トランジスタのソース／ド
レイン拡散層１６に接続されることとなる。
酸化膜をエッチバックし、開口部２８の側壁にのみシリ
コン窒化酸化膜を残存させる。これにより、開口部２８
内には電極プラグ２０が再度露出する。続いて、例えば
ＣＶＤ法により導電膜を堆積し、その後、層間絶縁膜２
６が露出するまでエッチバック或いはＣＭＰ法により導
電膜を除去し、開口部２８内にのみ導電膜を残存させ
る。こうして、開口部２８内に埋め込まれた柱状の蓄積
電極３０を形成する（図５（ｂ））。蓄積電極３０は、
キャパシタＣ１、Ｃ２の双方の蓄積電極として機能し、
電極プラグ２０を介して転送トランジスタのソース／ド
レイン拡散層１６に接続されることとなる。
【００７０】なお、蓄積電極３０を形成するための導電
膜は、導電膜２４と同様に、キャパシタＣ１を構成する
誘電体膜の材料と相性のよい導電性材料を用いることが
望ましい。このように蓄積電極３０を形成することによ
り、蓄積電極３０は、開口部２８の内壁に形成されたシ
リコン窒化酸化膜を介して形成された導電膜２４に囲わ
れることになる。すなわち、導電膜２４よりなるプレー
ト電極と、シリコン窒化酸化膜よりなる誘電体膜と、蓄
積電極３０とによりキャパシタＣ１が構成されることと
なる。なお、柱状の蓄積電極を有する半導体記憶装置に
ついては、例えば同一出願人による特願平９−１８５２
６３号明細書に詳述されている。
膜は、導電膜２４と同様に、キャパシタＣ１を構成する
誘電体膜の材料と相性のよい導電性材料を用いることが
望ましい。このように蓄積電極３０を形成することによ
り、蓄積電極３０は、開口部２８の内壁に形成されたシ
リコン窒化酸化膜を介して形成された導電膜２４に囲わ
れることになる。すなわち、導電膜２４よりなるプレー
ト電極と、シリコン窒化酸化膜よりなる誘電体膜と、蓄
積電極３０とによりキャパシタＣ１が構成されることと
なる。なお、柱状の蓄積電極を有する半導体記憶装置に
ついては、例えば同一出願人による特願平９−１８５２
６３号明細書に詳述されている。
【００７１】この後、蓄積電極３０をエッチバックし、
蓄積電極３０の表面を、層間絶縁膜２６の表面よりも若
干後退させる（図６（ａ））。なお、蓄積電極３０を後
退させる量は、層間絶縁膜２６の膜厚よりも少ないこと
が望ましい。層間絶縁膜２６よりも下層部まで蓄積電極
３０を後退させると、このエッチング過程で蓄積電極３
０と導電膜２４との間の誘電体膜にまでダメージを与え
るおそれがあり、キャパシタの特性を損なう虞があるか
らである。
蓄積電極３０の表面を、層間絶縁膜２６の表面よりも若
干後退させる（図６（ａ））。なお、蓄積電極３０を後
退させる量は、層間絶縁膜２６の膜厚よりも少ないこと
が望ましい。層間絶縁膜２６よりも下層部まで蓄積電極
３０を後退させると、このエッチング過程で蓄積電極３
０と導電膜２４との間の誘電体膜にまでダメージを与え
るおそれがあり、キャパシタの特性を損なう虞があるか
らである。
【００７２】次いで、例えばＣＶＤ法により、キャパシ
タＣ２を構成するための誘電体膜と相性のよい導電膜を
堆積し、その後、層間絶縁膜２６が露出するまでエッチ
バック或いはＣＭＰ法により導電膜を除去し、開口部２
８内にのみ導電膜を残存させる。こうして、蓄積電極３
０上に形成された導電膜３２を形成する（図６
（ｂ））。導電膜３２としては、例えば、ＰＺＴ、Ｙ１
などの強誘電体膜と相性のよいルテニウム膜、酸化ルテ
ニウム膜、プラチナ膜、イリジウム膜、酸化イリジウム
膜、窒化チタン膜、窒化タングステン膜などを用いるこ
とができる。
タＣ２を構成するための誘電体膜と相性のよい導電膜を
堆積し、その後、層間絶縁膜２６が露出するまでエッチ
バック或いはＣＭＰ法により導電膜を除去し、開口部２
８内にのみ導電膜を残存させる。こうして、蓄積電極３
０上に形成された導電膜３２を形成する（図６
（ｂ））。導電膜３２としては、例えば、ＰＺＴ、Ｙ１
などの強誘電体膜と相性のよいルテニウム膜、酸化ルテ
ニウム膜、プラチナ膜、イリジウム膜、酸化イリジウム
膜、窒化チタン膜、窒化タングステン膜などを用いるこ
とができる。
【００７３】なお、本明細書にいう誘電体膜に対して相
性のよい導電膜とは、誘電体膜の成膜段階等において特
性を劣化されず、且つ、誘電体膜の特性に悪影響を与え
ない導電膜を意味する。例えば、酸化雰囲気中で成膜を
行う誘電体膜に対しては、耐酸化性に優れた導電膜を適
用することが望ましい。また、高誘電率膜や強誘電体膜
の多くは酸化物であるが、これら膜中の酸素は一般に非
常に抜けやすいため、これら誘電体膜に接する導電膜に
は、誘電体膜中の酸素を脱離しにくい導電膜を適用する
ことが望ましい。
性のよい導電膜とは、誘電体膜の成膜段階等において特
性を劣化されず、且つ、誘電体膜の特性に悪影響を与え
ない導電膜を意味する。例えば、酸化雰囲気中で成膜を
行う誘電体膜に対しては、耐酸化性に優れた導電膜を適
用することが望ましい。また、高誘電率膜や強誘電体膜
の多くは酸化物であるが、これら膜中の酸素は一般に非
常に抜けやすいため、これら誘電体膜に接する導電膜に
は、誘電体膜中の酸素を脱離しにくい導電膜を適用する
ことが望ましい。
【００７４】なお、図６（ａ）〜（ｂ）に示す工程は、
蓄積電極３０を構成する材料とキャパシタＣ２を構成す
る誘電体膜との相性が悪い場合にそれを緩和するための
方法であり、蓄積電極３０を構成する材料とキャパシタ
Ｃ２を構成する誘電体膜との相性がよい場合には必ずし
も必要ではない。また、必ずしも開口部２８内に埋め込
んで形成する必要はなく、通常のリソグラフィー技術及
びエッチング技術を用いて導電膜３２を形成してもよ
い。
蓄積電極３０を構成する材料とキャパシタＣ２を構成す
る誘電体膜との相性が悪い場合にそれを緩和するための
方法であり、蓄積電極３０を構成する材料とキャパシタ
Ｃ２を構成する誘電体膜との相性がよい場合には必ずし
も必要ではない。また、必ずしも開口部２８内に埋め込
んで形成する必要はなく、通常のリソグラフィー技術及
びエッチング技術を用いて導電膜３２を形成してもよ
い。
【００７５】続いて、層間絶縁膜２６及び導電膜３２上
に、キャパシタＣ２の誘電体膜となる強誘電体膜３４を
形成する。成膜には、例えば、ＣＶＤ法、スパッタ法、
レーザアブレーション法、或いは、ゾルゲル法等を用い
ることができ、強誘電体膜としては、例えばＰＺＴ、Ｙ
１などを適用することができる。なお、強誘電体膜３４
の成膜後、ＰＺＴやＹ１等の結晶性を改善したり十分な
酸素を添加するためのアニールや酸化を行ってもよい。
に、キャパシタＣ２の誘電体膜となる強誘電体膜３４を
形成する。成膜には、例えば、ＣＶＤ法、スパッタ法、
レーザアブレーション法、或いは、ゾルゲル法等を用い
ることができ、強誘電体膜としては、例えばＰＺＴ、Ｙ
１などを適用することができる。なお、強誘電体膜３４
の成膜後、ＰＺＴやＹ１等の結晶性を改善したり十分な
酸素を添加するためのアニールや酸化を行ってもよい。
【００７６】この後、通常のリソグラフィー技術及びエ
ッチング技術を用いて強誘電体膜３４及び層間絶縁膜２
６をエッチングし、導電膜２４よりなるキャパシタＣ１
のプレート電極に接続されるプレート線を接続するため
のコンタクトホール３６を形成する（図７（ａ））。次
いで、例えばＣＶＤ法により、強誘電体膜３４と相性の
よい導電膜を堆積し、通常のリソグラフィー技術及びエ
ッチング技術によりパターニングし、強誘電体膜３４を
介して導電膜３２上に形成されたキャパシタＣ２のプレ
ート電極３８と、コンタクトホール３６を介してキャパ
シタＣ１のプレート電極である導電膜２４に接続された
プレート線４０とを形成する（図７（ｂ））。なお、プ
レート電極３８、プレート線４０としては、例えばルテ
ニウム膜、酸化ルテニウム膜、プラチナ膜、イリジウム
膜、酸化イリジウム膜、窒化チタン膜、窒化タングステ
ン膜などを適用することができる。
ッチング技術を用いて強誘電体膜３４及び層間絶縁膜２
６をエッチングし、導電膜２４よりなるキャパシタＣ１
のプレート電極に接続されるプレート線を接続するため
のコンタクトホール３６を形成する（図７（ａ））。次
いで、例えばＣＶＤ法により、強誘電体膜３４と相性の
よい導電膜を堆積し、通常のリソグラフィー技術及びエ
ッチング技術によりパターニングし、強誘電体膜３４を
介して導電膜３２上に形成されたキャパシタＣ２のプレ
ート電極３８と、コンタクトホール３６を介してキャパ
シタＣ１のプレート電極である導電膜２４に接続された
プレート線４０とを形成する（図７（ｂ））。なお、プ
レート電極３８、プレート線４０としては、例えばルテ
ニウム膜、酸化ルテニウム膜、プラチナ膜、イリジウム
膜、酸化イリジウム膜、窒化チタン膜、窒化タングステ
ン膜などを適用することができる。
【００７７】このようにして半導体記憶装置を製造する
ことにより、蓄積電極３０、誘電体膜、導電膜２４（プ
レート電極）よりなるＤＲＡＭのキャパシタＣ１と、蓄
積電極３０、強誘電体膜３４、プレート電極３８よりな
るＦＲＡＭのキャパシタＣ２とを形成することができ、
図１に示す半導体記憶装置を実現することができる。こ
のように、本実施形態による半導体記憶装置の構造及び
製造方法によれば、ＤＲＡＭのキャパシタＣ１上にＦＲ
ＡＭのキャパシタＣ２を形成するので、ＤＲＡＭの集積
度を犠牲にすることなく図１に示す回路を実現すること
ができる。
ことにより、蓄積電極３０、誘電体膜、導電膜２４（プ
レート電極）よりなるＤＲＡＭのキャパシタＣ１と、蓄
積電極３０、強誘電体膜３４、プレート電極３８よりな
るＦＲＡＭのキャパシタＣ２とを形成することができ、
図１に示す半導体記憶装置を実現することができる。こ
のように、本実施形態による半導体記憶装置の構造及び
製造方法によれば、ＤＲＡＭのキャパシタＣ１上にＦＲ
ＡＭのキャパシタＣ２を形成するので、ＤＲＡＭの集積
度を犠牲にすることなく図１に示す回路を実現すること
ができる。
【００７８】なお、上記実施形態では、以下の理由に基
づき、キャパシタＣ１を蓄積電極３０の側壁に形成し、
キャパシタＣ２を蓄積電極３０の上面に形成している。
ＤＲＡＭのキャパシタＣ１の誘電体膜として一般に用い
られる常誘電体膜は、ＦＲＡＭのキャパシタＣ２の誘電
体膜として一般に用いられている強誘電体膜よりも誘電
率が低い（例えば、ＰＺＴの１０００、Ｙ１の５００に
対し、窒化酸化膜の４、タンタル酸化膜の４０、ＢＳＴ
の３００）。
づき、キャパシタＣ１を蓄積電極３０の側壁に形成し、
キャパシタＣ２を蓄積電極３０の上面に形成している。
ＤＲＡＭのキャパシタＣ１の誘電体膜として一般に用い
られる常誘電体膜は、ＦＲＡＭのキャパシタＣ２の誘電
体膜として一般に用いられている強誘電体膜よりも誘電
率が低い（例えば、ＰＺＴの１０００、Ｙ１の５００に
対し、窒化酸化膜の４、タンタル酸化膜の４０、ＢＳＴ
の３００）。
【００７９】また、強誘電体膜は薄膜形成の技術が十分
に確立されておらず、薄い膜を成膜するとリーク電流が
多く使用することが困難となるのに対し、常誘電体膜で
は薄膜化技術が十分確立されており、４ｎｍ程度の膜厚
でも十分に使用しうる。一方、１Ｇや４Ｇクラスのデバ
イスでは、蓄積電極３０の間隔は０．２〜０．１μｍ程
度にまで狭くなることが予想されるため、蓄積電極３０
の間に導電膜２４よりなるプレート電極を形成すること
を考慮すると、約３０ｎｍ以下の強誘電体膜を形成する
必要があるが、このような薄膜化は困難となることが想
定される。
に確立されておらず、薄い膜を成膜するとリーク電流が
多く使用することが困難となるのに対し、常誘電体膜で
は薄膜化技術が十分確立されており、４ｎｍ程度の膜厚
でも十分に使用しうる。一方、１Ｇや４Ｇクラスのデバ
イスでは、蓄積電極３０の間隔は０．２〜０．１μｍ程
度にまで狭くなることが予想されるため、蓄積電極３０
の間に導電膜２４よりなるプレート電極を形成すること
を考慮すると、約３０ｎｍ以下の強誘電体膜を形成する
必要があるが、このような薄膜化は困難となることが想
定される。
【００８０】また、強誘電体膜の形成に一般的に用いら
れているゾルゲル法ではスピンコータを用いるため、凸
部に成膜材が溜まりやすく側壁に薄く膜を形成すること
は困難である。そこで、大面積を確保しうる蓄積電極３
０の側壁には、誘電率が低く薄膜化が容易で側壁部に容
易に形成しうる常誘電体膜を形成してキャパシタＣ１の
誘電体膜とし、スピンコートによる成膜が容易な蓄積電
極３０の上面には、キャパシタＣ２を構成する強誘電体
膜を形成することとしている。
れているゾルゲル法ではスピンコータを用いるため、凸
部に成膜材が溜まりやすく側壁に薄く膜を形成すること
は困難である。そこで、大面積を確保しうる蓄積電極３
０の側壁には、誘電率が低く薄膜化が容易で側壁部に容
易に形成しうる常誘電体膜を形成してキャパシタＣ１の
誘電体膜とし、スピンコートによる成膜が容易な蓄積電
極３０の上面には、キャパシタＣ２を構成する強誘電体
膜を形成することとしている。
【００８１】したがって、上記の問題を解決することが
できれば、必ずしも蓄積電極３０の側壁部にキャパシタ
Ｃ１を形成し、上面部にキャパシタＣ２を形成する必要
はなく、この逆となるようにキャパシタを構成してもよ
い。 ［第２実施形態］本発明の第２実施形態による半導体記
憶装置及びその製造方法について図８乃至図１２を用い
て説明する。図１乃至図７に示す第１実施形態による半
導体記憶装置及びその製造方法と同一の構成要素には同
一の符号を付して説明を省略又は簡略にする。
できれば、必ずしも蓄積電極３０の側壁部にキャパシタ
Ｃ１を形成し、上面部にキャパシタＣ２を形成する必要
はなく、この逆となるようにキャパシタを構成してもよ
い。 ［第２実施形態］本発明の第２実施形態による半導体記
憶装置及びその製造方法について図８乃至図１２を用い
て説明する。図１乃至図７に示す第１実施形態による半
導体記憶装置及びその製造方法と同一の構成要素には同
一の符号を付して説明を省略又は簡略にする。
【００８２】図８は本実施形態による半導体記憶装置の
構造を示す回路図、図９は本実施形態による半導体記憶
装置の構造を示す概略断面図、図１０乃至図１２は本実
施形態による半導体記憶装置の製造方法を示す工程断面
図である。 〔１〕 メモリセルの回路構成 本実施形態による半導体記憶装置は、図１に示す第１実
施形態による半導体記憶装置において、ＦＲＡＭのキャ
パシタＣ２が複数個設けられていることに特徴がある。
すなわち、ゲートＧがワード線ＷＬに接続され、一方の
ソース／ドレインＳ／Ｄがビット線ＢＬに接続された転
送トランジスタＴｒの他方のソース／ドレインＳ／Ｄに
は、常誘電体膜を誘電体とするキャパシタＣ１の一方の
電極と、強誘電体を誘電体膜とするキャパシタＣ２1、
Ｃ２2、…Ｃ２nの一方の電極とが接続されている。キャ
パシタＣ１の他方の電極は接地され、キャパシタＣ
２1、Ｃ２2…Ｃ２nの他方の電極にはそれぞれプレート
線ＰＬ1、ＰＬ2、…ＰＬnが接続されている。プレート
線ＰＬには、正負両方の電位を印加することができ、更
にフローティングにすることもできるようになっている
（図８（ａ））。
構造を示す回路図、図９は本実施形態による半導体記憶
装置の構造を示す概略断面図、図１０乃至図１２は本実
施形態による半導体記憶装置の製造方法を示す工程断面
図である。 〔１〕 メモリセルの回路構成 本実施形態による半導体記憶装置は、図１に示す第１実
施形態による半導体記憶装置において、ＦＲＡＭのキャ
パシタＣ２が複数個設けられていることに特徴がある。
すなわち、ゲートＧがワード線ＷＬに接続され、一方の
ソース／ドレインＳ／Ｄがビット線ＢＬに接続された転
送トランジスタＴｒの他方のソース／ドレインＳ／Ｄに
は、常誘電体膜を誘電体とするキャパシタＣ１の一方の
電極と、強誘電体を誘電体膜とするキャパシタＣ２1、
Ｃ２2、…Ｃ２nの一方の電極とが接続されている。キャ
パシタＣ１の他方の電極は接地され、キャパシタＣ
２1、Ｃ２2…Ｃ２nの他方の電極にはそれぞれプレート
線ＰＬ1、ＰＬ2、…ＰＬnが接続されている。プレート
線ＰＬには、正負両方の電位を印加することができ、更
にフローティングにすることもできるようになっている
（図８（ａ））。
【００８３】〔２〕 動作原理 本実施形態による半導体記憶装置の動作原理は、基本的
には第１実施形態による半導体記憶装置と同様である。
異なる点は、ＦＲＡＭのキャパシタＣ２1、Ｃ２2、…Ｃ
２nを、それぞれ独立して読み書きすることができる点
である。以下、複数のキャパシタＣ２を設けるメリット
について説明する。
には第１実施形態による半導体記憶装置と同様である。
異なる点は、ＦＲＡＭのキャパシタＣ２1、Ｃ２2、…Ｃ
２nを、それぞれ独立して読み書きすることができる点
である。以下、複数のキャパシタＣ２を設けるメリット
について説明する。
【００８４】ＤＲＡＭのキャパシタＣ１は、無電圧状態
で記憶を保持する機能を有しておらず、常にキャパシタ
の両端に電圧を印加して充電状態にしておくか、或い
は、充電された電荷の逃げ道をふさぐべく電極をフロー
ティングの状態にしておく必要がある。したがって、第
１実施形態のようにＤＲＡＭのキャパシタＣ１とＦＲＡ
ＭのキャパシタＣ２とを一の転送トランジスタＴｒに接
続する場合には、キャパシタＣ２の読み書きを行うと、
キャパシタＣ１の記憶情報は破壊されることとなる。
で記憶を保持する機能を有しておらず、常にキャパシタ
の両端に電圧を印加して充電状態にしておくか、或い
は、充電された電荷の逃げ道をふさぐべく電極をフロー
ティングの状態にしておく必要がある。したがって、第
１実施形態のようにＤＲＡＭのキャパシタＣ１とＦＲＡ
ＭのキャパシタＣ２とを一の転送トランジスタＴｒに接
続する場合には、キャパシタＣ２の読み書きを行うと、
キャパシタＣ１の記憶情報は破壊されることとなる。
【００８５】一方、ＦＲＡＭのキャパシタＣ２は、強誘
電体の分極電荷によって情報を記憶しているので、装置
の電源を切った場合であっても記憶情報を保持し続けら
れる。すなわち、キャパシタＣ１に情報を書き込み、或
いは、情報を読み出したとしても、キャパシタＣ２の記
憶情報が改竄されることはない。ＦＲＡＭのキャパシタ
を複数設けた場合であっても、一のキャパシタＣ２を読
み書きしている際に他のキャパシタのプレート線に電圧
が印加されなければ他のキャパシタの記憶情報が改竄さ
れることなく使用することができる。
電体の分極電荷によって情報を記憶しているので、装置
の電源を切った場合であっても記憶情報を保持し続けら
れる。すなわち、キャパシタＣ１に情報を書き込み、或
いは、情報を読み出したとしても、キャパシタＣ２の記
憶情報が改竄されることはない。ＦＲＡＭのキャパシタ
を複数設けた場合であっても、一のキャパシタＣ２を読
み書きしている際に他のキャパシタのプレート線に電圧
が印加されなければ他のキャパシタの記憶情報が改竄さ
れることなく使用することができる。
【００８６】したがって、図８に示す半導体記憶装置を
構成した場合、例えば、目的とするキャパシタＣ２のプ
レート線ＰＬを順次一つづつ選択し、これに順次電圧を
印加し、キャパシタＣ２への情報の書き込み、読み出し
を行うこととすれば、全てのキャパシタＣ２1、Ｃ２2、
…Ｃ２nの情報を出し入れすることができる。このよう
に、本実施形態による半導体記憶装置によれば、記憶容
量を大幅に増大させることができる。なお、後述するよ
うに半導体記憶装置を構成することにより平面的なレイ
アウトを広げることなく一の転送トランジスタに接続さ
れるキャパシタＣ２の数を増加できるので、記憶装置の
集積度を損なうこともない。
構成した場合、例えば、目的とするキャパシタＣ２のプ
レート線ＰＬを順次一つづつ選択し、これに順次電圧を
印加し、キャパシタＣ２への情報の書き込み、読み出し
を行うこととすれば、全てのキャパシタＣ２1、Ｃ２2、
…Ｃ２nの情報を出し入れすることができる。このよう
に、本実施形態による半導体記憶装置によれば、記憶容
量を大幅に増大させることができる。なお、後述するよ
うに半導体記憶装置を構成することにより平面的なレイ
アウトを広げることなく一の転送トランジスタに接続さ
れるキャパシタＣ２の数を増加できるので、記憶装置の
集積度を損なうこともない。
【００８７】なお、前述のように、キャパシタＣ２の情
報を読み出す際に、キャパシタＣ１のプレート線ＰＬ0
が接地されていると、ビット線ＢＬに現れる電位がキャ
パシタＣ１に蓄えられている電荷の影響を受ける場合が
ある。このような場合には、図８（ｂ）に示すようにキ
ャパシタＣ１のプレート電極に接続されるプレート線Ｐ
Ｌ0を設け、キャパシタＣ２の情報を読み出す際にはプ
レート線ＰＬ0をフローティングの状態にすることが望
ましい。また、プレート線ＰＬ0の電位を、ビット線Ｂ
Ｌの電位とほぼ同電位に設定してもよい。
報を読み出す際に、キャパシタＣ１のプレート線ＰＬ0
が接地されていると、ビット線ＢＬに現れる電位がキャ
パシタＣ１に蓄えられている電荷の影響を受ける場合が
ある。このような場合には、図８（ｂ）に示すようにキ
ャパシタＣ１のプレート電極に接続されるプレート線Ｐ
Ｌ0を設け、キャパシタＣ２の情報を読み出す際にはプ
レート線ＰＬ0をフローティングの状態にすることが望
ましい。また、プレート線ＰＬ0の電位を、ビット線Ｂ
Ｌの電位とほぼ同電位に設定してもよい。
【００８８】〔３〕 具体的な半導体記憶装置の構造 図８に示す回路を実現するための具体的な半導体記憶装
置の構造を図９を用いて説明する。シリコン基板１０上
には、素子領域を画定するための素子分離膜１２が形成
されている。素子分離膜１２が形成されたシリコン基板
上には、ゲート電極１４、ソース／ドレイン拡散層１６
を有する転送トランジスタが形成されている。ゲート電
極１４は、紙面垂直方向に延在する複数の転送トランジ
スタのゲート電極を兼ねるワード線としても機能する。
転送トランジスタが形成されたシリコン基板１０上に
は、ソース／ドレイン拡散層１６に接続された電極プラ
グ２０が埋め込まれた層間絶縁膜１８が形成されてい
る。層間絶縁膜１８上には、シリコン窒化膜２２を介し
て、キャパシタＣ１のプレート電極として機能する導電
膜２４と、層間絶縁膜２６とが形成されている。導電膜
２４及び層間絶縁膜２６には、電極プラグ２０に達する
開口部２８が形成されている。開口部２８の側壁には、
キャパシタＣ１の誘電体膜として機能する常誘電体膜が
形成されている。開口部２８内には、電極プラグ２０に
接続された蓄積電極３０が埋め込まれており、こうし
て、導電膜２４、常誘電体膜、蓄積電極３０よりなるキ
ャパシタＣ１が構成されている。層間絶縁膜２６上に
は、層間絶縁膜４２ａ、４２ｂ、４２ｃと導電膜４４
ａ、４４ｂとが交互に積層されている。層間絶縁膜４２
及び導電膜４４よりなる積層膜には、蓄積電極３０に達
する開口部４６が形成されている。開口部４６の側壁に
は、キャパシタＣ２の誘電体膜として機能する強誘電体
膜が形成されている。開口部４６内には、蓄積電極３０
に接続された蓄積電極４８が埋め込まれており、こうし
て、導電膜４４、強誘電体膜、蓄積電極４８よりなる複
数のキャパシタＣ２が構成されている。層間絶縁膜４２
ｃ上には層間絶縁膜５０が形成されている。層間絶縁膜
５０上には、層間絶縁膜４２、５０を介して導電膜２４
に接続されたプレート線５４と、層間絶縁膜２６、４
２、５０を介して導電膜４４に接続されたプレート線５
６とが形成されている。
置の構造を図９を用いて説明する。シリコン基板１０上
には、素子領域を画定するための素子分離膜１２が形成
されている。素子分離膜１２が形成されたシリコン基板
上には、ゲート電極１４、ソース／ドレイン拡散層１６
を有する転送トランジスタが形成されている。ゲート電
極１４は、紙面垂直方向に延在する複数の転送トランジ
スタのゲート電極を兼ねるワード線としても機能する。
転送トランジスタが形成されたシリコン基板１０上に
は、ソース／ドレイン拡散層１６に接続された電極プラ
グ２０が埋め込まれた層間絶縁膜１８が形成されてい
る。層間絶縁膜１８上には、シリコン窒化膜２２を介し
て、キャパシタＣ１のプレート電極として機能する導電
膜２４と、層間絶縁膜２６とが形成されている。導電膜
２４及び層間絶縁膜２６には、電極プラグ２０に達する
開口部２８が形成されている。開口部２８の側壁には、
キャパシタＣ１の誘電体膜として機能する常誘電体膜が
形成されている。開口部２８内には、電極プラグ２０に
接続された蓄積電極３０が埋め込まれており、こうし
て、導電膜２４、常誘電体膜、蓄積電極３０よりなるキ
ャパシタＣ１が構成されている。層間絶縁膜２６上に
は、層間絶縁膜４２ａ、４２ｂ、４２ｃと導電膜４４
ａ、４４ｂとが交互に積層されている。層間絶縁膜４２
及び導電膜４４よりなる積層膜には、蓄積電極３０に達
する開口部４６が形成されている。開口部４６の側壁に
は、キャパシタＣ２の誘電体膜として機能する強誘電体
膜が形成されている。開口部４６内には、蓄積電極３０
に接続された蓄積電極４８が埋め込まれており、こうし
て、導電膜４４、強誘電体膜、蓄積電極４８よりなる複
数のキャパシタＣ２が構成されている。層間絶縁膜４２
ｃ上には層間絶縁膜５０が形成されている。層間絶縁膜
５０上には、層間絶縁膜４２、５０を介して導電膜２４
に接続されたプレート線５４と、層間絶縁膜２６、４
２、５０を介して導電膜４４に接続されたプレート線５
６とが形成されている。
【００８９】このように、本実施形態による半導体記憶
装置は、柱状の蓄積電極３０の側壁部を利用してキャパ
シタＣ１が構成され、柱状の蓄積電極４８の側壁部を利
用して複数のキャパシタＣ２が構成されていることに特
徴がある。このように半導体記憶装置を構成することに
より、ＤＲＡＭの集積度を落とすことなくＤＲＡＭのキ
ャパシタＣ１と、複数のＦＲＡＭのキャパシタＣ２とを
形成することができる。
装置は、柱状の蓄積電極３０の側壁部を利用してキャパ
シタＣ１が構成され、柱状の蓄積電極４８の側壁部を利
用して複数のキャパシタＣ２が構成されていることに特
徴がある。このように半導体記憶装置を構成することに
より、ＤＲＡＭの集積度を落とすことなくＤＲＡＭのキ
ャパシタＣ１と、複数のＦＲＡＭのキャパシタＣ２とを
形成することができる。
【００９０】〔４〕 半導体記憶装置の製造方法 まず、例えば図４（ａ）乃至図５（ｂ）に示す第１実施
形態による半導体記憶装置の製造方法と同様にして、導
電膜２４と層間絶縁膜２６との積層膜に形成された開口
部２８内に埋め込まれた蓄積電極３０を形成する。次い
で、層間絶縁膜２６及び蓄積電極３０上に、例えばＣＶ
Ｄ法により、層間絶縁膜４２と、導電膜４４とを交互に
堆積する（図１０（ａ））。
形態による半導体記憶装置の製造方法と同様にして、導
電膜２４と層間絶縁膜２６との積層膜に形成された開口
部２８内に埋め込まれた蓄積電極３０を形成する。次い
で、層間絶縁膜２６及び蓄積電極３０上に、例えばＣＶ
Ｄ法により、層間絶縁膜４２と、導電膜４４とを交互に
堆積する（図１０（ａ））。
【００９１】なお、図１０（ａ）に示す半導体記憶装置
では、層間絶縁膜４２ａ、導電膜４４ａ、層間絶縁膜４
２ｂ、導電膜４４ｂ、層間絶縁膜４２ｃを順次堆積した
場合を示している。導電膜４４は、ＦＲＡＭのキャパシ
タＣ２のプレート電極となる膜であり、導電膜４４の数
に相当するキャパシタＣ２を同一蓄積電極上に形成する
ことができる。
では、層間絶縁膜４２ａ、導電膜４４ａ、層間絶縁膜４
２ｂ、導電膜４４ｂ、層間絶縁膜４２ｃを順次堆積した
場合を示している。導電膜４４は、ＦＲＡＭのキャパシ
タＣ２のプレート電極となる膜であり、導電膜４４の数
に相当するキャパシタＣ２を同一蓄積電極上に形成する
ことができる。
【００９２】また、図１０（ａ）に示す半導体記憶装置
では、後工程においてプレート電極（導電膜２４、４
４）から引き出す電極を形成する関係から、導電膜４４
の堆積後に、導電膜４４を所定の形状にパターニングし
ている。続いて、このように形成した絶縁膜４２及び導
電膜４４からなる積層膜に、蓄積電極３０に達する開口
部４６を形成する。
では、後工程においてプレート電極（導電膜２４、４
４）から引き出す電極を形成する関係から、導電膜４４
の堆積後に、導電膜４４を所定の形状にパターニングし
ている。続いて、このように形成した絶縁膜４２及び導
電膜４４からなる積層膜に、蓄積電極３０に達する開口
部４６を形成する。
【００９３】この後、例えば溶液気化型ＣＶＤ法によ
り、ＦＲＡＭのキャパシタＣ２の誘電体膜を構成する強
誘電体膜（図示せず）を形成する。次いで、このように
形成した強誘電体膜をエッチバックし、開口部４６の側
壁にのみ強誘電体膜を残存させる。これにより、開口部
４６内には蓄積電極３０が再度露出する。
り、ＦＲＡＭのキャパシタＣ２の誘電体膜を構成する強
誘電体膜（図示せず）を形成する。次いで、このように
形成した強誘電体膜をエッチバックし、開口部４６の側
壁にのみ強誘電体膜を残存させる。これにより、開口部
４６内には蓄積電極３０が再度露出する。
【００９４】続いて、例えばＣＶＤ法により導電膜を堆
積し、その後、層間絶縁膜４２ｃが露出するまでエッチ
バック或いはＣＭＰ法により導電膜を除去し、開口部４
６内にのみ導電膜を残存させる。こうして、開口部４６
内に埋め込まれた柱状の蓄積電極４８を形成する（１１
（ａ））。蓄積電極４８は、キャパシタＣ２の蓄積電極
として機能し、蓄積電極３０、電極プラグ２０を介して
転送トランジスタのソース／ドレイン拡散層１６に接続
される。したがって、蓄積電極４８となる導電膜は強誘
電体膜と相性のよい膜であることが望ましく、例えばル
テニウム膜、酸化ルテニウム膜、プラチナ膜、イリジウ
ム膜、酸化イリジウム膜、窒化チタン膜、窒化タングス
テン膜などを適用することができる。
積し、その後、層間絶縁膜４２ｃが露出するまでエッチ
バック或いはＣＭＰ法により導電膜を除去し、開口部４
６内にのみ導電膜を残存させる。こうして、開口部４６
内に埋め込まれた柱状の蓄積電極４８を形成する（１１
（ａ））。蓄積電極４８は、キャパシタＣ２の蓄積電極
として機能し、蓄積電極３０、電極プラグ２０を介して
転送トランジスタのソース／ドレイン拡散層１６に接続
される。したがって、蓄積電極４８となる導電膜は強誘
電体膜と相性のよい膜であることが望ましく、例えばル
テニウム膜、酸化ルテニウム膜、プラチナ膜、イリジウ
ム膜、酸化イリジウム膜、窒化チタン膜、窒化タングス
テン膜などを適用することができる。
【００９５】このように蓄積電極４８を形成することに
より、開口部４６の内壁部には、蓄積電極４８、強誘電
体膜、導電膜４４よりなる複数のキャパシタＣ２が形成
される。この後、層間絶縁膜４２ｃ及び蓄積電極４８上
に、例えばＣＶＤ法により層間絶縁膜５０を形成する。
より、開口部４６の内壁部には、蓄積電極４８、強誘電
体膜、導電膜４４よりなる複数のキャパシタＣ２が形成
される。この後、層間絶縁膜４２ｃ及び蓄積電極４８上
に、例えばＣＶＤ法により層間絶縁膜５０を形成する。
【００９６】次いで、層間絶縁膜５０、４２に、プレー
ト電極として機能する導電膜４４、２４に達するコンタ
クトホール５２を形成する（図１１（ｂ））。続いて、
例えばＣＶＤ法により導電膜を堆積し、通常のリソグラ
フィー技術及びエッチング技術によりパターニングし、
コンタクトホール５２を介してキャパシタＣ１のプレー
ト電極である導電膜２４に接続されたプレート線５４
と、コンタクトホール５２を介してキャパシタＣ２のプ
レート電極である導電膜４４に接続されたプレート線５
６とを形成する（図１２）。
ト電極として機能する導電膜４４、２４に達するコンタ
クトホール５２を形成する（図１１（ｂ））。続いて、
例えばＣＶＤ法により導電膜を堆積し、通常のリソグラ
フィー技術及びエッチング技術によりパターニングし、
コンタクトホール５２を介してキャパシタＣ１のプレー
ト電極である導電膜２４に接続されたプレート線５４
と、コンタクトホール５２を介してキャパシタＣ２のプ
レート電極である導電膜４４に接続されたプレート線５
６とを形成する（図１２）。
【００９７】このようにして半導体記憶装置を製造する
ことにより、蓄積電極３０、誘電体膜、導電膜２４（プ
レート電極）よりなるＤＲＡＭのキャパシタＣ１と、蓄
積電極４８、強誘電体膜、導電膜４４（プレート電極）
よりなる複数のＦＲＡＭのキャパシタＣ２とを形成する
ことができ、図８に示す半導体記憶装置を実現すること
ができる。
ことにより、蓄積電極３０、誘電体膜、導電膜２４（プ
レート電極）よりなるＤＲＡＭのキャパシタＣ１と、蓄
積電極４８、強誘電体膜、導電膜４４（プレート電極）
よりなる複数のＦＲＡＭのキャパシタＣ２とを形成する
ことができ、図８に示す半導体記憶装置を実現すること
ができる。
【００９８】このように、本実施形態による半導体記憶
装置の構造及び製造方法によれば、ＤＲＡＭのキャパシ
タＣ１上にＦＲＡＭのキャパシタＣ２を複数形成するの
で、ＤＲＡＭの集積度を犠牲にすることなく図８に示す
回路を実現することができる。 ［第３実施形態］本発明の第３実施形態による半導体記
憶装置及びその製造方法について図１３乃至図１５を用
いて説明する。図１乃至図１２に示す第１及び第２実施
形態による半導体記憶装置及びその製造方法と同一の構
成要素には同一の符号を付して説明を省略又は簡略にす
る。
装置の構造及び製造方法によれば、ＤＲＡＭのキャパシ
タＣ１上にＦＲＡＭのキャパシタＣ２を複数形成するの
で、ＤＲＡＭの集積度を犠牲にすることなく図８に示す
回路を実現することができる。 ［第３実施形態］本発明の第３実施形態による半導体記
憶装置及びその製造方法について図１３乃至図１５を用
いて説明する。図１乃至図１２に示す第１及び第２実施
形態による半導体記憶装置及びその製造方法と同一の構
成要素には同一の符号を付して説明を省略又は簡略にす
る。
【００９９】図１３は本実施形態による半導体記憶装置
の構造を示す回路図、図１４は本実施形態による半導体
記憶装置の構造を示す概略断面図、図１５は本実施形態
による半導体記憶装置の製造方法を示す工程断面図であ
る。 〔１〕 メモリセルの回路構成 本実施形態による半導体記憶装置は、図８に示す第２実
施形態による半導体記憶装置において、ＤＲＡＭのキャ
パシタＣ１が設けられていないことに特徴がある。すな
わち、ゲートＧがワード線ＷＬに接続され、一方のソー
ス／ドレインＳ／Ｄがビット線ＢＬに接続された転送ト
ランジスタＴｒの他方のソース／ドレインＳ／Ｄには、
強誘電体を誘電体膜とするキャパシタＣ２1、Ｃ２2、…
Ｃ２nが接続されている。キャパシタＣ２1、Ｃ２2…Ｃ
２nの他方の電極にはそれぞれプレート線ＰＬ1、Ｐ
Ｌ2、…ＰＬnが接続されている。プレート線ＰＬには、
正負両方の電位を印加することができ、更にフローティ
ングにすることもできるようになっている（図１３）。
の構造を示す回路図、図１４は本実施形態による半導体
記憶装置の構造を示す概略断面図、図１５は本実施形態
による半導体記憶装置の製造方法を示す工程断面図であ
る。 〔１〕 メモリセルの回路構成 本実施形態による半導体記憶装置は、図８に示す第２実
施形態による半導体記憶装置において、ＤＲＡＭのキャ
パシタＣ１が設けられていないことに特徴がある。すな
わち、ゲートＧがワード線ＷＬに接続され、一方のソー
ス／ドレインＳ／Ｄがビット線ＢＬに接続された転送ト
ランジスタＴｒの他方のソース／ドレインＳ／Ｄには、
強誘電体を誘電体膜とするキャパシタＣ２1、Ｃ２2、…
Ｃ２nが接続されている。キャパシタＣ２1、Ｃ２2…Ｃ
２nの他方の電極にはそれぞれプレート線ＰＬ1、Ｐ
Ｌ2、…ＰＬnが接続されている。プレート線ＰＬには、
正負両方の電位を印加することができ、更にフローティ
ングにすることもできるようになっている（図１３）。
【０１００】このようにしてＦＲＡＭを構成し、後述の
構造により装置を構成することにより、平面レイアウト
を広げることなく極めて大容量のＦＲＡＭを構成するこ
とも可能である。 〔２〕 具体的な半導体記憶装置の構造 図１３に示す回路を実現するための具体的な半導体記憶
装置の構造を図１４を用いて説明する。
構造により装置を構成することにより、平面レイアウト
を広げることなく極めて大容量のＦＲＡＭを構成するこ
とも可能である。 〔２〕 具体的な半導体記憶装置の構造 図１３に示す回路を実現するための具体的な半導体記憶
装置の構造を図１４を用いて説明する。
【０１０１】シリコン基板１０上には、素子領域を画定
するための素子分離膜１２が形成されている。素子分離
膜１２が形成されたシリコン基板上には、ゲート電極１
４、ソース／ドレイン拡散層１６を有する転送トランジ
スタが形成されている。ゲート電極１４は、紙面垂直方
向に延在する複数の転送トランジスタのゲート電極を兼
ねるワード線としても機能する。転送トランジスタが形
成されたシリコン基板１０上には、ソース／ドレイン拡
散層１６に接続された電極プラグ２０が埋め込まれた層
間絶縁膜１８、シリコン窒化膜２２が形成されている。
シリコン窒化膜２２上には、層間絶縁膜４２ａ、４２
ｂ、４２ｃと導電膜４４ａ、４４ｂとが交互に積層され
ている。層間絶縁膜４２及び導電膜４４よりなる積層膜
及びシリコン窒化膜２２には、電極プラグ２０に達する
開口部４６が形成されている。開口部４６の側壁には、
キャパシタＣ２の誘電体膜として機能する強誘電体膜が
形成されている。開口部４６内には、電極プラグ２０に
接続された蓄積電極４８が埋め込まれており、こうし
て、導電膜４４、強誘電体膜、蓄積電極４８よりなる複
数のキャパシタＣ２が構成されている。層間絶縁膜４２
ｃ上には層間絶縁膜５０が形成されている。層間絶縁膜
５０上には、層間絶縁膜４２、５０を介して導電膜４４
に接続されたプレート線５６とが形成されている。
するための素子分離膜１２が形成されている。素子分離
膜１２が形成されたシリコン基板上には、ゲート電極１
４、ソース／ドレイン拡散層１６を有する転送トランジ
スタが形成されている。ゲート電極１４は、紙面垂直方
向に延在する複数の転送トランジスタのゲート電極を兼
ねるワード線としても機能する。転送トランジスタが形
成されたシリコン基板１０上には、ソース／ドレイン拡
散層１６に接続された電極プラグ２０が埋め込まれた層
間絶縁膜１８、シリコン窒化膜２２が形成されている。
シリコン窒化膜２２上には、層間絶縁膜４２ａ、４２
ｂ、４２ｃと導電膜４４ａ、４４ｂとが交互に積層され
ている。層間絶縁膜４２及び導電膜４４よりなる積層膜
及びシリコン窒化膜２２には、電極プラグ２０に達する
開口部４６が形成されている。開口部４６の側壁には、
キャパシタＣ２の誘電体膜として機能する強誘電体膜が
形成されている。開口部４６内には、電極プラグ２０に
接続された蓄積電極４８が埋め込まれており、こうし
て、導電膜４４、強誘電体膜、蓄積電極４８よりなる複
数のキャパシタＣ２が構成されている。層間絶縁膜４２
ｃ上には層間絶縁膜５０が形成されている。層間絶縁膜
５０上には、層間絶縁膜４２、５０を介して導電膜４４
に接続されたプレート線５６とが形成されている。
【０１０２】このように、本実施形態による半導体記憶
装置は、柱状の蓄積電極４８の側壁部を利用して複数の
キャパシタＣ２が構成されていることに特徴がある。こ
のように半導体記憶装置を構成することにより、平面レ
イアウトを広げることなく大容量のＦＲＡＭを形成する
ことができる。 〔３〕 半導体記憶装置の製造方法 まず、例えば図４（ａ）に示す第１実施形態による半導
体記憶装置の製造方法と同様にして、転送トランジスタ
のソース／ドレイン拡散層１６から引き出される電極プ
ラグ２０を形成する。
装置は、柱状の蓄積電極４８の側壁部を利用して複数の
キャパシタＣ２が構成されていることに特徴がある。こ
のように半導体記憶装置を構成することにより、平面レ
イアウトを広げることなく大容量のＦＲＡＭを形成する
ことができる。 〔３〕 半導体記憶装置の製造方法 まず、例えば図４（ａ）に示す第１実施形態による半導
体記憶装置の製造方法と同様にして、転送トランジスタ
のソース／ドレイン拡散層１６から引き出される電極プ
ラグ２０を形成する。
【０１０３】次いで、第２実施形態による半導体記憶装
置の製造方法と同様にして、層間絶縁膜１８上に、シリ
コン窒化膜２２、層間絶縁膜４２ａ、導電膜４４ａ、層
間絶縁膜４２ｂ、導電膜４４ｂ、層間絶縁膜４２ｃを順
次堆積する（図１５（ａ））。なお、層間絶縁膜４２及
び導電膜４４を堆積する繰り返し回数を多くするほど、
一の転送トランジスタＴｒに接続されるキャパシタＣ２
の数を増やすことができる。
置の製造方法と同様にして、層間絶縁膜１８上に、シリ
コン窒化膜２２、層間絶縁膜４２ａ、導電膜４４ａ、層
間絶縁膜４２ｂ、導電膜４４ｂ、層間絶縁膜４２ｃを順
次堆積する（図１５（ａ））。なお、層間絶縁膜４２及
び導電膜４４を堆積する繰り返し回数を多くするほど、
一の転送トランジスタＴｒに接続されるキャパシタＣ２
の数を増やすことができる。
【０１０４】続いて、このように形成した絶縁膜４２及
び導電膜４４からなる積層膜に、電極プラグ２０に達す
る開口部４６を形成する。この後、例えば溶液気化型Ｃ
ＶＤ法により、ＦＲＡＭのキャパシタＣ２の誘電体膜を
構成する強誘電体膜（図示せず）を形成する。次いで、
このように形成した強誘電体膜をエッチバックし、開口
部４６の側壁にのみ強誘電体膜を残存させる。これによ
り、開口部４６内には電極プラグ２０が再度露出する。
び導電膜４４からなる積層膜に、電極プラグ２０に達す
る開口部４６を形成する。この後、例えば溶液気化型Ｃ
ＶＤ法により、ＦＲＡＭのキャパシタＣ２の誘電体膜を
構成する強誘電体膜（図示せず）を形成する。次いで、
このように形成した強誘電体膜をエッチバックし、開口
部４６の側壁にのみ強誘電体膜を残存させる。これによ
り、開口部４６内には電極プラグ２０が再度露出する。
【０１０５】続いて、例えばＣＶＤ法により導電膜を堆
積し、その後、層間絶縁膜４２ｃが露出するまでエッチ
バック或いはＣＭＰ法により導電膜を除去し、開口部４
６内にのみ導電膜を残存させる。こうして、開口部４６
内に埋め込まれた柱状の蓄積電極４８を形成する（１５
（ｂ））。このように蓄積電極４８を形成することによ
り、開口部４６の内壁部には、蓄積電極４８、強誘電体
膜、導電膜４４よりなる複数のキャパシタＣ２が形成さ
れる。
積し、その後、層間絶縁膜４２ｃが露出するまでエッチ
バック或いはＣＭＰ法により導電膜を除去し、開口部４
６内にのみ導電膜を残存させる。こうして、開口部４６
内に埋め込まれた柱状の蓄積電極４８を形成する（１５
（ｂ））。このように蓄積電極４８を形成することによ
り、開口部４６の内壁部には、蓄積電極４８、強誘電体
膜、導電膜４４よりなる複数のキャパシタＣ２が形成さ
れる。
【０１０６】この後、層間絶縁膜４２ｃ及び蓄積電極４
８上に、例えばＣＶＤ法により層間絶縁膜５０を形成す
る。次いで、層間絶縁膜５０、４２に、プレート電極と
して機能する導電膜４４に達するコンタクトホール５２
を形成する。続いて、例えばＣＶＤ法により導電膜を堆
積し、通常のリソグラフィー技術及びエッチング技術に
よりパターニングし、コンタクトホール５２を介してキ
ャパシタＣ２のプレート電極である導電膜４４に接続さ
れたプレート線５６とを形成する（図１５（ｃ））。
８上に、例えばＣＶＤ法により層間絶縁膜５０を形成す
る。次いで、層間絶縁膜５０、４２に、プレート電極と
して機能する導電膜４４に達するコンタクトホール５２
を形成する。続いて、例えばＣＶＤ法により導電膜を堆
積し、通常のリソグラフィー技術及びエッチング技術に
よりパターニングし、コンタクトホール５２を介してキ
ャパシタＣ２のプレート電極である導電膜４４に接続さ
れたプレート線５６とを形成する（図１５（ｃ））。
【０１０７】このようにして半導体記憶装置を製造する
ことにより、蓄積電極４８、強誘電体膜、導電膜４４
（プレート電極）よりなる複数のキャパシタＣ２を形成
することができ、図１３に示す半導体記憶装置を実現す
ることができる。このように、本実施形態による半導体
記憶装置の構造及び製造方法によれば、縦方向に累積し
て形成された複数のキャパシタＣ２を形成することがで
きるので、大容量のＦＲＡＭを構成することができる。
ことにより、蓄積電極４８、強誘電体膜、導電膜４４
（プレート電極）よりなる複数のキャパシタＣ２を形成
することができ、図１３に示す半導体記憶装置を実現す
ることができる。このように、本実施形態による半導体
記憶装置の構造及び製造方法によれば、縦方向に累積し
て形成された複数のキャパシタＣ２を形成することがで
きるので、大容量のＦＲＡＭを構成することができる。
【０１０８】［第４実施形態］本発明の第４実施形態に
よる半導体記憶装置及びその製造方法について図１６及
び図１７を用いて説明する。図１乃至図１５に示す第１
乃至第３実施形態による半導体記憶装置及びその製造方
法と同一の構成要素には同一の符号を付して説明を省略
又は簡略にする。
よる半導体記憶装置及びその製造方法について図１６及
び図１７を用いて説明する。図１乃至図１５に示す第１
乃至第３実施形態による半導体記憶装置及びその製造方
法と同一の構成要素には同一の符号を付して説明を省略
又は簡略にする。
【０１０９】図１６及び図１７は本実施形態による半導
体記憶装置の製造方法を示す工程断面図である。第１実
施形態による半導体記憶装置の製造方法では、図４
（ａ）〜図５（ｂ）に示すように、蓄積電極３０と導電
膜２４よりなるプレート電極とを形成する際に、まず導
電膜２４を形成し、その後導電膜２４に形成された開口
部２８内に埋め込むようにして蓄積電極３０を形成し
た。しかしながら、蓄積電極３０を先に形成することに
よっても図３に示すような半導体記憶装置を製造するこ
とができる。
体記憶装置の製造方法を示す工程断面図である。第１実
施形態による半導体記憶装置の製造方法では、図４
（ａ）〜図５（ｂ）に示すように、蓄積電極３０と導電
膜２４よりなるプレート電極とを形成する際に、まず導
電膜２４を形成し、その後導電膜２４に形成された開口
部２８内に埋め込むようにして蓄積電極３０を形成し
た。しかしながら、蓄積電極３０を先に形成することに
よっても図３に示すような半導体記憶装置を製造するこ
とができる。
【０１１０】まず、図４（ａ）に示す第１実施形態によ
る半導体記憶装置の製造方法と同様にして、転送トラン
ジスタのソース／ドレイン拡散層１６から引き出される
電極プラグ２０を形成する（図１６（ａ））。次いで、
キャパシタＣ１の蓄積電極３０となる導電膜と、キャパ
シタＣ２の強誘電体膜と相性のよい導電膜３２とを順次
堆積して通常のリソグラフィー技術及びエッチング技術
を用いてパターニングし、上面が導電膜３２により覆わ
れた蓄積電極３０を形成する（図１６（ｂ））。
る半導体記憶装置の製造方法と同様にして、転送トラン
ジスタのソース／ドレイン拡散層１６から引き出される
電極プラグ２０を形成する（図１６（ａ））。次いで、
キャパシタＣ１の蓄積電極３０となる導電膜と、キャパ
シタＣ２の強誘電体膜と相性のよい導電膜３２とを順次
堆積して通常のリソグラフィー技術及びエッチング技術
を用いてパターニングし、上面が導電膜３２により覆わ
れた蓄積電極３０を形成する（図１６（ｂ））。
【０１１１】続いて、蓄積電極３０の段差を覆うに十分
な膜厚の導電膜２４を堆積する。この後、例えばＣＭＰ
法により、導電膜３２の表面が露出するまで導電膜２４
の表面を研磨する。これにより、導電膜２４と導電膜３
２の表面がほぼ等しい高さとなり、表面が平坦化される
（図１６（ｃ））。次いで、導電膜２４の表面をエッチ
バックし、導電膜２４の表面を僅かに後退させる（図１
７（ａ））。
な膜厚の導電膜２４を堆積する。この後、例えばＣＭＰ
法により、導電膜３２の表面が露出するまで導電膜２４
の表面を研磨する。これにより、導電膜２４と導電膜３
２の表面がほぼ等しい高さとなり、表面が平坦化される
（図１６（ｃ））。次いで、導電膜２４の表面をエッチ
バックし、導電膜２４の表面を僅かに後退させる（図１
７（ａ））。
【０１１２】続いて、例えばＣＶＤ法により絶縁膜を堆
積し、例えばＣＭＰ法により導電膜３２の表面が露出す
るまでこの絶縁膜を研磨し、層間絶縁膜２６を形成する
（図１７（ｂ））。この後、図７（ａ）及び（ｂ）に示
す半導体記憶装置の製造方法と同様にして、図３に示す
半導体記憶装置を製造する。
積し、例えばＣＭＰ法により導電膜３２の表面が露出す
るまでこの絶縁膜を研磨し、層間絶縁膜２６を形成する
（図１７（ｂ））。この後、図７（ａ）及び（ｂ）に示
す半導体記憶装置の製造方法と同様にして、図３に示す
半導体記憶装置を製造する。
【０１１３】このように、本実施形態によれば、蓄積電
極３０を形成した後にプレート電極となる導電膜２４を
形成することによっても半導体記憶装置を製造すること
ができる。なお、本実施形態では、図３に示す第１実施
形態による半導体記憶装置の製造方法の一変形例につい
て示したが、図９に示す第２実施形態による半導体記憶
装置においても同様に適用することができる。
極３０を形成した後にプレート電極となる導電膜２４を
形成することによっても半導体記憶装置を製造すること
ができる。なお、本実施形態では、図３に示す第１実施
形態による半導体記憶装置の製造方法の一変形例につい
て示したが、図９に示す第２実施形態による半導体記憶
装置においても同様に適用することができる。
【０１１４】また、柱状構造の蓄積電極を有する半導体
記憶装置については、例えば同一出願人による特願平９
−１８５２６３号明細書に詳述されている。本発明にお
ける半導体記憶装置においても、当該明細書に記載され
た様々な構造や製造方法を適用することができる。
記憶装置については、例えば同一出願人による特願平９
−１８５２６３号明細書に詳述されている。本発明にお
ける半導体記憶装置においても、当該明細書に記載され
た様々な構造や製造方法を適用することができる。
【０１１５】
【発明の効果】以上の通り、本発明によれば、ゲートが
ワード線に接続され、一方のソース／ドレインがビット
線に接続された転送トランジスタと、転送トランジスタ
の他方のソース／ドレインにそれぞれ一方の電極が接続
された複数のキャパシタとにより半導体記憶装置を構成
するので、転送トランジスタを増加することなく記憶情
報を保持するキャパシタを増加することができる。これ
により、半導体記憶装置の集積度を向上することができ
る。
ワード線に接続され、一方のソース／ドレインがビット
線に接続された転送トランジスタと、転送トランジスタ
の他方のソース／ドレインにそれぞれ一方の電極が接続
された複数のキャパシタとにより半導体記憶装置を構成
するので、転送トランジスタを増加することなく記憶情
報を保持するキャパシタを増加することができる。これ
により、半導体記憶装置の集積度を向上することができ
る。
【０１１６】また、上記の半導体記憶装置において、常
誘電体を誘電体膜とする常誘電体キャパシタと、強誘電
体を誘電体膜とする強誘電体キャパシタとを設ければ、
ＤＲＡＭの有する信頼性と、ＦＲＡＭの有する不揮発性
を兼ね備えることができる。また、上記の半導体記憶装
置において、強誘電体を誘電体膜とする複数の強誘電体
キャパシタを設ければ、一の転送トランジスタに対して
異なる記憶情報を保持することができる記憶素子を複数
設けることができる。
誘電体を誘電体膜とする常誘電体キャパシタと、強誘電
体を誘電体膜とする強誘電体キャパシタとを設ければ、
ＤＲＡＭの有する信頼性と、ＦＲＡＭの有する不揮発性
を兼ね備えることができる。また、上記の半導体記憶装
置において、強誘電体を誘電体膜とする複数の強誘電体
キャパシタを設ければ、一の転送トランジスタに対して
異なる記憶情報を保持することができる記憶素子を複数
設けることができる。
【０１１７】また、半導体基板上に形成された転送トラ
ンジスタと、転送トランジスタの一方のソース／ドレイ
ン拡散層に接続された柱状の蓄積電極と、蓄積電極の表
面を覆う誘電体膜と、誘電体膜を介して蓄積電極を覆う
複数のプレート電極とにより半導体記憶装置を構成すれ
ば、一の蓄積電極を用いて複数のキャパシタを形成する
ことができる。これにより、転送トランジスタを増加す
ることなく記憶情報を保持するキャパシタを増加するこ
とができるので、集積度を向上することができる。
ンジスタと、転送トランジスタの一方のソース／ドレイ
ン拡散層に接続された柱状の蓄積電極と、蓄積電極の表
面を覆う誘電体膜と、誘電体膜を介して蓄積電極を覆う
複数のプレート電極とにより半導体記憶装置を構成すれ
ば、一の蓄積電極を用いて複数のキャパシタを形成する
ことができる。これにより、転送トランジスタを増加す
ることなく記憶情報を保持するキャパシタを増加するこ
とができるので、集積度を向上することができる。
【０１１８】また、上記の半導体記憶装置において、誘
電体膜は、蓄積電極の側壁に形成された常誘電体膜と、
蓄積電極の上面に形成された強誘電体膜とを有し、複数
のプレート電極は、常誘電体膜を介して蓄積電極の側壁
を覆う第１のプレート電極と、強誘電膜を介して蓄積電
極の上面を覆う第２のプレート電極とにより半導体記憶
装置を構成すれば、蓄積電極を共通とする常誘電体キャ
パシタと強誘電体キャパシタを構成することができる。
これにより、ＤＲＡＭの構造により達成される集積度を
犠牲にすることなくＦＲＡＭを構成するための強誘電体
キャパシタを設けることができる。
電体膜は、蓄積電極の側壁に形成された常誘電体膜と、
蓄積電極の上面に形成された強誘電体膜とを有し、複数
のプレート電極は、常誘電体膜を介して蓄積電極の側壁
を覆う第１のプレート電極と、強誘電膜を介して蓄積電
極の上面を覆う第２のプレート電極とにより半導体記憶
装置を構成すれば、蓄積電極を共通とする常誘電体キャ
パシタと強誘電体キャパシタを構成することができる。
これにより、ＤＲＡＭの構造により達成される集積度を
犠牲にすることなくＦＲＡＭを構成するための強誘電体
キャパシタを設けることができる。
【０１１９】また、上記の半導体記憶装置において、複
数の絶縁膜と複数の導電膜とが交互に積層されてなり、
誘電体膜を介して蓄積電極の側面を囲う積層膜を設け、
複数のプレート電極を、複数の導電膜により構成すれ
ば、半導体記憶装置の集積度を落とすことなく、蓄積電
極の側壁に複数のキャパシタを設けることができる。ま
た、上記の半導体記憶装置において、誘電体膜を、蓄積
電極の側壁の第１の領域に形成された常誘電体膜と、蓄
積電極の側壁の第２の領域に形成された強誘電体膜とに
より構成し、常誘電体膜と、常誘電体膜を介して蓄積電
極の第１の領域を覆うプレート電極とにより常誘電体キ
ャパシタを構成し、蓄積電極と、強誘電体膜と、強誘電
体膜を介して蓄積電極の第２の領域を覆うプレート電極
とにより強誘電体キャパシタを構成すれば、蓄積電極の
側壁を利用して常誘電体キャパシタと強誘電体キャパシ
タとを形成することができる。
数の絶縁膜と複数の導電膜とが交互に積層されてなり、
誘電体膜を介して蓄積電極の側面を囲う積層膜を設け、
複数のプレート電極を、複数の導電膜により構成すれ
ば、半導体記憶装置の集積度を落とすことなく、蓄積電
極の側壁に複数のキャパシタを設けることができる。ま
た、上記の半導体記憶装置において、誘電体膜を、蓄積
電極の側壁の第１の領域に形成された常誘電体膜と、蓄
積電極の側壁の第２の領域に形成された強誘電体膜とに
より構成し、常誘電体膜と、常誘電体膜を介して蓄積電
極の第１の領域を覆うプレート電極とにより常誘電体キ
ャパシタを構成し、蓄積電極と、強誘電体膜と、強誘電
体膜を介して蓄積電極の第２の領域を覆うプレート電極
とにより強誘電体キャパシタを構成すれば、蓄積電極の
側壁を利用して常誘電体キャパシタと強誘電体キャパシ
タとを形成することができる。
【０１２０】また、下地基板上に、第１の導電膜よりな
り、下地基板に達する開口部が形成された第１のプレー
ト電極を形成する工程と、開口部内の第１のプレート電
極の側壁に第１の誘電体膜を形成する工程と、開口部内
に第２の導電膜を埋め込み、第２の導電膜よりなる蓄積
電極を形成する工程と、蓄積電極上に第２の誘電体膜を
形成する工程と、第２の誘電体膜上に、第３の導電膜よ
りなる第２のプレート電極を形成する工程とにより半導
体記憶装置を製造すれば、柱状の蓄積電極の側壁を利用
して形成されたキャパシタと、蓄積電極の上面を利用し
て形成されたキャパシタとを形成することができる。
り、下地基板に達する開口部が形成された第１のプレー
ト電極を形成する工程と、開口部内の第１のプレート電
極の側壁に第１の誘電体膜を形成する工程と、開口部内
に第２の導電膜を埋め込み、第２の導電膜よりなる蓄積
電極を形成する工程と、蓄積電極上に第２の誘電体膜を
形成する工程と、第２の誘電体膜上に、第３の導電膜よ
りなる第２のプレート電極を形成する工程とにより半導
体記憶装置を製造すれば、柱状の蓄積電極の側壁を利用
して形成されたキャパシタと、蓄積電極の上面を利用し
て形成されたキャパシタとを形成することができる。
【０１２１】また、下地基板上に、複数の絶縁膜と複数
の導電膜とが交互に積層されてなる積層膜を形成する工
程と、積層膜に下地基板に達する開口部を形成する工程
と、開口部内の積層膜の側壁に誘電体膜を形成する工程
と、開口部内に導電膜を埋め込み、導電膜よりなる蓄積
電極を形成する工程とにより半導体記憶装置を製造すれ
ば、一の蓄積電極の側壁を利用した複数のキャパシタを
形成することができる。
の導電膜とが交互に積層されてなる積層膜を形成する工
程と、積層膜に下地基板に達する開口部を形成する工程
と、開口部内の積層膜の側壁に誘電体膜を形成する工程
と、開口部内に導電膜を埋め込み、導電膜よりなる蓄積
電極を形成する工程とにより半導体記憶装置を製造すれ
ば、一の蓄積電極の側壁を利用した複数のキャパシタを
形成することができる。
【０１２２】また、下地基板上に、第１の導電膜よりな
り、下地基板に達する開口部が形成されたプレート電極
を形成する工程と、開口部内のプレート電極の側壁に第
１の誘電体膜を形成する工程と、開口部内に第２の導電
膜を埋め込み、第２の導電膜よりなる第１の蓄積電極を
形成する工程と、第１の蓄積電極及びプレート電極上
に、複数の絶縁膜と複数の導電膜とが交互に積層されて
なる積層膜を形成する工程と、積層膜に、第１の蓄積電
極に達する第２の開口部を形成し、複数の導電膜よりな
る複数のプレート電極を形成する工程と、第２の開口部
内の積層膜の側壁に第２の誘電体膜を形成する工程と、
第２の開口部内に第３の導電膜を埋め込み、第３の導電
膜よりなり第１の蓄積電極に接続された第２の蓄積電極
を形成する工程とにより半導体記憶装置を製造すれば、
第１の蓄積電極の側壁を利用したキャパシタと、第２の
蓄積電極の側壁を利用した複数のキャパシタとを形成す
ることができる。
り、下地基板に達する開口部が形成されたプレート電極
を形成する工程と、開口部内のプレート電極の側壁に第
１の誘電体膜を形成する工程と、開口部内に第２の導電
膜を埋め込み、第２の導電膜よりなる第１の蓄積電極を
形成する工程と、第１の蓄積電極及びプレート電極上
に、複数の絶縁膜と複数の導電膜とが交互に積層されて
なる積層膜を形成する工程と、積層膜に、第１の蓄積電
極に達する第２の開口部を形成し、複数の導電膜よりな
る複数のプレート電極を形成する工程と、第２の開口部
内の積層膜の側壁に第２の誘電体膜を形成する工程と、
第２の開口部内に第３の導電膜を埋め込み、第３の導電
膜よりなり第１の蓄積電極に接続された第２の蓄積電極
を形成する工程とにより半導体記憶装置を製造すれば、
第１の蓄積電極の側壁を利用したキャパシタと、第２の
蓄積電極の側壁を利用した複数のキャパシタとを形成す
ることができる。
【０１２３】また、下地基板上に、第１の導電膜よりな
る柱状の蓄積電極を形成する工程と、蓄積電極の側壁に
第１の誘電体膜を形成する工程と、蓄積電極の側壁に、
第１の誘電体膜を介して蓄積電極を覆う第１のプレート
電極を形成する工程と、蓄積電極の上面に第２の誘電体
膜を形成する工程と、第２の誘電体膜上に、第３の導電
膜よりなる第２のプレート電極を形成する工程とにより
半導体記憶装置を製造すれば、柱状の蓄積電極を第１の
プレート電極の前に形成する場合であっても、蓄積電極
の側壁を利用して形成されたキャパシタと、蓄積電極の
上面を利用して形成されたキャパシタとを形成すること
ができる。
る柱状の蓄積電極を形成する工程と、蓄積電極の側壁に
第１の誘電体膜を形成する工程と、蓄積電極の側壁に、
第１の誘電体膜を介して蓄積電極を覆う第１のプレート
電極を形成する工程と、蓄積電極の上面に第２の誘電体
膜を形成する工程と、第２の誘電体膜上に、第３の導電
膜よりなる第２のプレート電極を形成する工程とにより
半導体記憶装置を製造すれば、柱状の蓄積電極を第１の
プレート電極の前に形成する場合であっても、蓄積電極
の側壁を利用して形成されたキャパシタと、蓄積電極の
上面を利用して形成されたキャパシタとを形成すること
ができる。
【０１２４】また、下地基板上に、第１の導電膜よりな
る柱状の第１の蓄積電極を形成する工程と、第１の蓄積
電極の側壁に第１の誘電体膜を形成する工程と、第１の
蓄積電極の側壁に、第１の誘電体膜を介して第１の蓄積
電極を覆う第１のプレート電極を形成する工程と、第１
の蓄積電極及びプレート電極上に、複数の絶縁膜と複数
の導電膜とが交互に積層されてなる積層膜を形成する工
程と、積層膜に、第１の蓄積電極に達する第２の開口部
を形成し、複数の導電膜よりなる複数のプレート電極を
形成する工程と、第２の開口部内の積層膜の側壁に第２
の誘電体膜を形成する工程と、第２の開口部内に第３の
導電膜を埋め込み、第３の導電膜よりなり第１の蓄積電
極に接続された第２の蓄積電極を形成する工程とにより
半導体記憶装置を製造すれば、柱状の第１の蓄積電極を
第１のプレート電極の前に形成する場合であっても、第
１の蓄積電極の側壁を利用したキャパシタと、第２の蓄
積電極の側壁を利用した複数のキャパシタとを形成する
ことができる。
る柱状の第１の蓄積電極を形成する工程と、第１の蓄積
電極の側壁に第１の誘電体膜を形成する工程と、第１の
蓄積電極の側壁に、第１の誘電体膜を介して第１の蓄積
電極を覆う第１のプレート電極を形成する工程と、第１
の蓄積電極及びプレート電極上に、複数の絶縁膜と複数
の導電膜とが交互に積層されてなる積層膜を形成する工
程と、積層膜に、第１の蓄積電極に達する第２の開口部
を形成し、複数の導電膜よりなる複数のプレート電極を
形成する工程と、第２の開口部内の積層膜の側壁に第２
の誘電体膜を形成する工程と、第２の開口部内に第３の
導電膜を埋め込み、第３の導電膜よりなり第１の蓄積電
極に接続された第２の蓄積電極を形成する工程とにより
半導体記憶装置を製造すれば、柱状の第１の蓄積電極を
第１のプレート電極の前に形成する場合であっても、第
１の蓄積電極の側壁を利用したキャパシタと、第２の蓄
積電極の側壁を利用した複数のキャパシタとを形成する
ことができる。
【０１２５】また、ゲートがワード線に接続され、一方
のソース／ドレインがビット線に接続された転送トラン
ジスタと、転送トランジスタの他方のソース／ドレイン
に一方の電極が接続された常誘電体キャパシタと、転送
トランジスタの他方のソース／ドレインに一方の電極が
接続された強誘電体キャパシタとを有する半導体記憶装
置における記憶情報の読み出し書き込み方法において、
強誘電体キャパシタの他方の電極をフローティングし、
又はビット線とほぼ等しい電位に設定した状態で、常誘
電体キャパシタの読み出し、書き込みを行えば、強誘電
体メモリに蓄えられた記憶情報に影響を与えることな
く、通常のＤＲＡＭにおける記憶情報の読み出し、書き
込み方法により、常誘電体キャパシタに記憶した情報を
扱うことができる。
のソース／ドレインがビット線に接続された転送トラン
ジスタと、転送トランジスタの他方のソース／ドレイン
に一方の電極が接続された常誘電体キャパシタと、転送
トランジスタの他方のソース／ドレインに一方の電極が
接続された強誘電体キャパシタとを有する半導体記憶装
置における記憶情報の読み出し書き込み方法において、
強誘電体キャパシタの他方の電極をフローティングし、
又はビット線とほぼ等しい電位に設定した状態で、常誘
電体キャパシタの読み出し、書き込みを行えば、強誘電
体メモリに蓄えられた記憶情報に影響を与えることな
く、通常のＤＲＡＭにおける記憶情報の読み出し、書き
込み方法により、常誘電体キャパシタに記憶した情報を
扱うことができる。
【０１２６】また、ゲートがワード線に接続され、一方
のソース／ドレインがビット線に接続された転送トラン
ジスタと、転送トランジスタの他方のソース／ドレイン
に一方の電極が接続された常誘電体キャパシタと、転送
トランジスタの他方のソース／ドレインに一方の電極が
接続された強誘電体キャパシタとを有する半導体記憶装
置における記憶情報の読み出し書き込み方法において、
常誘電体キャパシタの他方の電極を接地し、フローティ
ングし、又はビット線とほぼ等しい電位に設定した状態
で、強誘電体キャパシタの読み出し、書き込みを行え
ば、通常のＦＲＡＭにおける記憶情報の読み出し、書き
込み方法により、強誘電体キャパシタに記憶した情報を
扱うことができる。
のソース／ドレインがビット線に接続された転送トラン
ジスタと、転送トランジスタの他方のソース／ドレイン
に一方の電極が接続された常誘電体キャパシタと、転送
トランジスタの他方のソース／ドレインに一方の電極が
接続された強誘電体キャパシタとを有する半導体記憶装
置における記憶情報の読み出し書き込み方法において、
常誘電体キャパシタの他方の電極を接地し、フローティ
ングし、又はビット線とほぼ等しい電位に設定した状態
で、強誘電体キャパシタの読み出し、書き込みを行え
ば、通常のＦＲＡＭにおける記憶情報の読み出し、書き
込み方法により、強誘電体キャパシタに記憶した情報を
扱うことができる。
【０１２７】また、ゲートがワード線に接続され、一方
のソース／ドレインがビット線に接続された転送トラン
ジスタと、転送トランジスタの他方のソース／ドレイン
に一方の電極が接続された常誘電体キャパシタと、転送
トランジスタの他方のソース／ドレインに一方の電極が
接続された強誘電体キャパシタとを有する半導体記憶装
置における記憶情報の読み出し書き込み方法であって、
常誘電体キャパシタに蓄えられた電荷をビット線に読み
出し、電荷により変化したビット線の電位により常誘電
体キャパシタに記憶されていた記憶情報を判定し、判定
された記憶情報に応じたレベルの信号をビット線に印加
し、ビット線に印加される信号の反転信号を強誘電体キ
ャパシタの他方の電極に印加することにより、記憶情報
を強誘電体キャパシタに書き込めば、常誘電体キャパシ
タに蓄えられた最新の記憶情報を強誘電体キャパシタに
移行することができる。
のソース／ドレインがビット線に接続された転送トラン
ジスタと、転送トランジスタの他方のソース／ドレイン
に一方の電極が接続された常誘電体キャパシタと、転送
トランジスタの他方のソース／ドレインに一方の電極が
接続された強誘電体キャパシタとを有する半導体記憶装
置における記憶情報の読み出し書き込み方法であって、
常誘電体キャパシタに蓄えられた電荷をビット線に読み
出し、電荷により変化したビット線の電位により常誘電
体キャパシタに記憶されていた記憶情報を判定し、判定
された記憶情報に応じたレベルの信号をビット線に印加
し、ビット線に印加される信号の反転信号を強誘電体キ
ャパシタの他方の電極に印加することにより、記憶情報
を強誘電体キャパシタに書き込めば、常誘電体キャパシ
タに蓄えられた最新の記憶情報を強誘電体キャパシタに
移行することができる。
【０１２８】また、ゲートがワード線に接続され、一方
のソース／ドレインがビット線に接続された転送トラン
ジスタと、転送トランジスタの他方のソース／ドレイン
に一方の電極が接続された常誘電体キャパシタと、転送
トランジスタの他方のソース／ドレインに一方の電極が
接続された強誘電体キャパシタとを有する半導体記憶装
置における記憶情報の読み出し書き込み方法であって、
強誘電体キャパシタに蓄えられた電荷をビット線に読み
出し、電荷により変化したビット線の電位により強誘電
体キャパシタに記憶されていた記憶情報を判定し、判定
された記憶情報に応じたレベルの信号をビット線に印加
することにより、ビット線に印加される信号のレベルに
応じた電荷を常誘電体キャパシタに書き込めば、強誘電
体キャパシタに蓄えられた最新の記憶情報を常誘電体キ
ャパシタに移行することができる。
のソース／ドレインがビット線に接続された転送トラン
ジスタと、転送トランジスタの他方のソース／ドレイン
に一方の電極が接続された常誘電体キャパシタと、転送
トランジスタの他方のソース／ドレインに一方の電極が
接続された強誘電体キャパシタとを有する半導体記憶装
置における記憶情報の読み出し書き込み方法であって、
強誘電体キャパシタに蓄えられた電荷をビット線に読み
出し、電荷により変化したビット線の電位により強誘電
体キャパシタに記憶されていた記憶情報を判定し、判定
された記憶情報に応じたレベルの信号をビット線に印加
することにより、ビット線に印加される信号のレベルに
応じた電荷を常誘電体キャパシタに書き込めば、強誘電
体キャパシタに蓄えられた最新の記憶情報を常誘電体キ
ャパシタに移行することができる。
【図１】本発明の第１実施形態による半導体記憶装置の
構造を示す回路図である。
構造を示す回路図である。
【図２】キャパシタＣ１とキャパシタＣ２との間で記憶
情報を転送する際に使用する回路図である。
情報を転送する際に使用する回路図である。
【図３】本発明の第１実施形態による半導体記憶装置の
構造を示す概略断面図である。
構造を示す概略断面図である。
【図４】本発明の第１実施形態による半導体記憶装置の
製造方法を示す工程断面図（その１）である。
製造方法を示す工程断面図（その１）である。
【図５】本発明の第１実施形態による半導体記憶装置の
製造方法を示す工程断面図（その２）である。
製造方法を示す工程断面図（その２）である。
【図６】本発明の第１実施形態による半導体記憶装置の
製造方法を示す工程断面図（その３）である。
製造方法を示す工程断面図（その３）である。
【図７】本発明の第１実施形態による半導体記憶装置の
製造方法を示す工程断面図（その４）である。
製造方法を示す工程断面図（その４）である。
【図８】本発明の第２実施形態による半導体記憶装置の
構造を示す回路図である。
構造を示す回路図である。
【図９】本発明の第２実施形態による半導体記憶装置の
構造を示す概略断面図である。
構造を示す概略断面図である。
【図１０】本発明の第２実施形態による半導体記憶装置
の製造方法を示す工程断面図（その１）である。
の製造方法を示す工程断面図（その１）である。
【図１１】本発明の第２実施形態による半導体記憶装置
の製造方法を示す工程断面図（その２）である。
の製造方法を示す工程断面図（その２）である。
【図１２】本発明の第２実施形態による半導体記憶装置
の製造方法を示す工程断面図（その３）である。
の製造方法を示す工程断面図（その３）である。
【図１３】本発明の第３実施形態による半導体記憶装置
の構造を示す回路図である。
の構造を示す回路図である。
【図１４】本発明の第３実施形態による半導体記憶装置
の構造を示す概略断面図である。
の構造を示す概略断面図である。
【図１５】本発明の第３実施形態による半導体記憶装置
の製造方法を示す工程断面図である。
の製造方法を示す工程断面図である。
【図１６】本発明の第４実施形態による半導体記憶装置
の製造方法を示す工程断面図（その１）である。
の製造方法を示す工程断面図（その１）である。
【図１７】本発明の第４実施形態による半導体記憶装置
の製造方法を示す工程断面図（その２）である。
の製造方法を示す工程断面図（その２）である。
【図１８】従来の半導体記憶装置の構造を示す回路図で
ある。
ある。
【図１９】強誘電体膜のヒステリシス特性を示すグラフ
である。
である。
【図２０】ダミーセルを設けた従来の半導体記憶装置の
構造を示す回路図である。
構造を示す回路図である。
【符号の説明】 ＢＬ、ＢＬ′…ビット線 Ｃ１、Ｃ２…キャパシタ ＤＣ…ダミーセル Ｇ…ゲート ＩＮＶ…インバータ ＭＣ…メモリセル ＰＬ…プレート線 ＳＡ…センスアンプ Ｓ／Ｄ…ソース／ドレイン Ｔｒ…転送トランジスタ ＷＬ、ＷＬ′…ワード線 １０…シリコン基板 １２…素子分離膜 １４…ゲート電極 １６…ソース／ドレイン拡散層 １８…層間絶縁膜 ２０…電極プラグ ２２…シリコン窒化膜 ２４…導電膜 ２６…層間絶縁膜 ２８…開口部 ３０…蓄積電極 ３２…導電膜 ３４…強誘電体膜 ３６…コンタクトホール ３８…プレート電極 ４０…プレート線 ４２…層間絶縁膜 ４４…導電膜 ４６…開口部 ４８…蓄積電極 ５０…層間絶縁膜 ５２…コンタクトホール ５４…プレート線 ５６…プレート線
Claims (21)
- 【請求項１】 ゲートがワード線に接続され、一方のソ
ース／ドレインがビット線に接続された転送トランジス
タと、 前記転送トランジスタの他方のソース／ドレインにそれ
ぞれ一方の電極が接続された複数のキャパシタとを有す
ることを特徴とする半導体記憶装置。 - 【請求項２】 請求項１記載の半導体記憶装置におい
て、 複数の前記キャパシタは、常誘電体を誘電体膜とする常
誘電体キャパシタと、強誘電体を誘電体膜とする強誘電
体キャパシタとを含むことを特徴とする半導体記憶装
置。 - 【請求項３】 請求項１又は２記載の半導体記憶装置に
おいて、 複数の前記キャパシタは、強誘電体を誘電体膜とする複
数の強誘電体キャパシタを含むことを特徴とする半導体
記憶装置。 - 【請求項４】 請求項２又は３記載の半導体記憶装置に
おいて、 前記ビット線の信号を反転し、前記強誘電体キャパシタ
の他方の電極に、印加するプレート線制御回路を更に有
することを特徴とする半導体記憶装置。 - 【請求項５】 半導体基板上に形成された転送トランジ
スタと、 前記転送トランジスタの一方のソース／ドレイン拡散層
に接続された柱状の蓄積電極と、 前記蓄積電極の表面を覆う誘電体膜と、 前記誘電体膜を介して前記蓄積電極を覆う複数のプレー
ト電極とを有することを特徴とする半導体記憶装置。 - 【請求項６】 請求項５記載の半導体記憶装置におい
て、 前記誘電体膜は、前記蓄積電極の側壁に形成された常誘
電体膜と、前記蓄積電極の上面に形成された強誘電体膜
とを有し、 複数の前記プレート電極は、前記常誘電体膜を介して前
記蓄積電極の側壁を覆う第１のプレート電極と、前記強
誘電膜を介して前記蓄積電極の上面を覆う第２のプレー
ト電極とを有することを特徴とする半導体記憶装置。 - 【請求項７】 請求項６記載の半導体記憶装置におい
て、 前記蓄積電極と前記強誘電体膜との間に、前記強誘電体
膜と相性のよい導電膜を更に有することを特徴とする半
導体記憶装置。 - 【請求項８】 請求項５記載の半導体記憶装置におい
て、 複数の絶縁膜と複数の導電膜とが交互に積層されてな
り、前記誘電体膜を介して前記蓄積電極の側面を囲う積
層膜を有し、 複数の前記プレート電極は、複数の前記導電膜により構
成されていることを特徴とする半導体記憶装置。 - 【請求項９】 請求項８記載の半導体記憶装置におい
て、 前記誘電体膜は、前記蓄積電極の側壁の第１の領域に形
成された常誘電体膜と、前記蓄積電極の側壁の第２の領
域に形成された強誘電体膜とを有し、 前記蓄積電極と、前記常誘電体膜と、前記常誘電体膜を
介して前記蓄積電極の前記第１の領域を覆う前記プレー
ト電極とにより常誘電体キャパシタが構成され、 前記蓄積電極と、前記強誘電体膜と、前記強誘電体膜を
介して前記蓄積電極の前記第２の領域を覆う前記プレー
ト電極とにより強誘電体キャパシタが構成されているこ
とを特徴とする半導体記憶装置。 - 【請求項１０】 請求項９記載の半導体記憶装置におい
て、 前記第１の領域の前記蓄積電極は、前記常誘電体膜と相
性のよい導電性材料により構成され、 前記第２の領域の前記蓄積電極は、前記強誘電体膜と相
性のよい導電性材料により構成されていることを特徴と
する半導体記憶装置。 - 【請求項１１】 請求項７乃至１０のいずれか１項に記
載の半導体記憶装置において、 前記蓄積電極と、前記誘電体膜と、複数の前記プレート
電極とにより、複数の強誘電体キャパシタが構成されて
いることを特徴とする半導体記憶装置。 - 【請求項１２】 下地基板上に、第１の導電膜よりな
り、前記下地基板に達する開口部が形成された第１のプ
レート電極を形成する工程と、 前記開口部内の前記第１のプレート電極の側壁に第１の
誘電体膜を形成する工程と、 前記開口部内に第２の導電膜を埋め込み、前記第２の導
電膜よりなる蓄積電極を形成する工程と、 前記蓄積電極上に第２の誘電体膜を形成する工程と、 前記第２の誘電体膜上に、第３の導電膜よりなる第２の
プレート電極を形成する工程とを有することを特徴とす
る半導体記憶装置の製造方法。 - 【請求項１３】 下地基板上に、複数の絶縁膜と複数の
導電膜とが交互に積層されてなる積層膜を形成する工程
と、 前記積層膜に前記下地基板に達する開口部を形成する工
程と、 前記開口部内の前記積層膜の側壁に誘電体膜を形成する
工程と、 前記開口部内に導電膜を埋め込み、前記導電膜よりなる
蓄積電極を形成する工程とを有することを特徴とする半
導体記憶装置の製造方法。 - 【請求項１４】 下地基板上に、第１の導電膜よりな
り、前記下地基板に達する開口部が形成されたプレート
電極を形成する工程と、 前記開口部内の前記プレート電極の側壁に第１の誘電体
膜を形成する工程と、 前記開口部内に第２の導電膜を埋め込み、前記第２の導
電膜よりなる第１の蓄積電極を形成する工程と、 前記第１の蓄積電極及び前記プレート電極上に、複数の
絶縁膜と複数の導電膜とが交互に積層されてなる積層膜
を形成する工程と、 前記積層膜に、前記第１の蓄積電極に達する第２の開口
部を形成し、複数の前記導電膜よりなる複数のプレート
電極を形成する工程と、 前記第２の開口部内の前記積層膜の側壁に第２の誘電体
膜を形成する工程と、 前記第２の開口部内に第３の導電膜を埋め込み、前記第
３の導電膜よりなり前記第１の蓄積電極に接続された第
２の蓄積電極を形成する工程とを有することを特徴とす
る半導体記憶装置の製造方法。 - 【請求項１５】 下地基板上に、第１の導電膜よりなる
柱状の蓄積電極を形成する工程と、 前記蓄積電極の側壁に第１の誘電体膜を形成する工程
と、 前記蓄積電極の側壁に、前記第１の誘電体膜を介して前
記蓄積電極を覆う第１のプレート電極を形成する工程
と、 前記蓄積電極の上面に第２の誘電体膜を形成する工程
と、 前記第２の誘電体膜上に、第３の導電膜よりなる第２の
プレート電極を形成する工程とを有することを特徴とす
る半導体記憶装置の製造方法。 - 【請求項１６】 下地基板上に、第１の導電膜よりなる
柱状の第１の蓄積電極を形成する工程と、 前記第１の蓄積電極の側壁に第１の誘電体膜を形成する
工程と、 前記第１の蓄積電極の側壁に、前記第１の誘電体膜を介
して前記第１の蓄積電極を覆う第１のプレート電極を形
成する工程と、 前記第１の蓄積電極及び前記プレート電極上に、複数の
絶縁膜と複数の導電膜とが交互に積層されてなる積層膜
を形成する工程と、 前記積層膜に、前記第１の蓄積電極に達する第２の開口
部を形成し、複数の前記導電膜よりなる複数のプレート
電極を形成する工程と、 前記第２の開口部内の前記積層膜の側壁に第２の誘電体
膜を形成する工程と、 前記第２の開口部内に第３の導電膜を埋め込み、前記第
３の導電膜よりなり前記第１の蓄積電極に接続された第
２の蓄積電極を形成する工程とを有することを特徴とす
る半導体記憶装置の製造方法。 - 【請求項１７】 請求項１１乃至１６のいずれか１項に
記載の半導体記憶装置の製造方法において、 前記第１の誘電体膜は、常誘電体膜であり、 前記第２の誘電体膜は、強誘電体膜であることを特徴と
する半導体記憶装置の製造方法。 - 【請求項１８】 ゲートがワード線に接続され、一方の
ソース／ドレインがビット線に接続された転送トランジ
スタと、前記転送トランジスタの他方のソース／ドレイ
ンに一方の電極が接続された常誘電体キャパシタと、前
記転送トランジスタの前記他方のソース／ドレインに一
方の電極が接続された強誘電体キャパシタとを有する半
導体記憶装置における記憶情報の読み出し書き込み方法
であって、 前記強誘電体キャパシタの他方の電極をフローティング
し、又は前記ビット線とほぼ等しい電位に設定した状態
で、前記常誘電体キャパシタの読み出し、書き込みを行
うことを特徴とする記憶情報の読み出し書き込み方法。 - 【請求項１９】 ゲートがワード線に接続され、一方の
ソース／ドレインがビット線に接続された転送トランジ
スタと、前記転送トランジスタの他方のソース／ドレイ
ンに一方の電極が接続された常誘電体キャパシタと、前
記転送トランジスタの前記他方のソース／ドレインに一
方の電極が接続された強誘電体キャパシタとを有する半
導体記憶装置における記憶情報の読み出し書き込み方法
であって、 前記常誘電体キャパシタの他方の電極を接地し、フロー
ティングし、又は前記ビット線とほぼ等しい電位に設定
した状態で、前記強誘電体キャパシタの読み出し、書き
込みを行うことを特徴とする記憶情報の読み出し書き込
み方法。 - 【請求項２０】 ゲートがワード線に接続され、一方の
ソース／ドレインがビット線に接続された転送トランジ
スタと、前記転送トランジスタの他方のソース／ドレイ
ンに一方の電極が接続された常誘電体キャパシタと、前
記転送トランジスタの前記他方のソース／ドレインに一
方の電極が接続された強誘電体キャパシタとを有する半
導体記憶装置における記憶情報の読み出し書き込み方法
であって、 前記常誘電体キャパシタに蓄えられた電荷を前記ビット
線に読み出し、 前記電荷により変化した前記ビット線の電位により前記
常誘電体キャパシタに記憶されていた記憶情報を判定
し、 判定された前記記憶情報に応じたレベルの信号を前記ビ
ット線に印加し、前記ビット線に印加される前記信号の
反転信号を前記強誘電体キャパシタの他方の電極に印加
することにより、前記記憶情報を前記強誘電体キャパシ
タに書き込むことを特徴とする記憶情報の読みだし書き
込み方法。 - 【請求項２１】 ゲートがワード線に接続され、一方の
ソース／ドレインがビット線に接続された転送トランジ
スタと、前記転送トランジスタの他方のソース／ドレイ
ンに一方の電極が接続された常誘電体キャパシタと、前
記転送トランジスタの前記他方のソース／ドレインに一
方の電極が接続された強誘電体キャパシタとを有する半
導体記憶装置における記憶情報の読み出し書き込み方法
であって、 前記強誘電体キャパシタに蓄えられた電荷を前記ビット
線に読み出し、 前記電荷により変化した前記ビット線の電位により前記
強誘電体キャパシタに記憶されていた記憶情報を判定
し、 判定された前記記憶情報に応じたレベルの信号を前記ビ
ット線に印加することにより、前記ビット線に印加され
る前記信号のレベルに応じた電荷を前記常誘電体キャパ
シタに書き込むことを特徴とする記憶情報の読みだし書
き込み方法。
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| JP04678898A JP4083276B2 (ja) | 1998-02-27 | 1998-02-27 | 半導体記憶装置及び記憶情報の読み出し書き込み方法 |
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1998
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