JP3125922B2 - 誘電体メモリおよびその製造方法 - Google Patents
誘電体メモリおよびその製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、強誘電体膜や高誘
電体膜を用いた誘電体キャパシタを備えた誘電体メモリ
およびその製造方法に係り、特に、参照電位（基準電
位）発生のための蓄積容量の大きな誘電体キャパシタを
有するダミーセル領域を備えた誘電体メモリおよびその
製造方法に関する。
電体膜を用いた誘電体キャパシタを備えた誘電体メモリ
およびその製造方法に係り、特に、参照電位（基準電
位）発生のための蓄積容量の大きな誘電体キャパシタを
有するダミーセル領域を備えた誘電体メモリおよびその
製造方法に関する。
【０００２】
【従来の技術】近年、成膜技術の進歩に伴い、強誘電体
薄膜や高誘電体薄膜を用いた不揮発性の誘電体メモリの
開発が盛んに行われている。誘電体メモリは、誘電体薄
膜の高速な分極反転とその誘電分極を利用することによ
り高速書き換えが可能な不揮発性ランダムアクセスメモ
リ（Ferroelectric Random Access Memories；ＦｅＲＡ
Ｍ）であり、電源を切ると書き込み情報が消えてしまう
揮発性メモリとは異なり、書き込まれた内容が消えない
という利点を有する。
薄膜や高誘電体薄膜を用いた不揮発性の誘電体メモリの
開発が盛んに行われている。誘電体メモリは、誘電体薄
膜の高速な分極反転とその誘電分極を利用することによ
り高速書き換えが可能な不揮発性ランダムアクセスメモ
リ（Ferroelectric Random Access Memories；ＦｅＲＡ
Ｍ）であり、電源を切ると書き込み情報が消えてしまう
揮発性メモリとは異なり、書き込まれた内容が消えない
という利点を有する。
【０００３】この誘電体メモリは、従来のＤＲＡＭ（Dy
namic Random Access Memory) とほぼ同様のプロセスで
作製することが可能である。ＤＲＡＭの作製プロセスで
は、１Ｇビットクラスになると、そのビットコンタク
ト，ノードコンタクトは自己整合的（セルフアライン）
に形成されることが示されている。従って、誘電体メモ
リにおいても高集積化した場合、各コンタクトを形成す
る際に自己整合化は不可欠となる。
namic Random Access Memory) とほぼ同様のプロセスで
作製することが可能である。ＤＲＡＭの作製プロセスで
は、１Ｇビットクラスになると、そのビットコンタク
ト，ノードコンタクトは自己整合的（セルフアライン）
に形成されることが示されている。従って、誘電体メモ
リにおいても高集積化した場合、各コンタクトを形成す
る際に自己整合化は不可欠となる。
【０００４】ところで、ＤＲＡＭでは、「０」，「１」
の判定のための参照電位として（１／２）Ｖcc（Ｖcc；
電源電位）が使用されている。これに対して、誘電体メ
モリでは、参照電位をＤＲＡＭと同様の方法により発生
させると、参照電位としての信号量が小さくなり、更に
Ｖcc書き込みの場合には接合リークによりＶssまで電位
が下がるのでＤＲＡＭのようにリフレッシュが必要にな
るため、メモリセル領域と同じくトランジスタと誘電体
キャパシタとを有するダミーセル（リファレンスセル）
領域を形成し、このダミーセル領域を用いて参照電位を
発生させる方式が主流になると考えられている。
の判定のための参照電位として（１／２）Ｖcc（Ｖcc；
電源電位）が使用されている。これに対して、誘電体メ
モリでは、参照電位をＤＲＡＭと同様の方法により発生
させると、参照電位としての信号量が小さくなり、更に
Ｖcc書き込みの場合には接合リークによりＶssまで電位
が下がるのでＤＲＡＭのようにリフレッシュが必要にな
るため、メモリセル領域と同じくトランジスタと誘電体
キャパシタとを有するダミーセル（リファレンスセル）
領域を形成し、このダミーセル領域を用いて参照電位を
発生させる方式が主流になると考えられている。
【０００５】
【発明が解決しようとする課題】しかしながら、このよ
うなダミーセル領域を設けて参照電位を発生させる方式
の誘電体メモリでは次のような問題がある。すなわち、
例えば１個のトランジスタと１個の誘電体キャパシタか
らなる所謂１Ｔ／１Ｃ型の誘電体メモリでは、トランジ
スタのゲート電極はワード線を兼ねているが、半導体基
板内に形成された２つの不純物領域（ソース・ドレイ
ン）はビットコンタクト（コンタクトプラグ層）を介し
てビット線に、ノードコンタクト（コンタクトプラグ
層）を介して誘電体キャパシタの一方の電極にそれぞれ
電気的に接続される。高集積化のためには、このノード
コンタクトおよびビットコンタクトに要する領域を如何
に縮小するかが問題であり、そのためには前述のように
自己整合プロセスの適用が不可欠である。
うなダミーセル領域を設けて参照電位を発生させる方式
の誘電体メモリでは次のような問題がある。すなわち、
例えば１個のトランジスタと１個の誘電体キャパシタか
らなる所謂１Ｔ／１Ｃ型の誘電体メモリでは、トランジ
スタのゲート電極はワード線を兼ねているが、半導体基
板内に形成された２つの不純物領域（ソース・ドレイ
ン）はビットコンタクト（コンタクトプラグ層）を介し
てビット線に、ノードコンタクト（コンタクトプラグ
層）を介して誘電体キャパシタの一方の電極にそれぞれ
電気的に接続される。高集積化のためには、このノード
コンタクトおよびビットコンタクトに要する領域を如何
に縮小するかが問題であり、そのためには前述のように
自己整合プロセスの適用が不可欠である。
【０００６】しかしながら、ダミーセル領域のキャパシ
タは、選択的に使用されるメモリセル領域のキャパシタ
に比べて、メモリセル領域での読み出しまたは書き込み
毎にその都度使用され使用頻度が高いために、蓄積容量
を大きく（例えばメモリセル領域側のキャパシタ容量の
３〜５倍程度）設定する必要がある。このため、ダミー
セル領域では、キャパシタの大きさに応じてメモリセル
領域よりもワード線のピッチが広くなり、ノードコンタ
クトおよびビットコンタクトを形成する際に、自己整合
プロセスを適用できないという問題があった。
タは、選択的に使用されるメモリセル領域のキャパシタ
に比べて、メモリセル領域での読み出しまたは書き込み
毎にその都度使用され使用頻度が高いために、蓄積容量
を大きく（例えばメモリセル領域側のキャパシタ容量の
３〜５倍程度）設定する必要がある。このため、ダミー
セル領域では、キャパシタの大きさに応じてメモリセル
領域よりもワード線のピッチが広くなり、ノードコンタ
クトおよびビットコンタクトを形成する際に、自己整合
プロセスを適用できないという問題があった。
【０００７】本発明はかかる問題点に鑑みてなされたも
ので、その目的は、メモリセル領域およびダミー領域に
おいてもコンタクト形成に自己整合プロセスを適用する
ことができ、製造工程を簡略化することができる誘電体
メモリおよびその製造方法を提供することにある。
ので、その目的は、メモリセル領域およびダミー領域に
おいてもコンタクト形成に自己整合プロセスを適用する
ことができ、製造工程を簡略化することができる誘電体
メモリおよびその製造方法を提供することにある。
【０００８】
【課題を解決するための手段】本発明による誘電体メモ
リは、誘電体キャパシタを有するメモリセル領域と、こ
のメモリセル領域に並設して設けられると共に、メモリ
セル領域側の誘電体キャパシタよりも蓄積容量の大きな
誘電体キャパシタを有するダミーセル領域とを含むもの
であって、メモリセル領域に所定のピッチで設けられた
複数の第１の導電線と、ダミーセル領域に第１の導電線
とは異なるピッチで設けられた複数の第２の導電線と、
ダミーセル領域に互いの間隔が第１の導電線間のピッチ
と同じになるように第２の導電線に隣接して設けられた
電気的には作動しない第３の導電線とを備えている。
リは、誘電体キャパシタを有するメモリセル領域と、こ
のメモリセル領域に並設して設けられると共に、メモリ
セル領域側の誘電体キャパシタよりも蓄積容量の大きな
誘電体キャパシタを有するダミーセル領域とを含むもの
であって、メモリセル領域に所定のピッチで設けられた
複数の第１の導電線と、ダミーセル領域に第１の導電線
とは異なるピッチで設けられた複数の第２の導電線と、
ダミーセル領域に互いの間隔が第１の導電線間のピッチ
と同じになるように第２の導電線に隣接して設けられた
電気的には作動しない第３の導電線とを備えている。
【０００９】本発明による他の誘電体メモリは、半導体
基板上に、誘電体キャパシタを有するメモリセル領域と
メモリセル領域側の誘電体キャパシタよりも蓄積容量の
大きな誘電体キャパシタを有するダミーセル領域とを含
む誘電体メモリであって、メモリセル領域およびダミー
セル領域における半導体基板内に選択的に設けられた複
数の不純物領域と、メモリセル領域における半導体基板
の表面に絶縁膜を介して所定のピッチで設けられた複数
の第１の導電線と、ダミーセル領域における半導体基板
の表面に絶縁膜を介して第１の導電線とは異なるピッチ
で設けられた複数の第２の導電線と、ダミーセル領域に
おける半導体基板の表面に絶縁膜を介して互いの間隔が
第１の導電線間のピッチと同じになるように第２の導電
線に隣接して設けられた電気的には作動しない第３の導
電線と、第１の導電線、第２の導電線および第３の導電
線各々の側面に設けられたサイドウォール膜と、このサ
イドウォール膜によりコンタクトサイズが決定されると
共に不純物領域に電気的に接続されたコンタクトプラグ
層とを備えている。
基板上に、誘電体キャパシタを有するメモリセル領域と
メモリセル領域側の誘電体キャパシタよりも蓄積容量の
大きな誘電体キャパシタを有するダミーセル領域とを含
む誘電体メモリであって、メモリセル領域およびダミー
セル領域における半導体基板内に選択的に設けられた複
数の不純物領域と、メモリセル領域における半導体基板
の表面に絶縁膜を介して所定のピッチで設けられた複数
の第１の導電線と、ダミーセル領域における半導体基板
の表面に絶縁膜を介して第１の導電線とは異なるピッチ
で設けられた複数の第２の導電線と、ダミーセル領域に
おける半導体基板の表面に絶縁膜を介して互いの間隔が
第１の導電線間のピッチと同じになるように第２の導電
線に隣接して設けられた電気的には作動しない第３の導
電線と、第１の導電線、第２の導電線および第３の導電
線各々の側面に設けられたサイドウォール膜と、このサ
イドウォール膜によりコンタクトサイズが決定されると
共に不純物領域に電気的に接続されたコンタクトプラグ
層とを備えている。
【００１０】本発明による誘電体メモリの製造方法は、
半導体基板上に、誘電体キャパシタを有するメモリセル
領域とメモリセル領域側の誘電体キャパシタよりも蓄積
容量の大きな誘電体キャパシタを有するダミーセル領域
とを含む誘電体メモリの製造方法であって、メモリセル
領域およびダミーセル領域における半導体基板上に絶縁
膜を介して同一ピッチで複数の導電線を形成する工程
と、メモリセル領域およびダミーセル領域における半導
体基板内に複数の導電線間に対応して複数の不純物領域
を選択的に形成する工程と、複数の導電線の側面にそれ
ぞれサイドウォール膜を形成する工程と、サイドウォー
ル膜を形成した後、半導体基板上に層間絶縁膜を形成す
る工程と、各導電線のサイドウォール膜を利用した自己
整合プロセスにより層間絶縁膜に前記不純物領域に達す
る開口を形成し、開口に導電性材料を埋め込むことによ
りコンタクトプラグ層を形成する工程とを備えている。
半導体基板上に、誘電体キャパシタを有するメモリセル
領域とメモリセル領域側の誘電体キャパシタよりも蓄積
容量の大きな誘電体キャパシタを有するダミーセル領域
とを含む誘電体メモリの製造方法であって、メモリセル
領域およびダミーセル領域における半導体基板上に絶縁
膜を介して同一ピッチで複数の導電線を形成する工程
と、メモリセル領域およびダミーセル領域における半導
体基板内に複数の導電線間に対応して複数の不純物領域
を選択的に形成する工程と、複数の導電線の側面にそれ
ぞれサイドウォール膜を形成する工程と、サイドウォー
ル膜を形成した後、半導体基板上に層間絶縁膜を形成す
る工程と、各導電線のサイドウォール膜を利用した自己
整合プロセスにより層間絶縁膜に前記不純物領域に達す
る開口を形成し、開口に導電性材料を埋め込むことによ
りコンタクトプラグ層を形成する工程とを備えている。
【００１１】本発明による誘電体メモリでは、ダミーセ
ル領域における第２の導電線および第３の導電線が、メ
モリセル領域の第１の導電線と同一ピッチで設けられて
いるので、製造過程で、メモリセル領域およびダミーセ
ル領域それぞれにおいてコンタクトプラグ層（ビットコ
ンタクトおよびノードコンタクト）を自己整合的に形成
することが可能になる。
ル領域における第２の導電線および第３の導電線が、メ
モリセル領域の第１の導電線と同一ピッチで設けられて
いるので、製造過程で、メモリセル領域およびダミーセ
ル領域それぞれにおいてコンタクトプラグ層（ビットコ
ンタクトおよびノードコンタクト）を自己整合的に形成
することが可能になる。
【００１２】本発明による他の誘電体メモリでは、ダミ
ーセル領域において第２の導電線および第３の導電線
が、メモリセル領域の第１の導電線と同一ピッチで設け
られると共に、各導電線にサイドウォール膜が形成され
ているので、製造過程で、このサイドウォール膜を利用
することにより、メモリセル領域およびダミーセル領域
それぞれにおいてコンタクトプラグ層（ビットコンタク
トおよびノードコンタクト）を自己整合的に形成するこ
とが可能になる。
ーセル領域において第２の導電線および第３の導電線
が、メモリセル領域の第１の導電線と同一ピッチで設け
られると共に、各導電線にサイドウォール膜が形成され
ているので、製造過程で、このサイドウォール膜を利用
することにより、メモリセル領域およびダミーセル領域
それぞれにおいてコンタクトプラグ層（ビットコンタク
トおよびノードコンタクト）を自己整合的に形成するこ
とが可能になる。
【００１３】本発明による誘電体メモリの製造方法で
は、メモリセル領域およびダミーセル領域それぞれにお
いて、同一ピッチで複数の導電線が形成されると共に、
各導電線の側面にそれぞれサイドウォール膜が形成さ
れ、このサイドウォール膜を利用した自己整合プロセス
によりコンタクトプラグ層が形成される。
は、メモリセル領域およびダミーセル領域それぞれにお
いて、同一ピッチで複数の導電線が形成されると共に、
各導電線の側面にそれぞれサイドウォール膜が形成さ
れ、このサイドウォール膜を利用した自己整合プロセス
によりコンタクトプラグ層が形成される。
【００１４】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。
て図面を参照して詳細に説明する。
【００１５】図１は本発明の一実施の形態に係る誘電体
メモリ１の回路構成を表している。この誘電体メモリ１
は、２本のビット線ＢＬ１，ＢＬ２を介してセンスアン
プ２に電気的に接続されたメモリセル領域３を備えてお
り、このメモリセル領域３とセンスアンプ２との間には
参照電位発生用のダミーセル領域４が設けられている。
メモリセル領域３は、ビット線ＢＬ１に接続されたセル
と、ビット線ＢＬ２に接続されたセルとを交互に配置し
たもので、各セルはそれぞれ１個のトランジスタ３ａと
１個の誘電体キャパシタ３ｂとにより構成されている。
各トランジスタ３ａは、そのゲート電極がワード線ＷＬ
１〜ＷＬｎ（ｎは偶数）の一部を構成すると共に、２つ
の不純物領域（ソース・ドレイン）の一方がビット線Ｂ
Ｌ１，ＢＬ２のいずれか一方に電気的に接続されてい
る。各トランジスタ３ａの他方の不純物領域は、誘電体
キャパシタ３ｂの一方の電極（下部電極）に電気的に接
続され、誘電体キャパシタ３ｂの他方の電極（上部電
極）はプレート線ＰＬ１〜ＰＬｎにそれぞれ電気的に接
続されている。なお、ワード線ＷＬ１〜ＷＬｎが本発明
の第１の導電線に対応している。
メモリ１の回路構成を表している。この誘電体メモリ１
は、２本のビット線ＢＬ１，ＢＬ２を介してセンスアン
プ２に電気的に接続されたメモリセル領域３を備えてお
り、このメモリセル領域３とセンスアンプ２との間には
参照電位発生用のダミーセル領域４が設けられている。
メモリセル領域３は、ビット線ＢＬ１に接続されたセル
と、ビット線ＢＬ２に接続されたセルとを交互に配置し
たもので、各セルはそれぞれ１個のトランジスタ３ａと
１個の誘電体キャパシタ３ｂとにより構成されている。
各トランジスタ３ａは、そのゲート電極がワード線ＷＬ
１〜ＷＬｎ（ｎは偶数）の一部を構成すると共に、２つ
の不純物領域（ソース・ドレイン）の一方がビット線Ｂ
Ｌ１，ＢＬ２のいずれか一方に電気的に接続されてい
る。各トランジスタ３ａの他方の不純物領域は、誘電体
キャパシタ３ｂの一方の電極（下部電極）に電気的に接
続され、誘電体キャパシタ３ｂの他方の電極（上部電
極）はプレート線ＰＬ１〜ＰＬｎにそれぞれ電気的に接
続されている。なお、ワード線ＷＬ１〜ＷＬｎが本発明
の第１の導電線に対応している。
【００１６】ダミーセル領域４の各セル（ここでは２
つ）も同様に、１個のトランジスタ（ダミートランジス
タ）４ａと１個の誘電体キャパシタ（ダミーキャパシ
タ）４ｂとにより構成されている。誘電体キャパシタ４
ｂは、メモリセル領域３側の誘電体キャパシタ３ｂより
も使用回数が多いことから、後述の断面構成で示すよう
に、誘電体キャパシタ３ｂよりも蓄積容量が大きく、す
なわち面積が大きくなっている（例えば誘電体キャパシ
タ３ｂの３倍）。各トランジスタ４ａは、そのゲート電
極がダミーワード線ＤＷＬ１，ＤＷＬ２の一部を構成す
ると共に、２つの不純物領域（ソース・ドレイン）の一
方がビット線ＢＬ１，ＢＬ２のいずれか一方に電気的に
接続されている。各トランジスタ４ａの他方の不純物領
域は、誘電体キャパシタ４ｂの一方の電極（下部電極）
に電気的に接続され、誘電体キャパシタ４ｂの他方の電
極（上部電極）はダミープレート線ＤＰＬ１，ＤＰＬ２
にそれぞれ電気的に接続されている。なお、ダミーワー
ド線ＤＷＬ１，ＤＷＬ２が本発明の第２の導電線に対応
している。
つ）も同様に、１個のトランジスタ（ダミートランジス
タ）４ａと１個の誘電体キャパシタ（ダミーキャパシ
タ）４ｂとにより構成されている。誘電体キャパシタ４
ｂは、メモリセル領域３側の誘電体キャパシタ３ｂより
も使用回数が多いことから、後述の断面構成で示すよう
に、誘電体キャパシタ３ｂよりも蓄積容量が大きく、す
なわち面積が大きくなっている（例えば誘電体キャパシ
タ３ｂの３倍）。各トランジスタ４ａは、そのゲート電
極がダミーワード線ＤＷＬ１，ＤＷＬ２の一部を構成す
ると共に、２つの不純物領域（ソース・ドレイン）の一
方がビット線ＢＬ１，ＢＬ２のいずれか一方に電気的に
接続されている。各トランジスタ４ａの他方の不純物領
域は、誘電体キャパシタ４ｂの一方の電極（下部電極）
に電気的に接続され、誘電体キャパシタ４ｂの他方の電
極（上部電極）はダミープレート線ＤＰＬ１，ＤＰＬ２
にそれぞれ電気的に接続されている。なお、ダミーワー
ド線ＤＷＬ１，ＤＷＬ２が本発明の第２の導電線に対応
している。
【００１７】この誘電体メモリ１では、メモリセル領域
３において、図において上から奇数番目のワード線ＷＬ
１，ＷＬ３〜ＷＬｎ−1 が選択された場合には、図にお
いて左側のセルのトランジスタ３ａがオンし、誘電体キ
ャパシタ３ｂに蓄積された電位が一方のビット線ＢＬ１
を介してセンスアンプ２へ送られて増幅される。このと
き、ダミーセル領域４においては、一方のダミーワード
線ＤＷＬ２が選択され、図において右側のトランジスタ
４ａがオンし、大容量の誘電体キャパシタ４ｂに蓄積さ
れた電位が参照電位としてビット線ＢＬ２を介してセン
スアンプ２へ送られる。この参照電位を基準としてメモ
リセル領域３で発生した電位の「１」，「０」の判定が
行われる。
３において、図において上から奇数番目のワード線ＷＬ
１，ＷＬ３〜ＷＬｎ−1 が選択された場合には、図にお
いて左側のセルのトランジスタ３ａがオンし、誘電体キ
ャパシタ３ｂに蓄積された電位が一方のビット線ＢＬ１
を介してセンスアンプ２へ送られて増幅される。このと
き、ダミーセル領域４においては、一方のダミーワード
線ＤＷＬ２が選択され、図において右側のトランジスタ
４ａがオンし、大容量の誘電体キャパシタ４ｂに蓄積さ
れた電位が参照電位としてビット線ＢＬ２を介してセン
スアンプ２へ送られる。この参照電位を基準としてメモ
リセル領域３で発生した電位の「１」，「０」の判定が
行われる。
【００１８】同様に、偶数番目のワード線ＷＬ２，ＷＬ
４〜ＷＬｎが選択された場合には、図において右側のセ
ルのトランジスタ３ａがオンし、誘電体キャパシタ３ｂ
に蓄積された電位が他方のビット線ＢＬ２を介してセン
スアンプ２へ送られる。また、ダミーセル領域４におい
ては、他方のダミーワード線ＤＷＬ２が選択され、図に
おいて左側のトランジスタ４ａがオンし、誘電体キャパ
シタ４ｂに蓄積された電位が参照電位としてビット線Ｂ
Ｌ２を介してセンスアンプ２へ送られ、上記と同様の判
定が行われる。
４〜ＷＬｎが選択された場合には、図において右側のセ
ルのトランジスタ３ａがオンし、誘電体キャパシタ３ｂ
に蓄積された電位が他方のビット線ＢＬ２を介してセン
スアンプ２へ送られる。また、ダミーセル領域４におい
ては、他方のダミーワード線ＤＷＬ２が選択され、図に
おいて左側のトランジスタ４ａがオンし、誘電体キャパ
シタ４ｂに蓄積された電位が参照電位としてビット線Ｂ
Ｌ２を介してセンスアンプ２へ送られ、上記と同様の判
定が行われる。
【００１９】図２は誘電体メモリ１のメモリセル領域３
およびダミーセル領域４のワード線およびビット線のパ
ターン構成を表したものである。メモリセル領域３で
は、ビット線ＢＬ１，ＢＬ２間のピッチ（Ｆ）と同一の
間隔でワード線ＷＬ１〜ＷＬｎの各パターンが形成され
ている。これに対して、ダミーセル領域４ではダミーワ
ード線ＷＬ１とダミーワード線ＷＬ２との間の間隔は３
Ｆとなっている。これは前述のように誘電体キャパシタ
４ｂの面積が誘電体キャパシタ３ｂのそれよりも大きく
設定されていることによる。
およびダミーセル領域４のワード線およびビット線のパ
ターン構成を表したものである。メモリセル領域３で
は、ビット線ＢＬ１，ＢＬ２間のピッチ（Ｆ）と同一の
間隔でワード線ＷＬ１〜ＷＬｎの各パターンが形成され
ている。これに対して、ダミーセル領域４ではダミーワ
ード線ＷＬ１とダミーワード線ＷＬ２との間の間隔は３
Ｆとなっている。これは前述のように誘電体キャパシタ
４ｂの面積が誘電体キャパシタ３ｂのそれよりも大きく
設定されていることによる。
【００２０】メモリセル領域３では、ワード線ＷＬ１〜
ＷＬｎが同一ピッチで配置されるため、ワード線ＷＬ１
〜ＷＬｎの各側面にサイドウォール膜を形成することに
より、ビットコンタクト５およびノードコンタクト６を
それぞれ自己整合プロセスによって形成することができ
る。これに対して、ダミーセル領域４では、ダミーワー
ド線ＷＬ１とダミーワード線ＷＬ２との間のピッチはメ
モリセル領域３とは異なっており、この状態では前述し
たようにメモリセル領域３と同一の自己整合プロセスを
適用することができない。
ＷＬｎが同一ピッチで配置されるため、ワード線ＷＬ１
〜ＷＬｎの各側面にサイドウォール膜を形成することに
より、ビットコンタクト５およびノードコンタクト６を
それぞれ自己整合プロセスによって形成することができ
る。これに対して、ダミーセル領域４では、ダミーワー
ド線ＷＬ１とダミーワード線ＷＬ２との間のピッチはメ
モリセル領域３とは異なっており、この状態では前述し
たようにメモリセル領域３と同一の自己整合プロセスを
適用することができない。
【００２１】そこで、本実施の形態では、ダミーセル領
域４に自己整合用のメカニカルワード線ＭＷＬ１，ＭＷ
Ｌ２を追加することにより、各パターン間のピッチをメ
モリセル領域３と同じ大きさに設定し、ダミーセル領域
４においても自己整合プロセスを適用できるようにした
ものである。これらメカニカルワード線ＭＷＬ１，ＭＷ
Ｌ２は、他のワード線と異なり、ビットコンタクトおよ
びノードコンタクトの各領域を形成する際のプロセス上
において意味があるもので、電気的には作動しないもの
である。なお、これらメカニカルワード線ＭＷＬ１，Ｍ
ＷＬ２が本発明の第３の導電線に対応している。
域４に自己整合用のメカニカルワード線ＭＷＬ１，ＭＷ
Ｌ２を追加することにより、各パターン間のピッチをメ
モリセル領域３と同じ大きさに設定し、ダミーセル領域
４においても自己整合プロセスを適用できるようにした
ものである。これらメカニカルワード線ＭＷＬ１，ＭＷ
Ｌ２は、他のワード線と異なり、ビットコンタクトおよ
びノードコンタクトの各領域を形成する際のプロセス上
において意味があるもので、電気的には作動しないもの
である。なお、これらメカニカルワード線ＭＷＬ１，Ｍ
ＷＬ２が本発明の第３の導電線に対応している。
【００２２】図３は誘電体メモリ１の具体的な構成を表
すものである。なお、この図は図２のパターン構成図の
Ａ−Ａ矢視方向の断面構成を示している。この誘電体メ
モリ１では、基板例えばシリコン基板１１内のフィール
ド絶縁膜１２で囲まれた領域に、ソース・ドレインとな
るＬＤＤ(Lightly Doped Drain) 構造の不純物領域１３
Ａ，１３Ｂ，１３Ｃがそれぞれ形成されている。これら
不純物領域１３Ａ〜１３Ｃ間のシリコン基板１１の上に
はゲート絶縁膜１４を介してワード線（兼ゲート電極）
１５Ａおよびダミーワード線１５Ｂがそれぞれ形成され
ている。ワード線１５Ａが図１および図２に示したワー
ド線ＷＬｎ、ダミーワード線１５Ｂが図１および図２に
示したダミーワード線ＤＷＬ1 にそれぞれ対応してい
る。不純物領域１３Ａ，１３Ｂおよびワード線１５Ａに
より図１に示したセルトランジスタ３ａ、不純物領域１
３Ｂ，１３Ｃおよびダミーワード線１５Ｂにより図１に
示したダミートランジスタ４ａがそれぞれ構成されてい
る。
すものである。なお、この図は図２のパターン構成図の
Ａ−Ａ矢視方向の断面構成を示している。この誘電体メ
モリ１では、基板例えばシリコン基板１１内のフィール
ド絶縁膜１２で囲まれた領域に、ソース・ドレインとな
るＬＤＤ(Lightly Doped Drain) 構造の不純物領域１３
Ａ，１３Ｂ，１３Ｃがそれぞれ形成されている。これら
不純物領域１３Ａ〜１３Ｃ間のシリコン基板１１の上に
はゲート絶縁膜１４を介してワード線（兼ゲート電極）
１５Ａおよびダミーワード線１５Ｂがそれぞれ形成され
ている。ワード線１５Ａが図１および図２に示したワー
ド線ＷＬｎ、ダミーワード線１５Ｂが図１および図２に
示したダミーワード線ＤＷＬ1 にそれぞれ対応してい
る。不純物領域１３Ａ，１３Ｂおよびワード線１５Ａに
より図１に示したセルトランジスタ３ａ、不純物領域１
３Ｂ，１３Ｃおよびダミーワード線１５Ｂにより図１に
示したダミートランジスタ４ａがそれぞれ構成されてい
る。
【００２３】フィールド絶縁膜１２上にも、メモリセル
領域３側においてワード線１５Ｃ、ダミーセル領域４側
においてメカニカルワード線１５Ｄ、ダミーワード線１
５Ｅおよびメカニカルワード線１５Ｆがそれぞれ形成さ
れている。ワード線１５Ｃが図１および図２に示したワ
ード線ＷＬｎ−1 、メカニカルワード線１５Ｄが図２に
示したメカニカルワード線ＭＷＬ1 、ダミーワード線１
５Ｅが図１および図２に示したダミーワード線ＤＷＬ
２、メカニカルワード線１５Ｆが図２に示したメカニカ
ルワード線ＭＷＬ２にそれぞれ対応している。なお、ワ
ード線１５Ａ，１５Ｃ、ダミーワード線１５Ｂ，１５Ｅ
およびメカニカルワード線１５Ｄ，１５Ｆはそれぞれ例
えば低抵抗の多結晶シリコン膜の上にシリサイド膜（例
えばＷＳｉ2 ）を積層した構造の所謂ポリサイド膜によ
り形成されると共に、このポリサイド膜の上に例えばＳ
ｉＯ2 （二酸化シリコン）により形成されたオフセット
絶縁膜１６が形成されており、各線幅は例えば０．２５
μｍとなっている。
領域３側においてワード線１５Ｃ、ダミーセル領域４側
においてメカニカルワード線１５Ｄ、ダミーワード線１
５Ｅおよびメカニカルワード線１５Ｆがそれぞれ形成さ
れている。ワード線１５Ｃが図１および図２に示したワ
ード線ＷＬｎ−1 、メカニカルワード線１５Ｄが図２に
示したメカニカルワード線ＭＷＬ1 、ダミーワード線１
５Ｅが図１および図２に示したダミーワード線ＤＷＬ
２、メカニカルワード線１５Ｆが図２に示したメカニカ
ルワード線ＭＷＬ２にそれぞれ対応している。なお、ワ
ード線１５Ａ，１５Ｃ、ダミーワード線１５Ｂ，１５Ｅ
およびメカニカルワード線１５Ｄ，１５Ｆはそれぞれ例
えば低抵抗の多結晶シリコン膜の上にシリサイド膜（例
えばＷＳｉ2 ）を積層した構造の所謂ポリサイド膜によ
り形成されると共に、このポリサイド膜の上に例えばＳ
ｉＯ2 （二酸化シリコン）により形成されたオフセット
絶縁膜１６が形成されており、各線幅は例えば０．２５
μｍとなっている。
【００２４】ワード線１５Ａ，１５Ｃ、ダミーワード線
１５Ｂ，１５Ｅおよびメカニカルワード線１５Ｄ，１５
Ｆの各側面にはそれぞれ例えばＳｉＯ2 により形成され
た自己整合用のサイドウォール膜１７が形成されてい
る。各サイドウォール膜１７およびオフセット絶縁膜１
６の周囲は例えばＳｉＮ（窒化シリコン）によりなる絶
縁保護膜１８により覆われている。
１５Ｂ，１５Ｅおよびメカニカルワード線１５Ｄ，１５
Ｆの各側面にはそれぞれ例えばＳｉＯ2 により形成され
た自己整合用のサイドウォール膜１７が形成されてい
る。各サイドウォール膜１７およびオフセット絶縁膜１
６の周囲は例えばＳｉＮ（窒化シリコン）によりなる絶
縁保護膜１８により覆われている。
【００２５】ワード線１５Ａとダミーワード線１５Ｂと
の間には絶縁保護膜１８に設けられた開口を介して不純
物層１３Ｂに対して電気的に接続されたコンタクトプラ
グ層１９（図２のビットコンタクト５に対応）が設けら
れている。コンタクトプラグ層１９は例えば低抵抗の多
結晶シリコンにより形成されており、例えばＢＰＳＧ
（Boro-Phospho-Silicate Glass)等により形成された層
間絶縁膜２０Ａにより覆われている。このコンタクトプ
ラグ層１９は接続部１９Ａを介してビット線２１に対し
て電気的に接続されている。ビット線２１は例えばＷ
（タングステン）等の金属により形成され、ワード線１
５Ａ等に対して交差する方向に配設されている。このビ
ット線２１は図１および図２に示したビット線ＢＬ１に
対応している。ビット線２１の上には例えばＢＰＳＧに
より形成された層間絶縁膜２０Ｂが形成されている。
の間には絶縁保護膜１８に設けられた開口を介して不純
物層１３Ｂに対して電気的に接続されたコンタクトプラ
グ層１９（図２のビットコンタクト５に対応）が設けら
れている。コンタクトプラグ層１９は例えば低抵抗の多
結晶シリコンにより形成されており、例えばＢＰＳＧ
（Boro-Phospho-Silicate Glass)等により形成された層
間絶縁膜２０Ａにより覆われている。このコンタクトプ
ラグ層１９は接続部１９Ａを介してビット線２１に対し
て電気的に接続されている。ビット線２１は例えばＷ
（タングステン）等の金属により形成され、ワード線１
５Ａ等に対して交差する方向に配設されている。このビ
ット線２１は図１および図２に示したビット線ＢＬ１に
対応している。ビット線２１の上には例えばＢＰＳＧに
より形成された層間絶縁膜２０Ｂが形成されている。
【００２６】ワード線１５Ｃとワード線１５Ａとの間、
およびダミーワード線１５Ｂとメカニカルワード線１５
Ｄとの間には絶縁保護膜１８に設けられた開口を介して
不純物層１３Ａ，１３Ｃに対して電気的に接続されたコ
ンタクトプラグ層２２，２３（図２のノードコンタクト
６に対応）が設けられている。
およびダミーワード線１５Ｂとメカニカルワード線１５
Ｄとの間には絶縁保護膜１８に設けられた開口を介して
不純物層１３Ａ，１３Ｃに対して電気的に接続されたコ
ンタクトプラグ層２２，２３（図２のノードコンタクト
６に対応）が設けられている。
【００２７】コンタクトプラグ層２２，２３および層間
絶縁膜２０Ｂの表面は平坦化されており、この平坦面上
に形成された層間絶縁膜２４中に例えばトレンチ構造の
誘電体キャパシタ３ｂ，４ｂがそれぞれ設けられてい
る。
絶縁膜２０Ｂの表面は平坦化されており、この平坦面上
に形成された層間絶縁膜２４中に例えばトレンチ構造の
誘電体キャパシタ３ｂ，４ｂがそれぞれ設けられてい
る。
【００２８】メモリセル領域３側の誘電体キャパシタ３
ｂは、例えば矩形断面の溝部２５内に積層された下部電
極３１、誘電体膜３２および上部電極３３により構成さ
れている。ダミーセル４側の誘電体キャパシタ４ｂは、
同じく例えば矩形断面の溝部２６内に積層された下部電
極４１、誘電体膜４２および上部電極４３により構成さ
れている。溝部２５，２６の深さは同じであるが、その
面積は溝部２６が大きく前述のように誘電体キャパシタ
４ｂ側が大容量となっている。下部電極３１，４１およ
び上部電極３３，４３はそれぞれ例えばＰｔ（白金），
Ｉｒ（イリジウム），Ｒｕ（ルテニウム），Ｒｈ（ロジ
ウム）およびＰｄ（パラジウム）などの金属材料より形
成されている。誘電体膜３２，４２は強誘電体材料ある
いは高誘電体材料により形成されている。強誘電体材料
としてはＳＢＴ（Ｂｉ2 ＳｒＴａ2 Ｏ9 ），ＳＢＮＴ
（Ｂｉ2-X ＳｒＮｂX Ｏ9 ），ＰＺＴ（Ｐｂ（Ｚｒ，Ｔ
ａ）），ＰＬＺＴ（（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）
Ｏ3 ）等、また高誘電体材料としては、Ｔａ2 Ｏ5 ，Ｂ
ＳＴ（（Ｂａ，Ｓｒ）ＴｉＯ3 ），ＳＴＯ（ＳｒＴｉＯ
３）などが挙げられる。
ｂは、例えば矩形断面の溝部２５内に積層された下部電
極３１、誘電体膜３２および上部電極３３により構成さ
れている。ダミーセル４側の誘電体キャパシタ４ｂは、
同じく例えば矩形断面の溝部２６内に積層された下部電
極４１、誘電体膜４２および上部電極４３により構成さ
れている。溝部２５，２６の深さは同じであるが、その
面積は溝部２６が大きく前述のように誘電体キャパシタ
４ｂ側が大容量となっている。下部電極３１，４１およ
び上部電極３３，４３はそれぞれ例えばＰｔ（白金），
Ｉｒ（イリジウム），Ｒｕ（ルテニウム），Ｒｈ（ロジ
ウム）およびＰｄ（パラジウム）などの金属材料より形
成されている。誘電体膜３２，４２は強誘電体材料ある
いは高誘電体材料により形成されている。強誘電体材料
としてはＳＢＴ（Ｂｉ2 ＳｒＴａ2 Ｏ9 ），ＳＢＮＴ
（Ｂｉ2-X ＳｒＮｂX Ｏ9 ），ＰＺＴ（Ｐｂ（Ｚｒ，Ｔ
ａ）），ＰＬＺＴ（（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）
Ｏ3 ）等、また高誘電体材料としては、Ｔａ2 Ｏ5 ，Ｂ
ＳＴ（（Ｂａ，Ｓｒ）ＴｉＯ3 ），ＳＴＯ（ＳｒＴｉＯ
３）などが挙げられる。
【００２９】誘電体キャパシタ３ｂの下部電極３１には
コンタクトプラグ層２２の上端部が電気的に接続されて
いる。誘電体キャパシタ４ｂの下部電極４１にはコンタ
クトプラグ層２３の上端部が電気的に接続されている。
コンタクトプラグ層２２の上端部が電気的に接続されて
いる。誘電体キャパシタ４ｂの下部電極４１にはコンタ
クトプラグ層２３の上端部が電気的に接続されている。
【００３０】層間絶縁膜２４の表面は、誘電体キャパシ
タ３ｂ，４ｂの表面と共に平坦化されている。誘電体キ
ャパシタ３ｂでは下部電極３１および誘電体膜３２の各
両端部が上部電極３３の上面と共に、また、誘電体キャ
パシタ４ｂでは下部電極４１および誘電体膜４２の各両
端部が上部電極４３の上面と共にそれぞれ平坦面に露出
している。
タ３ｂ，４ｂの表面と共に平坦化されている。誘電体キ
ャパシタ３ｂでは下部電極３１および誘電体膜３２の各
両端部が上部電極３３の上面と共に、また、誘電体キャ
パシタ４ｂでは下部電極４１および誘電体膜４２の各両
端部が上部電極４３の上面と共にそれぞれ平坦面に露出
している。
【００３１】誘電体キャパシタ３ｂ，４ｂの上には例え
ばＢＰＳＧにより形成された絶縁膜２７を介して例えば
Ａｌ（アルミニウム）により形成された配線層２８，２
９が設けられている。配線層２８は絶縁膜２７に設けら
れた接続孔２７ａを介して誘電体キャパシタ３ｂの上部
電極３３に電気的に接続されている。この配線層２８が
図１に示したプレート線ＰＬｎに対応している。同様
に、配線層２９は絶縁膜２７に設けられた接続孔２７ｂ
を介して誘電体キャパシタ４ｂの上部電極４３に電気的
に接続されている。この配線層２９が図１に示したダミ
ープレート線ＤＰＬ１に対応している。
ばＢＰＳＧにより形成された絶縁膜２７を介して例えば
Ａｌ（アルミニウム）により形成された配線層２８，２
９が設けられている。配線層２８は絶縁膜２７に設けら
れた接続孔２７ａを介して誘電体キャパシタ３ｂの上部
電極３３に電気的に接続されている。この配線層２８が
図１に示したプレート線ＰＬｎに対応している。同様
に、配線層２９は絶縁膜２７に設けられた接続孔２７ｂ
を介して誘電体キャパシタ４ｂの上部電極４３に電気的
に接続されている。この配線層２９が図１に示したダミ
ープレート線ＤＰＬ１に対応している。
【００３２】この誘電体メモリ１では、トランジスタ３
ａのゲート電極（ワード線１５Ａ）に所定の電圧が印加
されると、トランジスタ３ａが“オン”となり、ソース
・ドレイン間（不純物領域１３Ａ，１３Ｂ間）が導通す
る。これによりコンタクトプラグ層３３を介して誘電体
キャパシタ３ａの上部電極３３と下部電極３１との間に
電圧が印加され、その結果、強誘電体膜３２において分
極が起こる。この電圧−分極特性にはヒステリシスがあ
ることから、このヒステリシスを利用して“１”または
“０”のデータの書き込みあるいは読み出しが行われ
る。一方、ダミーセル領域４では、トランジスタ４ａが
オンすると、誘電体キャパシタ４ｂの蓄積電位を参照電
位として発生する。
ａのゲート電極（ワード線１５Ａ）に所定の電圧が印加
されると、トランジスタ３ａが“オン”となり、ソース
・ドレイン間（不純物領域１３Ａ，１３Ｂ間）が導通す
る。これによりコンタクトプラグ層３３を介して誘電体
キャパシタ３ａの上部電極３３と下部電極３１との間に
電圧が印加され、その結果、強誘電体膜３２において分
極が起こる。この電圧−分極特性にはヒステリシスがあ
ることから、このヒステリシスを利用して“１”または
“０”のデータの書き込みあるいは読み出しが行われ
る。一方、ダミーセル領域４では、トランジスタ４ａが
オンすると、誘電体キャパシタ４ｂの蓄積電位を参照電
位として発生する。
【００３３】本実施の形態の誘電体メモリ１では、ダミ
ーセル領域４において、電気的に作動しないメカニカル
ワード線ＭＷＬ１（ワード線１５Ｄ），ＭＷＬ２（ワー
ド線１５Ｆ）が設けられ、各ワード線間のピッチがメモ
リセル領域３のワード線間のピッチと同じに大きさに設
定されているので、後述の製造プロセスで具体的に説明
するようにダミーセル領域４においてもメモリセル領域
３と同様に自己整合プロセスを適用することが可能にな
る。
ーセル領域４において、電気的に作動しないメカニカル
ワード線ＭＷＬ１（ワード線１５Ｄ），ＭＷＬ２（ワー
ド線１５Ｆ）が設けられ、各ワード線間のピッチがメモ
リセル領域３のワード線間のピッチと同じに大きさに設
定されているので、後述の製造プロセスで具体的に説明
するようにダミーセル領域４においてもメモリセル領域
３と同様に自己整合プロセスを適用することが可能にな
る。
【００３４】次に、図４（Ａ）〜（Ｃ）ないし図１０お
よび図１ないし図３を参照して上記誘電体メモリ１の具
体的な製造方法について説明する。
よび図１ないし図３を参照して上記誘電体メモリ１の具
体的な製造方法について説明する。
【００３５】まず、図４（Ａ）に示したように、例えば
ｐ型のシリコン基板１１上に公知のＤＲＡＭプロセスと
同様に、素子間分離用のフィールド絶縁膜１２を形成し
た後、ウェル領域およびチャネルストッパ領域等をイオ
ン注入により形成する。続いて、熱酸化によりシリコン
基板１１の表面にゲート絶縁膜（ＳｉＯ2 ）１４を形成
する。次いで、このゲート絶縁膜１４およびフィールド
絶縁膜１２上に低抵抗の多結晶シリコン膜とシリサイド
膜（例えばＷＳｉ2 ）とからなるポリサイド膜を形成し
た後、このポリサイド膜上に例えばＳｉＯ2 （二酸化シ
リコン）により形成されたオフセット絶縁膜１６を連続
的に形成する。次いで、例えばＲＩＥ（Reactive Ion E
tching :反応性イオンエッチング) によりパターニング
し、同一のピッチでワード線１５Ａ，１５Ｃ、ダミーワ
ード線１５Ｂ，１５Ｅおよびメカニカルワード線１５
Ｄ，１５Ｆをそれぞれ形成する。その後、ワード線１５
Ａ，１５Ｃ、ダミーワード線１５Ｂ，１５Ｅおよびメカ
ニカルワード線１５Ｄ，１５Ｆ上の各オフセット絶縁膜
１６をマスクとしたイオン注入法によりｎ型不純物例え
ばＰ（燐）をシリコン基板１１内に導入して浅いＬＤＤ
領域１３を形成する。
ｐ型のシリコン基板１１上に公知のＤＲＡＭプロセスと
同様に、素子間分離用のフィールド絶縁膜１２を形成し
た後、ウェル領域およびチャネルストッパ領域等をイオ
ン注入により形成する。続いて、熱酸化によりシリコン
基板１１の表面にゲート絶縁膜（ＳｉＯ2 ）１４を形成
する。次いで、このゲート絶縁膜１４およびフィールド
絶縁膜１２上に低抵抗の多結晶シリコン膜とシリサイド
膜（例えばＷＳｉ2 ）とからなるポリサイド膜を形成し
た後、このポリサイド膜上に例えばＳｉＯ2 （二酸化シ
リコン）により形成されたオフセット絶縁膜１６を連続
的に形成する。次いで、例えばＲＩＥ（Reactive Ion E
tching :反応性イオンエッチング) によりパターニング
し、同一のピッチでワード線１５Ａ，１５Ｃ、ダミーワ
ード線１５Ｂ，１５Ｅおよびメカニカルワード線１５
Ｄ，１５Ｆをそれぞれ形成する。その後、ワード線１５
Ａ，１５Ｃ、ダミーワード線１５Ｂ，１５Ｅおよびメカ
ニカルワード線１５Ｄ，１５Ｆ上の各オフセット絶縁膜
１６をマスクとしたイオン注入法によりｎ型不純物例え
ばＰ（燐）をシリコン基板１１内に導入して浅いＬＤＤ
領域１３を形成する。
【００３６】次に、図４（Ｂ）に示したように、例えば
ＣＶＤ（Chemical Vapor Deposition:化学的気相成長 )
法によりワード線１５Ａ，１５Ｃ、ダミーワード線１５
Ｂ，１５Ｅおよびメカニカルワード線１５Ｄ，１５Ｆを
含むシリコン基板１１の全面に例えばＳｉＯ2 からなる
絶縁膜を形成した後、例えばＲＩＥによりエッチング
（エッチバック）することにより、ワード線１５Ａ，１
５Ｃ、ダミーワード線１５Ｂ，１５Ｅおよびメカニカル
ワード線１５Ｄ，１５Ｆの各側面に自己整合用のサイド
ウォール膜１７を形成する。続いて、オフセット絶縁膜
１６およびサイドウォール膜１７をマスクとしたイオン
注入法により、ｎ型不純物例えばＰ（燐）をシリコン基
板１１に導入してＬＤＤ領域１３より深い不純物領域
（ソース・ドレイン）１３Ａ〜１３Ｃを形成する。
ＣＶＤ（Chemical Vapor Deposition:化学的気相成長 )
法によりワード線１５Ａ，１５Ｃ、ダミーワード線１５
Ｂ，１５Ｅおよびメカニカルワード線１５Ｄ，１５Ｆを
含むシリコン基板１１の全面に例えばＳｉＯ2 からなる
絶縁膜を形成した後、例えばＲＩＥによりエッチング
（エッチバック）することにより、ワード線１５Ａ，１
５Ｃ、ダミーワード線１５Ｂ，１５Ｅおよびメカニカル
ワード線１５Ｄ，１５Ｆの各側面に自己整合用のサイド
ウォール膜１７を形成する。続いて、オフセット絶縁膜
１６およびサイドウォール膜１７をマスクとしたイオン
注入法により、ｎ型不純物例えばＰ（燐）をシリコン基
板１１に導入してＬＤＤ領域１３より深い不純物領域
（ソース・ドレイン）１３Ａ〜１３Ｃを形成する。
【００３７】次に、図４（Ｃ）に示したように、例えば
ＣＶＤ法によりシリコン基板１１の表面にＳｉ3 Ｎ
4 （窒化シリコン）からなる絶縁保護膜１８を形成し、
この絶縁保護膜１８に対してフォトリソグラフィ技術に
よりビットコンタクトパターンの開口１８ａを形成す
る。
ＣＶＤ法によりシリコン基板１１の表面にＳｉ3 Ｎ
4 （窒化シリコン）からなる絶縁保護膜１８を形成し、
この絶縁保護膜１８に対してフォトリソグラフィ技術に
よりビットコンタクトパターンの開口１８ａを形成す
る。
【００３８】次に、図５（Ａ）に示したように、例えば
希フッ酸を用いたウェットエッチングによりゲート絶縁
膜１４の開口１８ａに対応する領域を選択的に除去し、
不純物領域１３Ｂを露出させる。
希フッ酸を用いたウェットエッチングによりゲート絶縁
膜１４の開口１８ａに対応する領域を選択的に除去し、
不純物領域１３Ｂを露出させる。
【００３９】次に、図５（Ｂ）に示したように、例えば
ＣＶＤ法によりシリコン基板１１の表面に不純物例えば
燐（Ｐ）を含む低抵抗の多結晶シリコン膜を形成した
後、パターニングして不純物領域１３Ｂに達するコンタ
クトプラグ層（ビットコンタクト）１９を形成する。こ
のときワード線１５Ａとダミーワード線１５Ｂとの間に
はサイドウォール膜１７が形成されているため、ワード
線１５Ａとダミーワード線１５Ｂとの間のピッチよりも
狭い幅のコンタクトプラグ層１９が自己整合的に形成さ
れる。
ＣＶＤ法によりシリコン基板１１の表面に不純物例えば
燐（Ｐ）を含む低抵抗の多結晶シリコン膜を形成した
後、パターニングして不純物領域１３Ｂに達するコンタ
クトプラグ層（ビットコンタクト）１９を形成する。こ
のときワード線１５Ａとダミーワード線１５Ｂとの間に
はサイドウォール膜１７が形成されているため、ワード
線１５Ａとダミーワード線１５Ｂとの間のピッチよりも
狭い幅のコンタクトプラグ層１９が自己整合的に形成さ
れる。
【００４０】次に、図５（Ｃ）に示したように、シリコ
ン基板１１の表面に例えばＣＶＤ法によってＢＰＳＧか
らなる層間絶縁膜２０Ａを形成した後、再流動（リフロ
ー）またはＣＭＰ（Chemical and Mechanical Polishin
g : 化学的機械研磨）によりその表面を平滑化または平
坦化する。続いて、この層間絶縁膜２０Ａに接続孔を形
成した後、例えばスパッタリング法によりＷ（タングス
テン）を堆積させてビット線２１を形成すると共に接続
部１９Ａを形成してビット線２１とコンタクトプラグ層
１９の上端部を電気的に接続させる。次いで、図１０に
示したように、このビット線２１の側面に、後述のよう
にコンタクトプラグ層（ノードコンタクト）２２，２３
を形成する際のワード線の長手方向（図５では紙面に対
して垂直方向）の自己整合化のために、例えばＳｉ3 Ｎ
4 からサイドウォール膜３０を形成する。なお、図１０
は図２のＢ−Ｂ矢視方向の断面に対応している。
ン基板１１の表面に例えばＣＶＤ法によってＢＰＳＧか
らなる層間絶縁膜２０Ａを形成した後、再流動（リフロ
ー）またはＣＭＰ（Chemical and Mechanical Polishin
g : 化学的機械研磨）によりその表面を平滑化または平
坦化する。続いて、この層間絶縁膜２０Ａに接続孔を形
成した後、例えばスパッタリング法によりＷ（タングス
テン）を堆積させてビット線２１を形成すると共に接続
部１９Ａを形成してビット線２１とコンタクトプラグ層
１９の上端部を電気的に接続させる。次いで、図１０に
示したように、このビット線２１の側面に、後述のよう
にコンタクトプラグ層（ノードコンタクト）２２，２３
を形成する際のワード線の長手方向（図５では紙面に対
して垂直方向）の自己整合化のために、例えばＳｉ3 Ｎ
4 からサイドウォール膜３０を形成する。なお、図１０
は図２のＢ−Ｂ矢視方向の断面に対応している。
【００４１】次に、図６（Ａ）に示したように、シリコ
ン基板１１の表面に例えばＣＶＤ法によってＢＰＳＧか
らなる層間絶縁膜２０Ｂを形成した後、再流動（リフロ
ー）またはＣＭＰによりその表面を平滑化または平坦化
する。続いて、絶縁保護膜（Ｓｉ3 Ｎ4 ）１８の選択比
の大きな条件で、ＲＩＥによって層間絶縁膜２０Ｂ，２
０Ａに開口（コンタクトホール）２２ａ，２３ａを設け
る。
ン基板１１の表面に例えばＣＶＤ法によってＢＰＳＧか
らなる層間絶縁膜２０Ｂを形成した後、再流動（リフロ
ー）またはＣＭＰによりその表面を平滑化または平坦化
する。続いて、絶縁保護膜（Ｓｉ3 Ｎ4 ）１８の選択比
の大きな条件で、ＲＩＥによって層間絶縁膜２０Ｂ，２
０Ａに開口（コンタクトホール）２２ａ，２３ａを設け
る。
【００４２】ここで、図５（Ｃ）の工程においてビット
線２１にはサイドウォール膜３０（図１０）が形成され
ている。従って、ノードコンタクト用レジストパターン
のずれに関係なく、開口２２ａ，２３ａのビット線２１
間（すなわち、ワード線の長手方向（図６（Ａ）では紙
面に対して垂直方向））のサイズＷ1 （ノードコンタク
トサイズ）（図１０参照）は自己整合的に決定される。
一方、ワード線１５Ａとワード線１５Ｃ、ダミーワード
線１５Ｂとメカニカルワード線１５Ｄとの間にもそれぞ
れサイドウォール膜１７が形成されているので、開口２
２ａ，２３ａのワード線間のサイズＷ2 （ノードコンタ
クトサイズ）（図６（Ａ）参照）も自己整合的に決定さ
れる。また、このサイドウォール膜１７上の絶縁保護膜
１８は、ＲＩＥによって層間絶縁膜２０Ｂ，２０Ａに開
口２２ａ，２３ａを形成する際のエンドポイント（終了
点）にもなる。すなわち、絶縁保護膜１８が露出した時
点で層間絶縁膜２０ＡのＲＩＥを停止し、続いて、図６
（Ｂ）に示したように、ＲＩＥ等のドライエッチングに
よって露出した絶縁保護膜１８を選択的に除去する。更
に、希フッ酸（ＨＦ）を用いたウェットエッチングによ
りゲート絶縁膜１４を選択的に除去して不純物領域１３
Ａ，１３Ｃの表面を露出させる。次いで、例えばＣＶＤ
法によりシリコン基板１１の表面に不純物例えば燐
（Ｐ）を含む低抵抗の多結晶シリコンを堆積させた後、
その表面を例えばＣＭＰにより平坦化し、コンタクトプ
ラグ層（ノードコンタクト）２２，２３を形成する。
線２１にはサイドウォール膜３０（図１０）が形成され
ている。従って、ノードコンタクト用レジストパターン
のずれに関係なく、開口２２ａ，２３ａのビット線２１
間（すなわち、ワード線の長手方向（図６（Ａ）では紙
面に対して垂直方向））のサイズＷ1 （ノードコンタク
トサイズ）（図１０参照）は自己整合的に決定される。
一方、ワード線１５Ａとワード線１５Ｃ、ダミーワード
線１５Ｂとメカニカルワード線１５Ｄとの間にもそれぞ
れサイドウォール膜１７が形成されているので、開口２
２ａ，２３ａのワード線間のサイズＷ2 （ノードコンタ
クトサイズ）（図６（Ａ）参照）も自己整合的に決定さ
れる。また、このサイドウォール膜１７上の絶縁保護膜
１８は、ＲＩＥによって層間絶縁膜２０Ｂ，２０Ａに開
口２２ａ，２３ａを形成する際のエンドポイント（終了
点）にもなる。すなわち、絶縁保護膜１８が露出した時
点で層間絶縁膜２０ＡのＲＩＥを停止し、続いて、図６
（Ｂ）に示したように、ＲＩＥ等のドライエッチングに
よって露出した絶縁保護膜１８を選択的に除去する。更
に、希フッ酸（ＨＦ）を用いたウェットエッチングによ
りゲート絶縁膜１４を選択的に除去して不純物領域１３
Ａ，１３Ｃの表面を露出させる。次いで、例えばＣＶＤ
法によりシリコン基板１１の表面に不純物例えば燐
（Ｐ）を含む低抵抗の多結晶シリコンを堆積させた後、
その表面を例えばＣＭＰにより平坦化し、コンタクトプ
ラグ層（ノードコンタクト）２２，２３を形成する。
【００４３】次に、図７に示したように、層間絶縁膜２
０Ｂおよびコンタクトプラグ層２２，２３上に例えばＢ
ＰＳＧからなる層間絶縁膜２４を形成した後、セルキャ
パシタおよびダミーキャパシタのパターンを有するフォ
トレジスト膜（図示せず）を形成し、このフォトレジス
ト膜をマスクとしたＲＩＥにより溝部２５，２６を形成
する。なお、後工程で形成する下部電極３１，４１、誘
電体膜３２，４２および上部電極３３，４３の被覆性が
良くない場合には、溝部２５，２６の端部（エッジ）を
滑らかにするため、熱処理による再流動（リフロー）を
施すことが好ましい。
０Ｂおよびコンタクトプラグ層２２，２３上に例えばＢ
ＰＳＧからなる層間絶縁膜２４を形成した後、セルキャ
パシタおよびダミーキャパシタのパターンを有するフォ
トレジスト膜（図示せず）を形成し、このフォトレジス
ト膜をマスクとしたＲＩＥにより溝部２５，２６を形成
する。なお、後工程で形成する下部電極３１，４１、誘
電体膜３２，４２および上部電極３３，４３の被覆性が
良くない場合には、溝部２５，２６の端部（エッジ）を
滑らかにするため、熱処理による再流動（リフロー）を
施すことが好ましい。
【００４４】次に、図８に示したように、溝部２５，２
６を含む層間絶縁膜２４上に例えばＣＶＤ法により、例
えば白金（Ｐｔ）からなる膜厚１００ｎｍの下部電極層
３４、例えばＳＢＴからなる膜厚１００ｎｍの誘電体膜
層３５および例えば白金（Ｐｔ）からなる膜厚０．５μ
ｍの下部電極層３６を連続的に成膜する。なお、このと
き層間絶縁膜２４と下部電極層３４との間の熱膨張係数
が大きく異なり、剥離し易い場合にはＴａ（タンタル）
やその酸化物等の緩衝層を設けることが望ましい。
６を含む層間絶縁膜２４上に例えばＣＶＤ法により、例
えば白金（Ｐｔ）からなる膜厚１００ｎｍの下部電極層
３４、例えばＳＢＴからなる膜厚１００ｎｍの誘電体膜
層３５および例えば白金（Ｐｔ）からなる膜厚０．５μ
ｍの下部電極層３６を連続的に成膜する。なお、このと
き層間絶縁膜２４と下部電極層３４との間の熱膨張係数
が大きく異なり、剥離し易い場合にはＴａ（タンタル）
やその酸化物等の緩衝層を設けることが望ましい。
【００４５】次に、図９に示したように、層間絶縁膜２
４を終点検出層としたＣＭＰ法により、下部電極層３
４、誘電体膜層３５および上部電極層３６の溝部２５，
２６以外の部分を選択的に除去して、シリコン基板１１
の表面を平坦化する。これにより溝部２５においては、
下部電極３１、誘電体膜３２および上部電極３３からな
る誘電体キャパシタ３ｂが、また、溝部２６では下部電
極４１、誘電体膜４２および上部電極４３からなる誘電
体キャパシタ４ｂがそれぞれ形成される。
４を終点検出層としたＣＭＰ法により、下部電極層３
４、誘電体膜層３５および上部電極層３６の溝部２５，
２６以外の部分を選択的に除去して、シリコン基板１１
の表面を平坦化する。これにより溝部２５においては、
下部電極３１、誘電体膜３２および上部電極３３からな
る誘電体キャパシタ３ｂが、また、溝部２６では下部電
極４１、誘電体膜４２および上部電極４３からなる誘電
体キャパシタ４ｂがそれぞれ形成される。
【００４６】次に、前述の図３に示したように、誘電体
キャパシタ３ｂ，４ｂおよび層間絶縁膜２４上に、例え
ばＣＶＤ法によってＰＳＧからなる膜厚０．３μｍの層
間絶縁膜２７を形成する。続いて、この層間絶縁膜２７
に接続孔２７ａ，２７ｂを形成したのち、層間絶縁膜２
７上に例えばＡｌ（アルミニウム）を蒸着し、選択的に
エッチングすることにより配線層２８，２９を形成す
る。なお、必要に応じて接続孔２３ａ，２３ｂにＷ（タ
ングステン）等を充填するようにしてもよい。以後は通
常の金属配線工程を経て本実施の形態の誘電体メモリ１
が完成する。
キャパシタ３ｂ，４ｂおよび層間絶縁膜２４上に、例え
ばＣＶＤ法によってＰＳＧからなる膜厚０．３μｍの層
間絶縁膜２７を形成する。続いて、この層間絶縁膜２７
に接続孔２７ａ，２７ｂを形成したのち、層間絶縁膜２
７上に例えばＡｌ（アルミニウム）を蒸着し、選択的に
エッチングすることにより配線層２８，２９を形成す
る。なお、必要に応じて接続孔２３ａ，２３ｂにＷ（タ
ングステン）等を充填するようにしてもよい。以後は通
常の金属配線工程を経て本実施の形態の誘電体メモリ１
が完成する。
【００４７】このように本実施の形態に係る誘電体メモ
リ１の製造方法では、ダミーセル領域４に自己整合用の
メカニカルワード線１５Ｄ，１５Ｆを設け、各パターン
のピッチをメモリセル領域３と同じに大きさに設定する
と共に、メカニカルワード線１５Ｄ，１５Ｆを含む各ワ
ード線の側面にサイドウォール膜１７、また、ビット線
２１の側面にサイドウォール膜３０をそれぞれ設けるよ
うにしたので、ダミーセル領域４においても自己整合プ
ロセスを適用することができる。従って、微細なノード
コンタクトおよびビットコンタクトを精度良く形成する
ことができ、集積度が向上すると共に製造プロセスが簡
略化される。
リ１の製造方法では、ダミーセル領域４に自己整合用の
メカニカルワード線１５Ｄ，１５Ｆを設け、各パターン
のピッチをメモリセル領域３と同じに大きさに設定する
と共に、メカニカルワード線１５Ｄ，１５Ｆを含む各ワ
ード線の側面にサイドウォール膜１７、また、ビット線
２１の側面にサイドウォール膜３０をそれぞれ設けるよ
うにしたので、ダミーセル領域４においても自己整合プ
ロセスを適用することができる。従って、微細なノード
コンタクトおよびビットコンタクトを精度良く形成する
ことができ、集積度が向上すると共に製造プロセスが簡
略化される。
【００４８】また、本実施の形態では、層間絶縁膜２４
に形成するダミーセル４側の溝部２６の大きさを適宜調
整することにより、メモリセル領域３側の溝部２５より
も大きくすることができるので、従来のプロセスに新た
な工程を追加することなく、最適なダミーキャパシタを
容易に作製することができる。
に形成するダミーセル４側の溝部２６の大きさを適宜調
整することにより、メモリセル領域３側の溝部２５より
も大きくすることができるので、従来のプロセスに新た
な工程を追加することなく、最適なダミーキャパシタを
容易に作製することができる。
【００４９】以上、実施の形態を挙げて本発明を説明し
たが、本発明は上記実施の形態に限定されるものではな
く、種々変形可能である。例えば、上記実施の形態にお
いては、誘電体キャパシタ３ａ，４ａとしてトレンチ
（溝堀り構造）構造のものについて説明したが、その他
の構造、例えばスタックド（積み上げ）構造の誘電体キ
ャパシタであっても適用することができる。
たが、本発明は上記実施の形態に限定されるものではな
く、種々変形可能である。例えば、上記実施の形態にお
いては、誘電体キャパシタ３ａ，４ａとしてトレンチ
（溝堀り構造）構造のものについて説明したが、その他
の構造、例えばスタックド（積み上げ）構造の誘電体キ
ャパシタであっても適用することができる。
【００５０】
【発明の効果】以上説明したように請求項１ないし請求
項６のいずれか１に記載の誘電体メモリまたは請求項７
ないし請求項９のいずれか１に記載の誘電体メモリの製
造方法によれば、電気的には作動しない導電線を含め
て、メモリセル領域およびダミーセル領域に渡って複数
の導電線を同一ピッチで設けるようにしたので、キャパ
シタ容量の大きなダミーセル領域においても、コンタク
トプラグ層を形成する際に自己整合プロセスを適用する
ことが可能になり、集積度が向上すると共に製造プロセ
スを簡略化することができるという効果を奏する。
項６のいずれか１に記載の誘電体メモリまたは請求項７
ないし請求項９のいずれか１に記載の誘電体メモリの製
造方法によれば、電気的には作動しない導電線を含め
て、メモリセル領域およびダミーセル領域に渡って複数
の導電線を同一ピッチで設けるようにしたので、キャパ
シタ容量の大きなダミーセル領域においても、コンタク
トプラグ層を形成する際に自己整合プロセスを適用する
ことが可能になり、集積度が向上すると共に製造プロセ
スを簡略化することができるという効果を奏する。
【図１】本発明の一実施の形態に係る誘電体メモリの回
路構成図である。
路構成図である。
【図２】図１に示した誘電体メモリのキャパシタ部分の
パターン構成図である。
パターン構成図である。
【図３】図１に示した誘電体メモリの構成を表す断面図
である。
である。
【図４】図３に示した誘電体メモリの製造方法を説明す
るための工程毎の断面図である。
るための工程毎の断面図である。
【図５】図４の工程に続く工程毎の断面図である。
【図６】図５の工程に続く工程毎の断面図である。
【図７】図６の工程に続く工程毎の断面図である。
【図８】図７の工程に続く工程毎の断面図である。
【図９】図８の工程に続く工程毎の断面図である。
【図１０】図２のＢ−Ｂ矢視方向の断面図である。
１…誘電体メモリ、２…センスアンプ、３…メモリセル
領域、３ａ…トランジスタ（セルトランジスタ）、３ｂ
…誘電体キャパシタ（セルキャパシタ）、４…ダミーセ
ル領域、４ａ…トランジスタ（ダミートランジスタ）、
４ｂ…誘電体キャパシタ（ダミーキャパシタ）、５…ビ
ットコンタクト、６…ノードコンタクト、１１…シリコ
ン基板、１２…フィールド絶縁膜、１３Ａ〜１３Ｃ…不
純物領域（ソース・ドレイン）、１４…ゲート絶縁膜、
１５Ａ，１５Ｃ…ワード線、１５Ｂ，１５Ｅ…ダミーワ
ード線、１５Ｄ，１５Ｆ…メカニカルワード線、１６…
オフセット絶縁膜、１７…サイドウォール膜、１８…絶
縁保護膜、１９…コンタクトプラグ層（ビットコンタク
ト）、２０Ａ，２０Ｂ…層間絶縁膜、２１…ビット線、
２２，２３…コンタクトプラグ層（ノードコンタク
ト）、２５，２６…溝部、２７…層間絶縁膜、２８，２
９…配線層、３１，４１…上部電極、３２，４２…誘電
体膜、３３，４３…上部電極
領域、３ａ…トランジスタ（セルトランジスタ）、３ｂ
…誘電体キャパシタ（セルキャパシタ）、４…ダミーセ
ル領域、４ａ…トランジスタ（ダミートランジスタ）、
４ｂ…誘電体キャパシタ（ダミーキャパシタ）、５…ビ
ットコンタクト、６…ノードコンタクト、１１…シリコ
ン基板、１２…フィールド絶縁膜、１３Ａ〜１３Ｃ…不
純物領域（ソース・ドレイン）、１４…ゲート絶縁膜、
１５Ａ，１５Ｃ…ワード線、１５Ｂ，１５Ｅ…ダミーワ
ード線、１５Ｄ，１５Ｆ…メカニカルワード線、１６…
オフセット絶縁膜、１７…サイドウォール膜、１８…絶
縁保護膜、１９…コンタクトプラグ層（ビットコンタク
ト）、２０Ａ，２０Ｂ…層間絶縁膜、２１…ビット線、
２２，２３…コンタクトプラグ層（ノードコンタク
ト）、２５，２６…溝部、２７…層間絶縁膜、２８，２
９…配線層、３１，４１…上部電極、３２，４２…誘電
体膜、３３，４３…上部電極
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/10 G11C 11/22 H01L 21/8242 H01L 27/108
Claims (9)
- 【請求項１】 誘電体キャパシタを有するメモリセル領
域と、このメモリセル領域に並設して設けられると共
に、前記メモリセル領域側の誘電体キャパシタよりも蓄
積容量の大きな誘電体キャパシタを有するダミーセル領
域とを含む誘電体メモリであって、 メモリセル領域に所定のピッチで設けられた複数の第１
の導電線と、 ダミーセル領域に第１の導電線とは異なるピッチで設け
られた複数の第２の導電線と、 ダミーセル領域に互いの間隔が前記第１の導電線間のピ
ッチと同じになるように前記第２の導電線に隣接して設
けられた電気的には作動しない第３の導電線とを備えた
ことを特徴とする誘電体メモリ。 - 【請求項２】 半導体基板上に、誘電体キャパシタを有
するメモリセル領域とメモリセル領域側の誘電体キャパ
シタよりも蓄積容量の大きな誘電体キャパシタを有する
ダミーセル領域とを含む誘電体メモリであって、 メモリセル領域およびダミーセル領域における半導体基
板内に選択的に設けられた複数の不純物領域と、 メモリセル領域における半導体基板の表面に絶縁膜を介
して所定のピッチで設けられた複数の第１の導電線と、 ダミーセル領域における半導体基板の表面に絶縁膜を介
して第１の導電線とは異なるピッチで設けられた複数の
第２の導電線と、 ダミーセル領域における半導体基板の表面に絶縁膜を介
して互いの間隔が前記第１の導電線間のピッチと同じに
なるように前記第２の導電線に隣接して設けられた電気
的には作動しない第３の導電線と、 前記第１の導電線、第２の導電線および第３の導電線各
々の側面に設けられたサイドウォール膜と、 このサイドウォール膜によりコンタクトサイズが決定さ
れると共に前記不純物領域に電気的に接続されたコンタ
クトプラグ層とを備えたことを特徴とする誘電体メモ
リ。 - 【請求項３】 前記第１の導電線、第２の導電線および
第３の導電線各々が低抵抗の多結晶シリコン膜およびオ
フセット絶縁膜の積層構造により構成されたワード線で
あることを特徴とする請求項２記載の誘電体メモリ。 - 【請求項４】 前記ワード線に対して交差する方向に、
側面にサイドウォール膜が形成されたビット線が配設さ
れると共に、前記コンタクトプラグ層が、メモリセル領
域およびダミーセル領域においてそれぞれ前記ビット線
に電気的に接続されたビットコンタクトを構成すること
を特徴とする請求項３記載の誘電体メモリ。 - 【請求項５】 メモリセル領域およびダミーセル領域に
おける各誘電体キャパシタは共に前記コンタクトプラグ
層上の層間絶縁膜に設けられた溝部内に埋め込み形成さ
れていることを特徴とする請求項３記載の誘電体メモ
リ。 - 【請求項６】 前記コンタクトプラグ層は、メモリセル
領域およびダミーセル領域において各誘電体キャパシタ
の一方の電極に電気的に接続されたノードコンタクトを
構成することを特徴とする請求項５記載の誘電体メモ
リ。 - 【請求項７】 半導体基板上に、誘電体キャパシタを有
するメモリセル領域とメモリセル領域側の誘電体キャパ
シタよりも蓄積容量の大きな誘電体キャパシタを有する
ダミーセル領域とを含む誘電体メモリの製造方法であっ
て、 メモリセル領域およびダミーセル領域における半導体基
板上に絶縁膜を介して同一ピッチで複数の導電線を形成
する工程と、 メモリセル領域およびダミーセル領域における半導体基
板内に前記複数の導電線間に対応して複数の不純物領域
を選択的に形成する工程と、 前記複数の導電線の側面にそれぞれサイドウォール膜を
形成する工程と、 前記サイドウォール膜を形成した後、前記半導体基板上
に層間絶縁膜を形成する工程と、 前記各導電線のサイドウォール膜を利用した自己整合プ
ロセスにより前記層間絶縁膜に前記不純物領域に達する
開口を形成し、前記開口に導電性材料を埋め込むことに
よりコンタクトプラグ層を形成する工程とを備えたこと
を特徴とする誘電体メモリの製造方法。 - 【請求項８】 前記複数の導電線が低抵抗の多結晶シリ
コン膜およびオフセット絶縁膜の積層構造により構成さ
れたワード線であり、このワード線に形成されたサイド
ウォール膜を利用してビットコンタクトおよびノードコ
ンタクトとしてのコンタクトプラグ層を形成することを
特徴とする請求項７記載の誘電体メモリの製造方法。 - 【請求項９】 前記ワード線に対して交差する方向に、
側面にサイドウォール膜が形成されたビット線を形成す
ると共に、このビット線のサイドウォール膜を利用して
ノードコンタクトとしてのコンタクトプラグ層を形成す
ることを特徴とする請求項８記載の誘電体メモリの製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10008797A JP3125922B2 (ja) | 1998-01-20 | 1998-01-20 | 誘電体メモリおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10008797A JP3125922B2 (ja) | 1998-01-20 | 1998-01-20 | 誘電体メモリおよびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11214639A JPH11214639A (ja) | 1999-08-06 |
| JP3125922B2 true JP3125922B2 (ja) | 2001-01-22 |
Family
ID=11702867
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10008797A Expired - Fee Related JP3125922B2 (ja) | 1998-01-20 | 1998-01-20 | 誘電体メモリおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3125922B2 (ja) |
Families Citing this family (5)
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|---|---|---|---|---|
| KR100388223B1 (ko) * | 2000-11-08 | 2003-06-19 | 주식회사 하이닉스반도체 | 반도체장치의 비트라인 콘택 레이아웃 |
| JP4688343B2 (ja) * | 2001-05-16 | 2011-05-25 | ルネサスエレクトロニクス株式会社 | 強誘電体メモリ装置 |
| US7335552B2 (en) * | 2002-05-15 | 2008-02-26 | Raytheon Company | Electrode for thin film capacitor devices |
| KR20040008482A (ko) * | 2002-07-18 | 2004-01-31 | 주식회사 하이닉스반도체 | 반도체소자의 형성방법 |
| JP4590862B2 (ja) * | 2003-12-15 | 2010-12-01 | ソニー株式会社 | 磁気メモリ装置及びその製造方法 |
-
1998
- 1998-01-20 JP JP10008797A patent/JP3125922B2/ja not_active Expired - Fee Related
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|---|---|
| JPH11214639A (ja) | 1999-08-06 |
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