JP4590862B2 - 磁気メモリ装置及びその製造方法 - Google Patents

Description

本発明は、磁化方向が固定された磁化固定層と、磁化方向の変化が可能な磁性層とが積層されてなるメモリ素子からなる磁気ランダムアクセスメモリ、いわゆる不揮発性メモリであるＭＲＡＭ（Magnetic Random Access Memory）として構成された磁気メモリ装置及びその製造方法に関するものである。

情報通信機器、特に携帯端末などの個人用小型機器の飛躍的な普及に伴い、これを構成するメモリやロジックなどの素子には、高集積化、高速化、低電力化など、一層の高性能化が要求されている。

特に不揮発性メモリは、ユビキタス時代に必要不可欠であると考えられている。電源の消耗やトラブルが生じた場合や、サーバーとネットワークが何らかの障害により切断された場合でも、不揮発性メモリは、個人情報を含めた重要な情報を保護することができる。また、最近の携帯機器は、不要の回路ブロックをスタンバイ状態にしてできるだけ消費電力を抑えるように設計されているが、高速のワークメモリと大容量ストレージメモリを兼ねることができる不揮発性メモリが実現できれば、消費電力とメモリの無駄を無くすことができる。また、高速の大容量不揮発性メモリが実現できれば、電源を入れると瞬時に起動できる“インスタント・オン”機能も可能になってくる。

不揮発性メモリとしては、半導体を用いたフラッシュメモリや、強誘電体を用いたＦＲＡＭ（Ferroelectric Random Access Memory）なども挙げられる。

しかしながら、フラッシュメモリは、書き込み速度がμ秒のオーダーと遅いという欠点がある。一方、ＦＲＡＭにおいては、書き換え可能回数が１０¹²〜１０¹⁴であり、完全にＳＲＡＭ（Static Random Access Memory）やＤＲＡＭ（Dynamic Random Access Memory）に置き換えるには持久力（Endurance）が小さく、また強誘電体キャパシタの微細加工が難しいという問題が指摘されている。

これらの欠点を有さない不揮発性メモリとして注目されているのが、ＭＲＡＭ（Magnetic Random Access Memory）とよばれる磁気メモリである。初期のＭＲＡＭはJ. M. Daughton, Thin Solid Films vol.216, pp.162-168, 1992で報告されているＡＭＲ（anisotropic magnetoresistive）効果やD. D. Tang et al. IEDM Technical Digest, pp995-997, 1997で報告されているＧＭＲ（Giant magnetoresistance）効果を使ったスピンバルブをベースにしたものであった。しかし、負荷のメモリセル抵抗が１０〜１００オームと低いため、読みだし時のビットあたりの消費電力が大きく大容量化が難しいという欠点があった。

一方、ＴＭＲ（Tunnel Magnetoresistance）効果はR. Meservey et al. Physics Reports, vol.238, pp214-217, 1994で報告されているように抵抗変化率が室温で１〜２％しかなかったが、近年T. Miyazaki et al. J Magnetism & Magnetic Material, vol139, (L231), 1995で報告されているように抵抗変化率２０％近く得られるようになり、ＴＭＲ効果を使ったＭＲＡＭに注目が集まるようになってきている。

ＭＲＡＭは、ナノ磁性体特有のスピン依存伝導現象に基づく磁気抵抗効果を利用した半導体磁気メモリであり、外部から電力を供給することなしに記憶を保持できる不揮発性メモリである。

しかも、ＭＲＡＭは、構造が単純で、スケーリングも容易であり、また磁気モーメントの回転により記録を行うために書き換え可能回数が大であり、アクセス時間についても非常に高速であることが予想され、既に１００ＭＨｚで動作可能であることがR. Scheuerlein et al, ISSOC Digest of Technical Papers, pp.128-129, Feb. 2000で報告されている。

ＭＲＡＭは主に２種類のタイプに分かれる。即ち、クロスポイント型メモリ（USP5640343）と、１選択素子と１ＴＭＲ素子（1T1J構造）又はこれをコンプリメンタリに用いた２選択素子と２ＴＭＲ素子（2T2J構造）からなるＭＲＡＭに分けられる。

１選択素子と１ＴＭＲ素子のＭＲＡＭについて更に詳細に説明すると、図３３に例示するように、ＭＲＡＭのメモリセルの記憶素子となるＴＭＲ素子１０は、支持基板９上に設けられた、磁化が比較的容易に回転する記憶層２と磁化固定層４、６とを含む。

磁化固定層は第１の磁化固定層４と第２の磁化固定層６の二つの磁化固定層を持ち、これらの間には、これらの磁性層が反強磁性的に結合するような導電層５が配置されている。記憶層２と磁化固定層４、６には、ニッケル、鉄又はコバルト、或いはこれらの合金からなる強磁性体が用いられ、また導体層５の材料としては、ルテニウム、銅、クロム、金、銀などが使用可能である。第２の磁化固定層６は反強磁性体層７と接しており、これらの層間に働く交換相互作用によって、第２の磁化固定層６は強い一方向の磁気異方性を持つことになる。反強磁性体層７の材料としては、鉄、ニッケル、白金、イリジウム、ロジウムなどのマンガン合金、コバルトやニッケル酸化物などを使用できる。

また、磁性層である記憶層２と第１の磁化固定層４との間には、アルミニウム、マグネシウム、シリコン等の酸化物又は窒化物等からなる絶縁体によるトンネルバリア層３が挟持されており、記憶層２と磁化固定層４との磁気的結合を切るとともに、トンネル電流を流すための役割を担う。これらの磁性層及び導体層は主にスパッタリング法により形成されるが、トンネルバリア層３は、スパッタリングで形成された金属膜を酸化もしくは窒化させることにより得ることができる。トップコート層１は、ＴＭＲ素子１０とこのＴＭＲ素子に接続される配線との相互拡散防止、接触抵抗低減及び記憶層２の酸化防止という役割があり、通常は、Ｃｕ、Ｔａ、ＴｉＮ等の材料を使用できる。下地電極層８は、ＴＭＲ素子と直列に接続されるスイッチング素子との接続に用いられる。この下地層８は反強磁性体層７を兼ねてもよい。

このように構成されたメモリセルにおいては、後述するように、磁気抵抗効果によるトンネル電流変化を検出して情報を読み出すが、その効果は記憶層と磁化固定層との相対磁化方向に依存する。

図３４は、一般的なＭＲＡＭの一部を簡略化して示す拡大斜視図である。ここでは、簡略化のために読み出し回路部分は省略してあるが、例えば９個のメモリセルを含む、相互に交差するビット線１１及び書き込み用ワード線１２を有する。これらの交点には、ＴＭＲ素子１０が配置されていて、ＴＭＲ素子１０への書き込みは、ビット線１１及び書き込み用ワード線１２に電流を流し、これらから発生する磁界の合成磁界によって、ビット線１１と書き込み用ワード線１２との交点にあるＴＭＲ素子１０の記憶層２の磁化方向を磁化固定層に対して平行又は反平行にして書き込みを行う。

図３５は、メモリセルが例えば４層メタル配線の場合の断面を模式的に示していて、例えばｐ型シリコン半導体基板１３内に形成されたｐ型ウェル領域内に形成されたゲート絶縁膜１５、ゲート電極１６、ソース領域１７、ドレイン領域１８よりなるｎ型の読み出し用電界効果型トランジスタ１９が配置され、その上部に、書き込み用ワード線１２、ＴＭＲ素子１０、ビット線１１が配置されている。ソース領域１７には、ソース電極２０を介してセンスラインが接続されている。電界効果トランジスタ１９は、読み出しのためのスイッチング素子として機能し、ワード線１２とＴＭＲ素子１０との間から引き出された読み出し用配線２２が、ドレイン電極２３との間の絶縁層２９ａ〜２９ｇの積層構造の中で、コンタクトプラグ２７ａ〜２７ｃ及びランディングパッド２８ａ〜２８ｃを介してドレイン領域１８に接続されている。なお、トランジスタ１９は、ｎ型又はｐ型電界効果トランジスタであってよいが、その他、ダイオード、バイポーラトランジスタ、ＭＥＳＦＥＴ（Metal Semiconductor Field Transistor）等、各種のスイッチング素子が使える。

図３６は、ＭＲＡＭの等価回路図を示すが、例えば６個のメモリセルを含み、相互に交差するビット線１１及び書き込み用ワード線１２を有し、これらの書き込み線の交点には、記憶素子１０と共に、記憶素子１０に接続されて読み出しの際に素子選択を行う電界効果トランジスタ１９及びセンスライン２１を有する。センスライン２１は、センスアンプ２１ｂに接続され、記憶された情報を検出する。なお、図中の符号２４は双方向の書き込み用ワード線電流駆動回路、２５はビット線電流駆動回路である。

図３７は、ＭＲＡＭの書き込み条件を示すアステロイド曲線であって、印加された磁化容易軸方向磁界Ｈ_EA及び磁化困難軸方向磁界Ｈ_HAによる記憶層磁化方向の反転しきい値を示している。このアステロイド曲線の外部に、相当する合成磁界ベクトルが発生すると、磁界変転を生じるが、アステロイド曲線の内部の合成磁界ベクトルは、その電流双安定状態の一方からセルを反転させることはない。また、電流を流しているワード線及びビット線の交点以外のセルにおいても、ワード線又はビット線単独で発生する磁界が印加されるため、それらの大きさが一方向反転磁界Ｈ_k以上の場合は、交点以外のセルの磁化方向も反転してしまうため、合成磁界が図中の灰色の領域にある場合のみに、選択されたセルを選択書き込みが可能となるようにしておく。

このように、ＭＲＡＭでは、ビット線とワード線の２本の書き込み線を使用することにより、アステロイド磁化反転特性を利用して、指定されたメモリセルだけが磁性スピンの反転により書き込むことが一般的である。単一記憶領域における合成磁化は、それに印加された磁化容易軸方向磁界Ｈ_EAと磁化困難軸方向磁界Ｈ_HAとのベクトル合成によって決まる。ビット線を流れる書き込み電流は、セルに磁化容易軸方向の磁界Ｈ_EAを印加し、またワード線を流れる電流は、セルに磁化困難軸方向の磁界Ｈ_HAを印加する。

図３８は、ＭＲＡＭの読み出し動作を説明するものである。ここでは、ＴＭＲ素子１０の層構成を概略図示しており、上記した磁化固定層を単一層２６として示し、記憶層２及びトンネルバリア層３以外は図示省略している。

即ち、上記したように、情報の書き込みは、マトリックス状に配線したビット線１１とワード線１２との交点の合成磁場によってセルの磁性スピンを反転させて、その向きを”１”、”０”の情報として記録する。また、読み出しは、磁気抵抗効果を応用したＴＭＲ効果を利用して行うが、ＴＭＲ効果とは、磁性スピンの向きによって抵抗値が変化する現象であり、磁性スピンが反平行の抵抗の高い状態と、磁性スピンが平行の抵抗が低い状態により、情報の”１”、”０”を検出する。この読み出しは、ワード線１２とビット線１１との間に読み出し電流（トンネル電流）を流し、上記の抵抗の高低に応じた出力を上記した読み出し用電界効果トランジスタ１９を介してセンスライン２１に読み出すことによって行う。

図３５に示したように、１選択素子と１ＴＭＲ素子の場合は、ビット線１１に直交する書き込み用ワード線（以下、ワード線と称することがある。）１２とＴＭＲ素子１０とは絶縁層によって電気的に絶縁されていなければならない。従って、読み出し用配線２２と他の配線層（下層又は上層）との接続のために接続孔を設けなければならない。更にワード線１２と同じ層のランディングパッド２８ｃとの間は所定の間隔が必要であるため、１選択素子と１ＴＭＲ素子のＭＲＡＭでも８Ｆ²以下にはできない。

即ち、図３９に示すＴＭＲ素子１０のアスペクト比（Ａ：Ｂ）が１：１（図３９におけるＴＭＲ素子の平面形状がほぼ円形になり、ビット線１１に直交する方向の３Ｆが短くなって２Ｆになった場合）であっても、ＭＲＡＭのメモリセルのサイズは８Ｆ²（２Ｆ×４Ｆ（ビット線に沿った方向））以下にはできない。しかし、後述するように、ＴＭＲ素子１０の平面形状はビット線１１に直交する方向を長くする必要があるため、図３９に示すように楕円形になり、アスペクト比は１：２となる。

このように、ワード線と同層のレベル位置に下層配線が存在するＭＲＡＭ構造の場合、これに伴う問題の解決策も提案されている（後述の特許文献１参照）が、十分とは言い難い。

米国特許第５９４０３１９号公報（第５頁第５欄４５行目〜５６行目、及びＦｉｇ１０）

図３９は、従来型の１選択素子と１ＴＭＲ素子（1T1J型）のＭＲＡＭの概略図を示し、同図（ａ）は一部の平面図、同図（ｂ）は（ａ）のｂ−ｂ線断面図である。図３９（ｂ）に示すように、ワード線１２は、絶縁層（図示省略）を介してＴＭＲ素子１０とは電気的に絶縁され、またビット線１１に接続されたＴＭＲ素子１０は、読み出し用配線２２により、ワード線１２と同じ層に配されたランディングパッド２８に接続され、このランディングパッド２８はプラグ２７を介して更に下方の下層配線３０に接続されている。

図３９は、ＭＲＡＭのメモリセルのサイズを示すものであり、平面的には図３９（ａ）に示すように、メモリセル間の境界Ｃとランディングパッド２８及びワード線１２との距離、ランディングパッド２８とワード線１２との距離はそれぞれＦ／２を確保しなければならないため、ビット線１１に沿った方向には４Ｆの長さが必要である。これに対し、ビット線１１と直交する方向では、メモリセル間の境界Ｃとビット線１１との距離Ｆ／２及びビット線１１の幅（２Ｆ）を合わせて３Ｆが必要である。そして、ＴＭＲ素子１０は実際には楕円形に形成され、楕円の短軸Ａと長軸Ｂのアスペクト比Ａ：Ｂは磁化容易性の点で例えば１：２が好ましいため、ビット線１１と直交する方向の長さは３Ｆ以下にはできない。

つまり、現実的にはＴＭＲ素子の記憶層は形状異方性からエネルギー的に安定な磁気モーメントの方向が決まるため、磁化反転のバラツキを抑えるためにはＴＭＲ素子パターンのアスペクト比は２以上にする必要がある。従って、セルサイズは（ＴＭＲ素子短辺長（Ｆ）＋３Ｆ）×（ＴＭＲ素子長辺長（２Ｆ）＋Ｆ）＝１２Ｆ²であり、これ以上縮小することは難しかった。この場合、上記の短辺長方向において、ランディングパッド２８の側辺とワード線１２、及び読み出し用配線２２を下層配線３０に接続するための接続孔（図示省略：プラグ２７の幅に同じ）との間隔（Ｆ／２）をそれぞれ確保すること、即ちワード線１２と接続孔との距離をＦとする必要がある。

そこで本発明の目的は、セルサイズが縮小された磁気メモリ装置及びその製造方法を提供することにある。

即ち、本発明は、磁化方向が固定された磁化固定層と、トンネルバリア層と、磁化方向の変化が可能な磁性層とが積層されてなるトンネル磁気抵抗効果素子によってメモリ素子が構成され、このメモリ素子の前記磁性層とは反対の面側に絶縁層を介して設けられた第１の導電層と、前記メモリ素子の前記磁性層側に設けられた第２の導電層とに流す電流によって前記メモリ素子に情報を書き込み、前記絶縁層に設けられた接続孔を介し前記メモリ素子の読み出し用配線から前記書き込み情報を読み出すように構成され、
前記接続孔が、前記第１の導電層を埋め込んでいる絶縁層を厚さ方向に貫通した深さ 位置まで延設され、
この深さ位置まで、前記読み出し用配線に連設された膜状の配線が少なくとも前記接 続孔の側壁面に形成され、この膜状の配線を介して、前記読み出し用配線が前記第１の 導電層よりも深い位置に存在する下部配線に接続されている、
磁気メモリ装置（以下、本発明の磁気メモリ装置と称する。）に係るものである。

また、本発明は、磁化方向が固定された磁化固定層と、トンネルバリア層と、磁化方向の変化が可能な磁性層とが積層されてなるトンネル磁気抵抗効果素子によってメモリ素子が構成され、このメモリ素子の前記磁性層とは反対の面側に絶縁層を介して設けられた第１の導電層と、前記メモリ素子の前記磁性層側に設けられた第２の導電層とに流す電流によって前記メモリ素子に情報を書き込み、前記絶縁層に設けられた接続孔を介し前記メモリ素子の読み出し用配線から前記書き込み情報を読み出すように構成された磁気メモリ装置の製造方法であって、
前記第１の導電層よりも深い位置に形成した第１の絶縁層に、前記読み出し用配線と 接続される下部配線を埋め込む工程と、
前記第１の導電層を埋め込んだ第２の絶縁層を厚さ方向に貫通した深さ位置まで前記 接続孔を延設して形成する工程と、
前記深さ位置まで、前記読み出し用配線に連設された膜状の配線を少なくとも前記接 続孔の側壁面に形成し、この膜状の配線を介して、前記読み出し用配線を前記第１の導 電層よりも深い位置に存在する前記下部配線に接続する工程と
を有する、磁気メモリ装置の製造方法（以下、本発明の製造方法と称する。）に係るものである。

本発明によれば、読み出し用配線と接続される下部配線が第１の導電層よりも下部の第１の絶縁層に埋め込まれ、第１の導電層を埋め込んだ第２の絶縁層に形成した接続孔の側壁面に形成した膜状の配線を介して、読み出し用配線と下部配線とが接続されるので、第１の導電層と同層のレベルに下部配線のランディングパッドが形成される場合に比べて、接続孔と第１の導電層との間隔を縮小でき、メモリ素子を含むメモリセルのサイズを小さくすることができる。

上記した本発明の磁気メモリ装置及びその製造方法においては、前記読み出し用配線が、前記下部配線上の接続孔に被着した導電性プラグの位置まで前記膜状の配線として延設され、この導電性プラグに接続され、この導電性プラグによって前記下部配線に接続されていることが望ましい。

また、前記読み出し用配線が、前記メモリ素子を構成する前記トンネルバリア層より下部の導電性の構成層の側面から前記接続孔の側壁面にかけて前記膜状の配線として形成された局所配線によって前記下部配線に接続されてもよい。

更に、前記導電性プラグが前記第１の導電層よりも低い高さ位置（深い位置）まで形成されていることが望ましい。
そして、前記局所配線が、前記下部配線上の接続孔において前記第１の導電層よりも深い位置に被着された導電性プラグに接続され、この導電性プラグによって前記下部配線に接続されているか、或いは、前記局所配線が、前記下部配線上の接続孔の側壁面から前記下部配線に達するように形成されていてもよい。

そして、前記第１の導電層の少なくとも側面が、前記第１の導電層を埋め込んだ絶縁層に対して、エッチング選択性のある材料で被覆されていることが製造工程の面から望ましい。

また、前記メモリ素子の前記磁化固定層より上部の構成層がパターニングされ、このパターンの少なくとも側面が、前記上部の構成層より下部の構成層と、少なくとも前記第１の導電層が埋め込まれている絶縁層とに対してエッチング選択性のある材料で被覆されていることが、同様に製造工程の面で望ましい。

これにより、前記磁化固定層と前記磁性層との間に絶縁体層が挟持され、前記メモリ素子の上部及び下部に設けられたビットライン及びワードラインにそれぞれ電流を流すことによって誘起される磁界で前記磁性層を所定方向に磁化して情報を書き込み、この書き込み情報を前記トンネルバリア層としての前記絶縁体層を介してのトンネル磁気抵抗効果によって読み出すように構成された好適な磁気メモリ装置を形成することができる。

以下、本発明を実施するための最良の形態を図面参照下で具体的に説明する。

そして、以下の各実施の形態は、図３９（ｂ）に示した従来例に対し、読み出し用配線２２と下層配線（図示省略）との接続を改善し、ＭＲＡＭのメモリセルの縮小化を図ったものである。但し、ＴＭＲ素子はアスペクト比が大きいほど書き込みのバラツキが下がるので、アスペクト比２の場合で示す。なお、以下の各図において共通の部位は共通の符号を用いる。

実施の形態１
図１（ａ）は本実施の形態のＭＲＡＭの概略構成図、同図（ｂ）はその概略平面図を示す。図示の如く、ワード線１２と同層レベルにはランディングパッドは存在しない構造になっており、読み出し用配線２２と不図示の下層配線とは接続孔４２内を介して接続される。従って、接続孔４２をワード線１２にＦ／２だけ近づけて形成できることになり、ビット線１１に沿う方向のサイズを３．５Ｆに縮小することができる。

図２〜図４によりその製造プロセスを説明する。但し、各図において下層配線より下のＭＯＳトランジスタ等は図示省略する。後述する他の実施の形態も同様。

まず、図２（ａ）に示すように、６００ｎｍの厚さの下層配線３１上にＨＤＰ（High density Plasma CVD）膜（高密度プラズマＣＶＤで形成された酸化シリコン膜、以下、ＨＤＰと称する）３２を８００ｎｍ、続いてＰ−ＴＥＯＳ（Plasma Tetra Ethyl Orthosilicate）膜（減圧下でＴＥＯＳを原料として形成された酸化シリコン膜、以下Ｐ−ＴＥＯＳ膜と称する）３３を１２００ｎｍを順次堆積後、図２（ｂ）に示すように、下層配線３１上に７００ｎｍの絶縁膜を残すようにＣＭＰ（Chemical Mechanical Polishing）する。

次に図２（ｃ）に示すように、リソグラフィ／エッチング技術で下層配線３１と電気的に接続する接続孔（図示省略）を開孔し、この接続孔にＷ−ＣＶＤ（ＣＶＤにより堆積したタングステン膜、以下Ｗ−ＣＶＤと称する）後、ＣＭＰしてＷ−プラグ３４を形成する。

次に図２（ｄ）に示すように、Ｐ−ＳｉＮ膜（プラズマで形成したシリコン窒化膜、以下Ｐ−ＳｉＮと称する）を５０ｎｍ（図示省略）及びＰ−ＴＥＯＳ膜３５を４００ｎｍ順次堆積する。次に図２（ｅ）に示すように、不図示のフォトレジスト膜をマスクにＰ−ＴＥＯＳ膜３５をエッチングして抜いた後、Ｐ−ＳｉＮ膜をエッチングして配線溝（図示省略）を形成し、この配線溝にＴａ／ＴａＮ／Ｃｕシード層を順次スパッタデポした後（図示省略）、Ｃｕ鍍金して配線溝を埋め込み、次いでＣＭＰで配線溝の表面を平坦化してＣｕ配線（以下ワード線とする）１２を形成する。次に図２（ｆ）に示すように、Ｐ−ＳｉＮ膜３７を５０ｎｍを堆積する。但し、配線溝へのＣｕ埋め込みは電解めっき以外に、例えば無電解めっきでもよい。後述する他の実施の形態も同様。

次に図３（ｇ）に示すように、フォトレジスト膜４１をマスクにエッチングして下層配線３１上に形成した上記Ｗ−プラグ３４に到達するように接続孔４２を開孔する。これにより、ワード線１２よりも下層に下層配線３１が形成され、ワード線１２と同層レベルには他の配線が存在しなくなると共に、接続孔４２をワード線１２にＦ／２近づけて、しかも一括エッチングにより容易に形成できる。

次に図３（ｈ）に示すように、バリア層５１、反強磁性体層５２、強磁性体層５３、トンネル絶縁膜５４、強磁性体層（記憶層）５５、キャップ層５６を順次ＰＶＤ（Physical vapor deposition）法で堆積する。以下の図では、バリア層５１、反強磁性体層５２、強磁性体層５３をまとめてピン層６０と称し、記憶層５５、キャップ層５６をまとめてフリー層５０と称することがある。後述する他の実施の形態も同様。

ここで、バリア層５１は窒化チタン、タンタル、窒化タンタルが用いられる。反強磁性体層５２は例えば鉄−マンガン、ニッケル−マンガン、プラチナ−マンガン、イリジウム−マンガン等を使う。強磁性体層５３はニッケル／鉄、及び／又はコバルトの合金材料を用いる。この下層強磁性体層５３は下地反強磁性体層５２との交換結合によって磁化の方向がスピンニング（spinning）される。トンネル絶縁膜５４は通常アルミナ（Ａｌ₂Ｏ₃）が使われる。これは０．５〜５ｎｍと非常に薄いためＡＬＤ（Atomic Layer Deposition）法、又はＡｌ（アルミニウム）をスパッタデポ後プラズマ酸化といった方法で形成する。上部の強磁性体層５５もニッケル／鉄、及び／又はコバルトの合金材料を用いる。この層は外部印加磁場によって磁化の方向が下層強磁性体に対して、平行又は反平行に変えることができる。キャップ層５６はバリア層と同一材料が用いられる。後述する他の実施の形態も同様。

次に図３（ｉ）に示すように、Ｐ−ＴＥＯＳ膜３８を２００ｎｍ堆積した後、フォトレジスト膜４３をマスクに反応性イオンエッチング技術でＰ−ＴＥＯＳ膜３８をパターニングする。

次に図３（ｊ）に示すように、フォトレジスト膜を除去後、Ｐ−ＴＥＯＳ膜３８をマスクに反応性イオンエッチングにより、キャップ層５６及び上部の強磁性体５５をエッチングする。エッチングは上部の強磁性体５５を完全に除去後、トンネル絶縁膜５４中で終わるように条件を設定する。この際、キャップ層５６／記憶層５５上にＰ−ＴＥＯＳ膜３８が１００ｎｍ以上残るようにする。エッチングガスはＣｌを含んだハロゲンガス又はＣＯにＮＨ₃を添加したガス系等が用いられる。

次に図４（ｋ）に示すように、フォトレジスト膜４４とＰ−ＴＥＯＳ膜３８をマスクにトンネル絶縁膜５４の残りと、下層強磁性体層５３、下地反強磁性体層５２及びバリア層５１からなるピン層６０をエッチングして磁化固定層及び下地に接続する配線パターンを形成する。これにより、読み出し用配線２２が接続孔内に延設された形で形成される。

次に図４（ｌ）に示すように、ＳｉＯ₂又はＡｌ₂Ｏ₃等の絶縁膜４５を全面にＣＶＤ又はＰＶＤ法で堆積した後、ＣＭＰによって絶縁膜４５及びＰ−ＴＥＯＳ膜３８を平坦化研磨して、ＴＭＲ最上層のキャップ層５６を露出させる。この露出部分はビット線との自己整合コンタクトになる。

次に図４（ｍ）に示すように、標準的な配線形成技術によって、ビット線１１及び周辺回路の配線（図示省略）、ボンディングパッド領域（図示省略）を形成する。更に全面にプラズマシリコン窒素膜４６を堆積し、ボンディングパッド部を開口してＬＳＩ（Large Scale Integration）のウェーハプロセス工程を完了する。

図５〜図７により参考例１による製造プロセスを説明する。

まず、図５（ａ）に示すように、６００ｎｍの厚さの下層メタル配線３１上にＨＤＰ膜３２を８００ｎｍ、Ｐ−ＴＥＯＳ膜３３を１２００ｎｍを順次堆積後、図５（ｂ）に示すように、下層配線３１上に７００ｎｍの絶縁膜を残すようにＣＭＰする。

次に図５（ｃ）に示すように、Ｐ−ＳｉＮ膜を５０ｎｍ（図示省略）及びＰ−ＴＥＯＳ膜３５を４００ｎｍ順次堆積する。次に図５（ｄ）に示すように、不図示のフォトレジスト膜をマスクにＰ−ＴＥＯＳ膜３５をエッチングして抜いた後、Ｐ−ＳｉＮ膜をエッチングして配線溝を形成し、この配線溝にＴａ／ＴａＮ／Ｃｕシード層を順次スパッタデポした後（図示省略）、Ｃｕ鍍金して配線溝を埋め込み、次いでＣＭＰで配線溝の表面を平坦化してワード線１２を形成する。次に図５（ｅ）に示すように、Ｐ−ＳｉＮ膜３７を５０ｎｍを堆積する。

次に図５（ｆ）に示すように、フォトレジスト膜４１をマスクにエッチングして先に形成した下層配線３１に到達するように接続孔４２を開孔する。これにより、下層配線３１がワード線１２よりも下層に形成されるため、ワード線１２と同層レベルには他の配線が存在しないと共に、接続孔４２をＦ／２だけワード線１２に近く形成でき、しかも一括エッチングによって容易に形成できる。

次に図６（ｇ）に示すように、接続孔４２にＷ−プラグ４０を埋め込んだ後、図６（ｈ）に示すようにバリア層５１、反強磁性体層５２及び強磁性体層５３からなるピン層６０、トンネル絶縁膜５４、強磁性体層（記憶層）５５及びキャップ層５６からなるフリー層５０を実施の形態１−１と同様の材料を用いて順次ＰＶＤ法で堆積する。これにより、後述する読み出し用配線２２を接続するプラグ４０とワード線１２との距離を小さくすることができる。

次に図６（ｉ）に示すように、Ｐ−ＴＥＯＳ膜３８を２００ｎｍ堆積した後、フォトレジスト膜４３をマスクに反応性イオンエッチング技術でＰ−ＴＥＯＳ膜３８をパターニングする。

次に図６（ｊ）に示すように、フォトレジスト膜を除去後、Ｐ−ＴＥＯＳ膜３８をマスクに反応性イオンエッチングにより、キャップ層５６及び上部の強磁性体５５からなるフリー層５０をエッチングする。エッチングは上部の強磁性体層５５を完全に除去後、トンネル絶縁膜５４中で終わるように条件を設定する。この際、キャップ層５６／記憶層５５上にＰ−ＴＥＯＳ膜３８が１００ｎｍ以上残るようにする。エッチングガスはＣｌを含んだハロゲンガス又はＣＯにＮＨ₃を添加したガス系等が用いられる。

次に図７（ｋ）に示すように、フォトレジスト４４とＰ−ＴＥＯＳ膜３８をマスクにトンネル絶縁膜５４の残りと、下層強磁性体層５３、下地反強磁性体層５２及びバリア層５１からなるピン層６０をエッチングして磁化固定層及び下地に接続する配線パターンを形成する。

次に図７（ｌ）に示すように、ＳｉＯ₂又はＡｌ₂Ｏ₃等の絶縁膜４５を全面にＣＶＤ又はＰＶＤ法で堆積した後、ＣＭＰによって絶縁膜４５及びＰ−ＴＥＯＳ膜３８を平坦化研磨して、ＴＭＲ最上層のキャップ層５６を露出させる。この露出部分はビット線との自己整合コンタクトになる。

次に図７（ｍ）に示すように、標準的な配線形成技術によって、ビット線１１及び周辺回路の配線（図示省略）、ボンディングパッド領域（図示省略）を形成する。更に全面にプラズマシリコン窒素膜４６を堆積し、ボンディングパッド部を開口してＬＳＩのウェーハプロセス工程を完了する。

実施の形態１−１及び実施の形態１−２によれば、図１における読み出し用配線２２と不図示の下層配線との接続を、ワード線１２よりも下層に下層配線３１を形成し、この下層配線３１上に形成したプラグ３４に対し、接続孔内に読み出し用配線２２を延設して接続する（実施の形態１−１）、又は下層配線３１に到達する接続孔全体にプラグ４０を設けて、このプラグ４０に読み出し用配線２２を接続する（実施の形態１−２）ので、ワード線１２と同層レベルには従来のようなランディングパッドが存在しないため、接続孔４２をワード線１２に近づけて形成でき、接続孔４２内に延設した読み出し用配線２２又はプラグ４０とワード線１２との間隔を、図３９に示した従来に比べてＦ／２縮小することができ、１２Ｆ²以下のセルサイズを形成できる。

図３９に示したように、従来構造では、ビット線１１に沿った方向は４Ｆ（Ｆは使用デザインルールのピッチの１／２）、即ち、ビット線に沿った方向には、同配線層に書き込み用ワード線及び下地との接続のランディングパッドが入るので４Ｆ必要であり、また、ビット線１１に直交する方向は３Ｆの長さが必要になるため、セルサイズは１２Ｆ²であった。

これに対し、本実施の形態による構造では、ランディングパッドを設けず、下層配線３１にプラグで直接コンタクトを取るため、ワード線１２とプラグの合わせ余裕及び耐圧確保分だけスペース（Ｆ／２）を空ければよい。その結果、０．１８μｍデザインで考えれば、Ｆは０．２７μｍ、合わせ余裕と耐圧確保分の余裕の合計は０．１２μｍ程度とればよいので、０．１２μｍはＦに換算すると０．５Ｆ（即ち、０．１２μｍ／０．２７μｍ＝０．４４＜０．５）以下になる。従って、ビット線に沿った方向は０．５Ｆ縮小されて３．５Ｆになるため、メモリセルサイズは１０．５Ｆ²（ビット線に沿った方向（３．５Ｆ）×ビット線に直交する方向（３Ｆ））となり、図３９に示した従来構造よりも縮小することができる。

実施の形態２
図８は本実施の形態のＭＲＡＭの概略構成図を示す。図示の如く、実施の形態１と同様にワード線１２と同層レベルにはランディングパッドは存在しない構造であり、読み出し用配線２２と不図示の下層配線とは接続孔４２内を介して接続される。そしてこの場合は、ワード線１２の上面及び側面をエッチング選択性のある耐圧性の材料で覆うことにより、ワード線１２と接続孔４２との間隔を実施の形態１よりも更に縮小でき、ビット線１１に沿う方向のＭＲＡＭのサイズを３．２Ｆ（図３９における４Ｆに対応）に縮小したものである。

図９〜図１１によりその製造プロセスを説明する。

まず、図９（ａ）に示すように、６００ｎｍの厚さの下層配線３１上にＨＤＰ膜３２を８００ｎｍ、続いて、Ｐ−ＴＥＯＳ膜３３を１２００ｎｍを順次堆積後、図９（ｂ）に示すように、下層配線３１上に７００ｎｍ絶縁膜を残すようにＣＭＰする。

次に図９（ｃ）に示すように、リソグラフィ／エッチング技術で下層配線３１と電気的に接続する接続孔（図示省略）を開孔し、この接続孔にＷ−ＣＶＤ後、ＣＭＰしてＷ−プラグ３４を形成する。

次に図９（ｄ）に示すように、メタル多層膜３６（例えばＴｉ／ＴｉＮ／Ａｌ−０．５％Ｃｕ＝１０／３０／７００ｎｍ）をスパッタデポし、続いてＰ−ＳｉＮ膜３７を１００ｎｍを堆積後、図９（ｅ）に示すように、フォトレジスト膜４１をマスクにＰ−ＳｉＮ膜３７及びメタル多層膜３６をエッチングしてワード線１２を形成する。

次に図９（ｆ）に示すように、Ｐ−ＳｉＮ膜４７を５０ｎｍ堆積してエッチバックすることにより、図１０（ｇ）に示すように、ワード線１２の側面にＰ−ＳｉＮからなるサイドウォール４７を形成する。この時、ワード線１２上にＰ−ＳｉＮ膜３７が７０ｎｍ以上残るようにオーバーエッチング量を設定する。

次に図１０（ｈ）に示すように、ＳｉＯ₂又はＡｌ₂Ｏ₃等の絶縁膜４５を全面にＣＶＤ又はＰＶＤ法で堆積した後、ＣＭＰによってＰ−ＳｉＮ膜３７を露出させるまで絶縁膜４５を平坦化研磨する。

次に図１０（ｉ）に示すように、フォトレジスト４１をマスクにエッチングして下層配線３１上に形成したＷ−プラグ３４に到達するように接続孔４２を開孔する。このエッチングはワード線１２上面に形成したｐ−ＳｉＮ膜３７、及び側面に形成したサイドウォール４７と層間絶縁膜４５の選択比の高い条件で行う。これにより、ワード線１２よりも下部に下層配線３１が形成され、この上に形成したプラグ３４に接続する接続孔４２とワード線１２との距離を更に小さくして、しかも一括エッチングによって容易に形成できる。

次に図１０（ｊ）に示すように、レジストマスク４１を除去した後、バリア層５１、反強磁性体層５２及び強磁性体層５３からなるピン層６０、トンネル絶縁膜５４、強磁性体層（記憶層）５５及びキャップ層５６からなるフリー層５０を実施の形態１−１と同様の材料を用いて順次ＰＶＤ法で堆積する。

次に図１０（ｋ）に示すように、Ｐ−ＴＥＯＳ膜３８を２００ｎｍ堆積した後、フォトレジスト膜４３をマスクに反応性イオンエッチング技術でＰ−ＴＥＯＳ膜３８をパターニングする。

次に図１１（ｌ）に示すように、フォトレジスト膜を除去後、Ｐ−ＴＥＯＳ膜３８をマスクに反応性イオンエッチングにより、キャップ層５６及び上部の強磁性体５５からなるフリー層５０をエッチングする。エッチングは上部の強磁性体５５を完全に除去後、トンネル絶縁膜５４中で終わるように条件を設定する。この際、キャップ層５６／記憶層５５上にＰ−ＴＥＯＳ膜３８が１００ｎｍ以上残るようにする。エッチングガスはＣｌを含んだハロゲンガス又はＣＯにＮＨ₃を添加したガス系等が用いられる。

次に図１１（ｍ）に示すように、フォトレジスト４４とＰ−ＴＥＯＳ膜３８をマスクにトンネル絶縁膜５４の残りと、下層強磁性体層５３、下地反強磁性体層５２及びバリア層５１からなるピン層６０をエッチングして磁化固定層及び下地に接続する配線パターンを形成する。これにより、読み出し用配線２２が接続孔内に延設された形が形成される。

図１１（ｎ）に示すように、ＳｉＯ₂又はＡｌ₂Ｏ₃等の絶縁膜４８を全面にＣＶＤ又はＰＶＤ法で堆積した後、ＣＭＰによって絶縁膜４８及びＰ−ＴＥＯＳ膜３８を平坦化研磨して、ＴＭＲ最上層のキャップ層５６を露出させる。この露出部分はビット線との自己整合コンタクトになる。

図１１（ｏ）に示すように、標準的な配線形成技術によって、ビット線１１及び周辺回路の配線（図示省略）、ボンディングパッド領域（図示省略）を形成する。更に全面にプラズマシリコン窒素膜４６を堆積し、ボンディングパッド部を開口してＬＳＩのウェーハプロセス工程を完了する。

図１２〜図１４により参考例２による製造プロセスを説明する。

まず、図１２（ａ）に示すように、６００ｎｍの厚さの下層配線３１上にＨＤＰ膜３２を８００ｎｍ、続いて、Ｐ−ＴＥＯＳ膜３３を１２００ｎｍを順次堆積後、図１２（ｂ）に示すように、下層配線３１上に７００ｎｍ絶縁膜を残すようにＣＭＰする。

次に図１２（ｃ）に示すように、メタル多層膜３６（例えばＴｉ／ＴｉＮ／Ａｌ−０．５％Ｃｕ＝１０／３０／７００ｎｍ）をスパッタデポし、続いてＰ−ＳｉＮ膜３７を１００ｎｍを堆積後、図１２（ｄ）に示すように、フォトレジスト膜４１をマスクにＰ−ＳｉＮ膜３７及びメタル多層膜３６をエッチングしてワード線１２を形成する。

次に図１２（ｅ）に示すように、Ｐ−ＳｉＮ膜４７を５０ｎｍ堆積してエッチバックすることにより、図１２（ｆ）に示すように、ワード線１２の側面にＰ−ＳｉＮからなるサイドウォール４７を形成する。この時、ワード線１２上にＰ−ＳｉＮ膜３７が７０ｎｍ以上残るようにオーバーエッチング量を設定する。

次に図１３（ｇ）に示すように、ＳｉＯ₂又はＡｌ₂Ｏ₃等の絶縁膜４５を全面にＣＶＤ又はＰＶＤ法で堆積した後、ＣＭＰによってＰ−ＳｉＮ膜３７を露出させるまで絶縁膜４５を平坦化研磨する。

次に図１３（ｈ）に示すように、フォトレジスト４１をマスクにエッチングして先に形成した下層配線３１に到達するように接続孔４２を開孔する。このエッチングはワード線１２の上面に形成したｐ−ＳｉＮ膜３７、及び側面に形成したサイドウォール４７と層間絶縁膜４５の選択比の高い条件で行う。これにより、下層配線３１がワード線１２よりも下層に形成されるため、ワード線１２と同層レベルには他の配線が存在しないと共に、接続孔４２を更にワード線１２に近づけることができ、しかも一括エッチングによって容易に形成できる。

次に図１３（ｉ）に示すように、接続孔４２にＷ−プラグ４０を埋め込んだ後、図１３（ｊ）に示すようにバリア層５１、反強磁性体層５２及び強磁性体層５３からなるピン層６０、トンネル絶縁膜５４と、強磁性体層（記憶層）５５及びキャップ層５６からなるフリー層５０を実施の形態１−１と同様の材料を用いて順次ＰＶＤ法で堆積する。これにより、後述する読み出し用配線２２を接続するプラグ４０とワード線１２との距離を小さくすることができる。

次に図１３（ｋ）に示すように、Ｐ−ＴＥＯＳ膜３８を２００ｎｍ堆積した後、フォトレジスト膜４３をマスクに反応性イオンエッチング技術でＰ−ＴＥＯＳ膜３８をパターニングする。

次に図１４（ｌ）に示すように、フォトレジスト膜を除去後、Ｐ−ＴＥＯＳ膜３８をマスクに反応性イオンエッチングにより、キャップ層５６及び上部の強磁性体５５からなるフリー層５０をエッチングする。エッチングは上部の強磁性体５５を完全に除去後、トンネル絶縁膜５４中で終わるように条件を設定する。この際、キャップ層５６上にＰ−ＴＥＯＳ膜３８が１００ｎｍ以上残るようにする。エッチングガスはＣｌを含んだハロゲンガス又はＣＯにＮＨ₃を添加したガス系等が用いられる。

次に図１４（ｍ）に示すように、フォトレジスト４４とＰ−ＴＥＯＳ膜３８をマスクにトンネル絶縁膜５４の残りと、下層強磁性体層５３、下地反強磁性体層５２及びバリア層５１からなるピン層６０をエッチングして磁化固定層及び下地に接続する配線パターンを形成する。

図１４（ｎ）に示すように、ＳｉＯ₂又はＡｌ₂Ｏ₃等の絶縁膜４８を全面にＣＶＤ又はＰＶＤ法で堆積した後、ＣＭＰによって絶縁膜４８及びＰ−ＴＥＯＳ膜３８を平坦化研磨して、ＴＭＲ最上層のキャップ層５６を露出させる。この露出部分はビット線との自己整合コンタクトになる。

図１４（ｏ）に示すように、標準的な配線形成技術によって、ビット線１１及び周辺回路の配線（図示省略）、ボンディングパッド領域（図示省略）を形成する。更に全面にプラズマシリコン窒素膜４６を堆積し、ボンディングパッド部を開口してＬＳＩのウェーハプロセス工程を完了する。

実施の形態２−１及び実施の形態２−２によれば、下層配線３１がワード線１２よりも下層に形成されると共に、いずれもワード線１２の上面及び側面がエッチング選択性の材料（上面が符号３７、側面が符号４７）で覆われ、下層配線３１上に形成したプラグ３４に接続するための接続孔４２を形成し、読み出し用配線２２を接続孔４２内に延設してプラグ３４に直接接続する（実施の形態２−１）、又は下層配線３１に到達する接続孔全体にプラグ４０を設けて、このプラグ４０に読み出し用配線２２を接続する（実施の形態２−２）。従って、ワード線１２の上面及び側面がエッチング選択性のある材料で被覆されていることにより、いずれの場合も接続孔４２の形成時にワード線１２がエッチング選択性のある材料で保護される。

このため、接続孔４２の形成時にワード線１２を損傷させる恐れがない。従って、ワード線１２に近接位置にて容易に接続孔４０を形成できるので、読み出し用配線２２を接続孔４２に延設し、またはプラグを介して下層配線３１に接続することにより、接続孔４２に形成した読み出し用配線２２又はプラグ４０とワード線１２との距離を実施の形態１よりも更に縮小することができ、図１（ｂ）における接続孔４２とワード線１２との間をＦ／２以下に縮小し、ビット線１１に沿う方向のサイズを３．２Ｆに縮小することができる。

つまり、本実施の形態の構造では、ＴＭＲ素子１０の一層下にあるワード線１２を通常使われるシリコン酸化膜系の層間膜に対してエッチング選択比が高く、耐圧の高いＰ−ＳｉＮ膜やＡｌ₂Ｏ₃膜で覆うことにより、実施の形態１の構造よりも更に、読み出し用配線２２を接続するプラグ３４又は４０とワード線１２との距離を縮小できる。その結果、０．１８μｍデザインで考えれば、Ｆは０．２７μｍで耐圧確保分の余裕は取る必要がないため、合わせ余裕を約０．２Ｆ分だけとればよいので、ビット線に沿った方向の長さは３．２Ｆ（図３９における４Ｆに対応）になり、メモリセルサイズは９．６Ｆ²（３．２Ｆ×ビット線に直交する方向（３Ｆ））となる。

実施の形態３
図１５は本実施の形態のＭＲＡＭの概略構成図を示す。図示の如く、上記の各実施の形態と同様にワード線１２と同層レベルにはランディングパッドは存在せず、読み出し用配線と下層配線３１との接続は、ＴＭＲ素子１０下部の導電性層７０に接続された局所配線２２Ａによりなされる構造である。従って、局所配線２２Ａの形成領域は少なくてよいため、ワード線１２との距離を実施の形態１と同様に３．５Ｆ（図３９における４Ｆに対応）に縮小したものである。

＜実施の形態３−１＞
図１６〜図１９によりその製造プロセスを説明する。

まず図１６（ａ）に示すように、６００ｎｍの厚さの下層配線３１上にＨＤＰ膜３２を８００ｎｍ、続いてＰ−ＴＥＯＳ膜３３を１２００ｎｍを順次堆積後、図１６（ｂ）に示すように、下層配線３１上に７００ｎｍ絶縁膜を残すようにＣＭＰする。

次に図１６（ｃ）に示すように、リソグラフィ／エッチング技術で下層配線３１と電気的に接続する接続孔（図示省略）を開孔し、この接続孔にＷ−ＣＶＤ後、ＣＭＰしてＷ−プラグ３４を形成する。

次に図１６（ｄ）に示すように、Ｐ−ＳｉＮ膜を５０ｎｍ（図示省略）及びＰ−ＴＥＯＳ膜３５を４００ｎｍ順次堆積する。次に図１６（ｅ）に示すように、不図示のフォトレジスト膜をマスクにＰ−ＴＥＯＳ膜３５をエッチングして抜いた後、Ｐ−ＳｉＮ膜をエッチングして配線溝（図示省略）を形成し、この配線溝に、Ｔａ／ＴａＮ／Ｃｕシード層を順次スパッタデポ（図示省略）した後、Ｃｕ鍍金して配線溝を埋め込み、次いでＣＭＰで配線溝の表面を平坦化してワード線１２を形成する。次に図１６（ｆ）に示すように、Ｐ−ＳｉＮ膜３７を５０ｎｍを堆積する。これにより、ワード線１２よりも下層に下層配線３１が形成される。

次に図１７（ｇ）に示すように、実施の形態１と同様の材料を用いてバリア層５１、反強磁性体層５２、強磁性体層５３からなるピン層６０、トンネル絶縁膜５４、強磁性体層（記憶層）５５及びキャップ層５６からなるフリー層５０を順次ＰＶＤ法で堆積する。

次に図１７（ｈ）に示すように、Ｐ−ＴＥＯＳ膜３８を２００ｎｍ堆積した後、フォトレジスト膜４３をマスクに反応性イオンエッチング技術でＰ−ＴＥＯＳ膜３８をパターニングする。このＰ−ＴＥＯＳ膜３８がＴＭＲ素子の上面を覆うエッチング選択性の膜となる。

次に図１７（ｉ）に示すように、フォトレジスト膜を除去後、Ｐ−ＴＥＯＳ膜３８をマスクに反応性イオンエッチングにより、キャップ層５６及び上部の強磁性体５５からなるフリー層５０をエッチングする。エッチングは上部の強磁性体５５を完全に除去後、トンネル絶縁膜５４中で終わるように条件を設定する。この際、キャップ層５６／記憶層５５上にＰ−ＴＥＯＳ膜３８が１００ｎｍ以上残るようにする。エッチングガスはＣｌを含んだハロゲンガス又はＣＯにＮＨ₃を添加したガス系等が用いられる。

次に図１７（ｊ）に示すように、上面の全面にＰ−ＴＥＯＳ膜３９を２００ｎｍ堆積した後、エッチバックすることにより図１８（ｋ）に示すように、フリー層５０の側面にエッチングマスクとなるサイドウォール４７を形成する。

次に図１８（ｌ）に示すように、フリー層５０を被覆している上面のＰ−ＴＥＯＳ膜３８及びＰ−ＴＥＯＳからなるサイドウォール４７をマスクに、反応性イオンエッチングによりトンネル絶縁膜５４及びピン層６０をエッチングして除去する。エッチングガスはＣｌを含んだハロゲンガス又はＣＯにＮＨ₃を添加したガス系等を用いる。

次に図１８（ｍ）に示すように、フォトレジストマスク４１を形成してプラグ３４に到達する接続孔４２を開孔する。この場合、フォトレジストマスク４１はＰ−ＴＥＯＳ膜３８及びサイドウォール４７の一部分が露出するように形成されているが、Ｐ−ＴＥＯＳ膜３８及びサイドウォール４７によって被覆されている部分のＰ−ＳｉＮ膜３７及びＰ−ＴＥＯＳ膜３５はエッチングされない。これにより、ワード線１２が確実に保護されるため、接続孔４２をワード線１２に近接して、しかも一括エッチングによって容易に形成できる。

次に図１８（ｎ）に示すように、レジストマスク４１を除去して上面の全面にＣｕ膜４９を例えばスパッタにより成膜後、Ｃｕ膜４９をエッチバックすることにより図１９（ｏ）に示すように、上面のＣｕ膜が除去され、トンネル絶縁膜５４とピン層６０の側面及び接続孔４２の側壁面のみにＣｕ膜が残るため、このうち、トンネル絶縁膜５４及びピン層６０の一方の側面から接続孔４２の一方の側壁面にかけて残ったＣｕ膜により局所配線２２Ａが形成され、ワード線１２との距離を小さく形成できる。

次に図１９（ｐ）に示すように、ＳｉＯ₂又はＡｌ₂Ｏ₃等の絶縁膜４５を全面にＣＶＤ又はＰＶＤ法で堆積した後、ＣＭＰによって絶縁膜４５及びＰ−ＴＥＯＳ膜３８を平坦化研磨して、ＴＭＲ最上層のキャップ層５６を露出させる。この露出部分はビット線との自己整合コンタクトになる。

次に図１９（ｑ）に示すように、標準的な配線形成技術によって、ビット線１１及び周辺回路の配線（図示省略）、ボンディングパッド領域（図示省略）を形成する。更に全面にプラズマシリコン窒素膜４６を堆積し、ボンディングパッド部を開口してＬＳＩのウェーハプロセス工程を完了する。

＜実施の形態３−２＞
図２０〜図２３によりその製造プロセスを説明する。

まず図２０（ａ）に示すように、６００ｎｍの厚さの下層メタル配線３１上にＨＤＰ膜３２を８００ｎｍ、続いてＰ−ＴＥＯＳ膜３３を１２００ｎｍ順次堆積後、図２０（ｂ）に示すように、メタル配線３１上に７００ｎｍ絶縁膜を残すようにＣＭＰする。

次に図２０（ｃ）に示すように、Ｐ−ＳｉＮ膜を５０ｎｍ（図示省略）及びＰ−ＴＥＯＳ３５を４００ｎｍ順次堆積する。次に図２０（ｄ）に示すように、不図示のフォトレジスト膜をマスクにＰ−ＴＥＯＳ膜３５をエッチングして抜いた後、Ｐ−ＳｉＮ膜をエッチングして配線溝（図示省略）を形成し、この配線溝にＴａ／ＴａＮ／Ｃｕシード層を順次スパッタデポ（図示省略）した後、Ｃｕ鍍金して配線溝を埋め込み、次いでＣＭＰで配線溝の表面を平坦化してワード線１２を形成する。次に図２０（ｅ）に示すように、Ｐ−ＳｉＮ膜３７を５０ｎｍを堆積する。これにより、下層配線３１がワード線１２よりも下層に形成される。

次に図２１（ｆ）に示すように、実施の形態１と同様の材料を用いてバリア層５１、反強磁性体層５２及び強磁性体層５３からなるピン層６０、トンネル絶縁膜５４、強磁性体層（記憶層）５５及びキャップ層５６からなるフリー層５０を順次ＰＶＤ法で堆積して形成する。

次に図２１（ｇ）に示すように、Ｐ−ＴＥＯＳ膜３８を２００ｎｍ堆積した後、フォトレジスト膜４３をマスクに反応性イオンエッチング技術でＰ−ＴＥＯＳ膜３８をパターニングする。このＰ−ＴＥＯＳ膜３８がＴＭＲ素子の上面を覆うエッチング選択性の膜となる。

次に図２１（ｈ）に示すように、フォトレジスト膜を除去後、Ｐ−ＴＥＯＳ膜３８をマスクに反応性イオンエッチングにより、キャップ層５６及び上部の強磁性体５５からなるフリー層５０をエッチングする。エッチングは上部の強磁性体５５を完全に除去後、トンネル絶縁膜５４中で終わるように条件を設定する。この際、キャップ層５６／記憶層５５上にＰ−ＴＥＯＳ膜３８が１００ｎｍ以上残るようにする。エッチングガスはＣｌを含んだハロゲンガス又はＣＯにＮＨ₃を添加したガス系等が用いられる。

次に図２１（ｉ）に示すように、上面の全面にＰ−ＴＥＯＳ膜３９を２００ｎｍ堆積した後、エッチバックすることにより図２２（ｊ）に示すように、フリー層５０の側面にエッチングマスクとなるサイドウォール４７を形成する。

次に図２２（ｋ）に示すように、フリー層５０を被覆している上面のＰ−ＴＥＯＳ膜３８及びＰ−ＴＥＯＳからなるサイドウォール３９をマスクに、反応性イオンエッチングによりトンネル絶縁膜５４及びピン層６０をエッチングして除去する。エッチングガスはＣｌを含んだハロゲンガス又はＣＯにＮＨ₃を添加したガス系等を用いる。

次に図２２（ｌ）に示すように、フォトレジストマスク４１を形成して下層配線３１に到達する接続孔４２を開孔する。この場合、フォトレジストマスク４１はＰ−ＴＥＯＳ膜３８及びサイドウォール３９の一部分が露出するように形成されているが、Ｐ−ＴＥＯＳ膜３８及びサイドウォール３９によって被覆されている部分のＰ−ＳｉＮ膜３７及びＰ−ＴＥＯＳ膜３５はエッチングされない。これにより、ワード線１２が確実に保護されるため、接続孔４２をワード線１２に近接して、しかも一括エッチングによって容易に形成できる。

次に図２２（ｍ）に示すように、レジストマスク４１を除去して上面の全面にＣｕ膜４９を例えばスパッタにより成膜後、Ｃｕ膜４９をエッチバックすることにより図２３（ｎ）に示すように、上面のＣｕ膜が除去され、トンネル絶縁膜５４とピン層６０の側面及び接続孔４２の側壁面のみにＣｕ膜が残るため、このうち、トンネル絶縁膜５４及びピン層６０の一方の側面から接続孔の一方の側壁面にかけて残ったＣｕ膜により局所配線２２Ａが形成され、ワード線１２との距離を小さく形成できる。

次に図２３（ｏ）に示すように、ＳｉＯ₂又はＡｌ₂Ｏ₃等の絶縁膜４５を全面にＣＶＤ又はＰＶＤ法で堆積した後、ＣＭＰによって絶縁膜４５及びＰ−ＴＥＯＳ膜３８を平坦化研磨して、ＴＭＲ最上層のキャップ層５６を露出させる。この露出部分はビット線との自己整合コンタクトになる。

次に図２３（ｐ）に示すように、標準的な配線形成技術によって、ビット線１１及び周辺回路の配線（図示省略）、ボンディングパッド領域（図示省略）を形成する。更に全面にプラズマシリコン窒素膜４６を堆積し、ボンディングパッド部を開口してＬＳＩのウェーハプロセス工程を完了する。

実施の形態３によれば、下層配線３１がワード線１２よりも下層に形成されると共に、ＴＭＲ素子１０のフリー層５０の上面及び側面をエッチング選択性の材料（上面が符号３８、側面が符号３９）で覆ってマスクを形成し、このマスクとレジストマスク４１とをマスクに、下層配線３１上に形成したプラグ３４に接続する接続孔４２を形成（実施の形態３−１）し、又は下層配線３１に到達する接続孔４２を形成（実施の形態３-２）し、トンネル絶縁膜５４及びピン層６０の側面から接続孔４２の側壁面にかけての局所配線２２Ａにより読み出し用配線が形成され、プラグ３４を介して又は直接下層配線３１に接続される。

しかし、ＴＭＲ素子１０のフリー層５０の上面及び側面がエッチング選択性のあるマスクで被覆されているため、接続孔４２の形成時に、このマスク下方に存在するワード線１２が確実に保護が可能であることにより、ワード線１２に近接して接続孔４２を容易に形成できるので、局所配線２２Ａとワード線１２との距離が実施の形態１と同様に縮小されたサイズのメモリセルを容易に形成することができる。

その結果、図３９に示したように、従来構造のＭＲＡＭでは、ビット線に沿った方向のＭＲＡＭ領域として４Ｆが必要であったのに比べて、実施の形態１と同様に０．５Ｆ縮小して３．５Ｆ（４Ｆ−０．５Ｆ）にすることができ、メモリセルサイズは１０．５Ｆ²（ビット線に沿った方向（３．５Ｆ）×ビット線に直交する方向（３Ｆ））とすることができる。

実施の形態４
図２４は本実施の形態のＭＲＡＭの概略構成図を示す。図示の如く、上記の各実施の形態と同様に、ワード線１２と同層レベルにはランディングパッドは存在せず、読み出し用配線と下層配線３１との接続は、ＴＭＲ素子１０の下部導電性層７０接続された局所配線２２Ａによってなされ、更に、ワード線１２の上面及び側面がエッチング選択性のある材料で被覆される構造にすることにより、接続孔４２をワード線１２に更に近接して形成できるためワード線１２と局所配線２２Ａとの距離を更に縮小し、ビット線に沿う方向のＭＲＡＭのサイズを３Ｆ（図３９における４Ｆに対応）に縮小したものである。

＜実施の形態４−１＞
図２５〜図２８によりその製造プロセスを説明する。

まず、図２５（ａ）に示すように、６００ｎｍの厚さの下層配線３１上にＨＤＰ膜３２を８００ｎｍ、続いて、Ｐ−ＴＥＯＳ膜３３を１２００ｎｍを順次堆積後、図２５（ｂ）に示すように、下層配線３１上に７００ｎｍ絶縁膜を残すようにＣＭＰする。

次に図２５（ｃ）に示すように、リソグラフィ／エッチング技術で下層配線３１と電気的に接続する接続孔（図示省略）を開孔し、この接続孔にＷ−ＣＶＤ後、ＣＭＰしてＷ−プラグ３４を形成する。

次に図２５（ｄ）に示すように、メタル多層膜３６（例えばＴｉ／ＴｉＮ／Ａｌ−０．５％Ｃｕ＝１０／３０／７００ｎｍ）をスパッタデポし、続いてＰ−ＳｉＮ膜３７を１００ｎｍを堆積後、図２５（ｅ）に示すように、フォトレジスト膜４１をマスクにＰ−ＳｉＮ膜３７及びメタル多層膜３６をエッチングしてワード線１２を形成する。これにより、下層配線３１がワード線１２よりも下層に形成される。

次に図２５（ｆ）に示すように、Ｐ−ＳｉＮ膜４７を５０ｎｍ堆積してエッチバックすることにより、図２６（ｇ）に示すように、ワード線１２の側面にＰ−ＳｉＮからなるサイドウォール４７を形成する。この時、ワード線１２上にＰ−ＳｉＮ膜３７が７０ｎｍ以上残るようにオーバーエッチング量を設定する。

次に図２５（ｈ）に示すように、ＳｉＯ₂又はＡｌ₂Ｏ₃等の絶縁膜４５を全面にＣＶＤ又はＰＶＤ法で堆積した後、ＣＭＰによってＰ−ＳｉＮ膜３７を露出させるまで絶縁膜４５を平坦化研磨する。

次に図２６（ｉ）に示すように、実施の形態１と同様の材料を用いてバリア層５１、反強磁性体層５２及び強磁性体層５３からなるピン層６０、トンネル絶縁膜５４、強磁性体層（記憶層）５５及びキャップ層５６からなるフリー層５０を順次ＰＶＤ法で堆積して形成する。

次に図２６（ｊ）に示すように、Ｐ−ＴＥＯＳ膜３８を２００ｎｍ堆積した後、フォトレジスト膜４３をマスクに反応性イオンエッチング技術でＰ−ＴＥＯＳ膜３８をパターニングする。このＰ−ＴＥＯＳ膜３８がＴＭＲ素子の上面を覆うエッチング選択性の膜となる。

次に図２６（ｋ）に示すように、フォトレジスト膜を除去後、Ｐ−ＴＥＯＳ膜３８をマスクに反応性イオンエッチングにより、キャップ層５６及び上部の強磁性体５５からなるフリー層５０をエッチングする。エッチングは上部の強磁性体５５を完全に除去後、トンネル絶縁膜５４中で終わるように条件を設定する。この際、キャップ層５６／記憶層５５上にＰ−ＴＥＯＳ膜３８が１００ｎｍ以上残るようにする。エッチングガスはＣｌを含んだハロゲンガス又はＣＯにＮＨ₃を添加したガス系等が用いられる。

次に図２７（ｌ）に示すように、上面の全面にＰ−ＴＥＯＳ膜３９を２００ｎｍ堆積した後、エッチバックすることにより図２７（ｍ）に示すように、フリー層５０の側面にエッチングマスクとなるサイドウォール３９を形成する。

次に図２７（ｎ）に示すように、フリー層５０を被覆している上面のＰ−ＴＥＯＳ膜３８及びＰ−ＴＥＯＳからなるサイドウォール３９をマスクに、反応性イオンエッチングによりトンネル絶縁膜５４及びピン層６０をエッチングして除去する。エッチングガスはＣｌを含んだハロゲンガス又はＣＯにＮＨ₃を添加したガス系等を用いる。

次に図２７（ｏ）に示すように、フォトレジストマスク４１を形成して下層配線３１上に形成したプラグ３４に到達する接続孔４２を開孔する。この場合、レジストマスク４１はＰ−ＴＥＯＳ膜３８及びサイドウォール３９の一部分が露出するように形成されているが、ＴＭＲ素子１０の下方に存在するワード線１２はその上面及び側面をエッチング選択性の材料で囲まれている上に、Ｐ−ＴＥＯＳ膜３８及びサイドウォール３９で上部を覆われている絶縁膜４５は、接続孔４２開孔時にもエッチングされないため、更に安全にワード線１２を保護できる。従って、接続孔４２を更にワード線１２に近づけて一括エッチングによって容易に形成することが可能になり、この接続孔４２に形成する後述の局所配線２２Ａとワード線１２との距離を更に縮小することができる。

次に図２８（ｐ）に示すように、レジストマスク４１を除去して上面の全面にＣｕ膜４９を例えばスパッタにより成膜後、Ｃｕ膜４９をエッチバックすることにより図２８（ｑ）に示すように、上面のＣｕ膜が除去され、トンネル絶縁膜５４とピン層６０の側面及び接続孔４２の側壁面のみにＣｕ膜が残るため、このうち、接続孔４２の一方の側壁面にかけて残ったＣｕ膜により、局所配線２２Ａが形成される。

次に図２８（ｒ）に示すように、ＳｉＯ₂又はＡｌ₂Ｏ₃等の絶縁膜４８を全面にＣＶＤ又はＰＶＤ法で堆積した後、ＣＭＰによって絶縁膜４８及びＰ−ＴＥＯＳ膜３８を平坦化研磨して、ＴＭＲ最上層のキャップ層５６を露出させる。この露出部分はビット線との自己整合コンタクトになる。

次に図２８（ｓ）に示すように、標準的な配線形成技術によって、ビット線１１及び周辺回路の配線（図示省略）、ボンディングパッド領域（図示省略）を形成する。更に全面にプラズマシリコン窒素膜４６を堆積し、ボンディングパッド部を開口してＬＳＩのウェーハプロセス工程を完了する。

＜実施の形態４−２＞
図２９〜図３２によりその製造プロセスを説明する。

まず、図２９（ａ）に示すように、６００ｎｍの厚さの下層配線３１上にＨＤＰ膜３２を８００ｎｍ、続いて、Ｐ−ＴＥＯＳ膜３３を１２００ｎｍを順次堆積後、図２９（ｂ）に示すように、下層配線３１上に７００ｎｍ絶縁膜を残すようにＣＭＰする。

次に図２９（ｃ）に示すように、メタル多層膜３６（例えばＴｉ／ＴｉＮ／Ａｌ−０．５％Ｃｕ＝１０／３０／７００ｎｍ）をスパッタデポし、続いてＰ−ＳｉＮ膜３７を１００ｎｍを堆積後、図２９（ｄ）に示すように、フォトレジスト膜４１をマスクにＰ−ＳｉＮ膜３７及びメタル多層膜３６をエッチングしてワード線１２を形成する。これにより、下層配線３１をワード線１２よりも下層に形成できる。

次に図２９（ｅ）に示すように、Ｐ−ＳｉＮ膜４７を５０ｎｍ堆積してエッチバックすることにより、図２９（ｆ）に示すように、ワード線１２の側面にＰ−ＳｉＮからなるサイドウォール４７を形成する。この時、ワード線１２上にＰ−ＳｉＮ膜３７が７０ｎｍ以上残るようにオーバーエッチング量を設定する。

次に図３０（ｇ）に示すように、ＳｉＯ₂又はＡｌ₂Ｏ₃等の絶縁膜４５を全面にＣＶＤ又はＰＶＤ法で堆積した後、ＣＭＰによってＰ−ＳｉＮ膜３７を露出させるまで絶縁膜４５を平坦化研磨する。

次に図３０（ｈ）に示すように、実施の形態１と同様の材料を用いてバリア層５１、反強磁性体層５２及び強磁性体層５３からなるピン層６０、トンネル絶縁膜５４、強磁性体層（記憶層）５５及びキャップ層５６からなるフリー層５０を順次ＰＶＤ法で堆積して形成する。

次に図３０（ｉ）に示すように、Ｐ−ＴＥＯＳ膜３８を２００ｎｍ堆積した後、フォトレジスト膜４３をマスクに反応性イオンエッチング技術でＰ−ＴＥＯＳ膜３８をパターニングする。このＰ−ＴＥＯＳ膜３８がＴＭＲ素子の上面を覆うエッチング選択性の膜となる。

次に図３０（ｊ）に示すように、フォトレジスト膜を除去後、Ｐ−ＴＥＯＳ膜３８をマスクに反応性イオンエッチングにより、キャップ層５６及び上部の強磁性体５５からなるフリー層５０をエッチングする。エッチングは上部の強磁性体５５を完全に除去後、トンネル絶縁膜５４中で終わるように条件を設定する。この際、キャップ層５６／記憶層５５上にＰ−ＴＥＯＳ膜３８が１００ｎｍ以上残るようにする。エッチングガスはＣｌを含んだハロゲンガス又はＣＯにＮＨ₃を添加したガス系等が用いられる。

次に図３１（ｋ）に示すように、上面の全面にＰ−ＴＥＯＳ膜３９を２００ｎｍ堆積した後、エッチバックすることにより図３１（ｌ）に示すように、フリー層５０の側面にエッチングマスクとなるサイドウォール３９を形成する。

次に図３１（ｍ）に示すように、フリー層５０を被覆している上面のＰ−ＴＥＯＳ膜３８及びＰ−ＴＥＯＳからなるサイドウォール３９をマスクに、反応性イオンエッチングによりトンネル絶縁膜５４及びピン層６０をエッチングして除去する。エッチングガスはＣｌを含んだハロゲンガス又はＣＯにＮＨ₃を添加したガス系等を用いる。

次に図３１（ｎ）に示すように、フォトレジストマスク４１を形成して下層配線３１に到達する接続孔４２を開孔する。この場合、レジストマスク４１はＰ−ＴＥＯＳ膜３８及びサイドウォール３９の一部分が露出するように形成されているが、ＴＭＲ素子１０の下方に存在するワード線１２はその上面及び側面をエッチング選択性の材料で囲まれている上に、Ｐ−ＴＥＯＳ膜３８及びサイドウォール３９で上部を覆われている絶縁膜４５は、接続孔４２開孔時にもエッチングされないため、更に安全にワード線１２を保護できる。従って、接続孔４２を更にワード線１２に近づけて一括エッチングによって容易に形成することが可能になり、この接続孔４２の壁面に沿って後述する局所配線を形成することができる。

次に図３２（ｏ）に示すように、レジストマスク４１を除去して上面の全面にＣｕ膜４９を例えばスパッタにより成膜後、Ｃｕ膜４９をエッチバックすることにより図３２（ｐ）に示すように、上面のＣｕ膜が除去され、トンネル絶縁膜５４とピン層６０の側面及び接続孔４２の側壁面のみにＣｕ膜が残るため、このうち、トンネル絶縁膜５４及びピン層６０の一方の側面から接続孔４２の一方の側壁面にかけて残ったＣｕ膜により局所配線２２Ａが形成され、ワード線１２との距離を小さく形成できる。

次に図３２（ｑ）に示すように、ＳｉＯ₂又はＡｌ₂Ｏ₃等の絶縁膜４８を全面にＣＶＤ又はＰＶＤ法で堆積した後、ＣＭＰによって絶縁膜４８及びＰ−ＴＥＯＳ膜３８を平坦化研磨して、ＴＭＲ最上層のキャップ層５６を露出させる。この露出部分はビット線との自己整合コンタクトになる。

次に図３２（ｒ）に示すように、標準的な配線形成技術によって、ビット線１１及び周辺回路の配線（図示省略）、ボンディングパッド領域（図示省略）を形成する。更に全面にプラズマシリコン窒素膜４６を堆積し、ボンディングパッド部を開口してＬＳＩのウェーハプロセス工程を完了する。

実施の形態４によれば、下層配線３１がワード線１２よりも下層に形成されると共に、ＴＭＲ素子１０のフリー層５０の上面及び側面をエッチング選択性の材料（上面が符号３８、側面が符号３９）で覆ってマスクを形成し、このマスクとレジストマスク４１とをマスクに、下層配線３１上に形成したプラグ３４に接続するための接続孔４２を形成（実施の形態４−１）し、又はフリー層５０の上面及び側面のマスクに加え、ワード線１２の上面及び側面もエッチング選択性の材料で囲み、フリー層５０のマスクとレジストマスクをマスクに、下層配線３１に到達する接続孔４２を形成（実施の形態４-２）し、トンネル絶縁膜５４及びピン層６０の側面から接続孔４２の側壁面にかけての局所配線２２Ａにより、読み出し用配線が形成され、プラグ３４を介して又は直接下層配線３１に接続される。

しかし、ＴＭＲ素子１０のフリー層５０の上面及び側面がエッチング選択性のあるマスクで被覆されているため、接続孔４２の形成時に、このマスク下方に存在するワード線１２が保護される（実施の形態４−１）と共に、ワード線１２自体が更にエッチング選択性のある材料で囲まれている（実施の形態４−２）場合は、更にワード線１２の保護機能が高くなる。従って、接続孔４２の形成が容易であると共に、いずれの場合も接続孔４２とワード線１２との間の距離を縮小できると共に、図１（ｂ）における接続孔４２の領域下が縮小される結果、ビット線１１に沿った方向のサイズをＦ相当分縮小し、図３９に示した従来サイズ４Ｆを３Ｆにすることができる。

その結果、図３９に示したように、従来構造のＭＲＡＭでは、ビット線に沿った方向のＭＲＡＭサイズとして４Ｆが必要であったのに比べて、本実施の形態では１Ｆを縮小して３Ｆ（４Ｆ−１Ｆ）にすることができ、メモリセルサイズは９Ｆ²（ビット線に沿った方向（３Ｆ）×ビット線に直交する方向（３Ｆ））とすることができる。

上記した各実施の形態は、本発明の技術的思想に基づいて種々に変形することができる。

例えば、読み出し用配線２２の配線パターンは、フリー層５０（キャップ層５６、記憶層５５）を除く他の層（トンネル絶縁膜５４と、強磁性体層５３、反強磁性体層５２及びバリア層５１からなるピン層６０）で構成したが、これに限らず、例えばピン層６０又はバリア層５１のみで形成してもよい。これにより、読み出し用配線２２に用いる材料以外の材料は、ＴＭＲ素子形成に必要な場所のみに設けることができるため、材料を節約し、工程を簡素化できる。

また、下層配線３１上に形成するプラグ３４を省略して、全てを読み出し用配線２２の延設により、下層配線３１と直接接続してもよい。

また、プラグ３４はダマシン法による電解めっきに限らず無電解めっきでもよく、実施の形態３等におけるＣｕ膜４９は無電解めっきでなくダマシン法による電解めっきで形成してもよい。

また、実施の形態３及び実施の形態４において、ＴＭＲ素子１０の上面及び側面にエッチング選択性のある材料を設けたが、上面の材料は省略してもよい。上面にこの材料がなくても、レジストマスクで上面全体を覆うことにより、接続孔４２を形成できる。

また、各実施の形態における製造プロセス及び使用材料等は、実施の形態以外の適宜であってよい。

本発明の実施の形態１を示す（ａ）はＭＲＡＭの概略構成図、（ｂ）は平面図である。 同、ＭＲＡＭの製造プロセスを示す図である。 同、ＭＲＡＭの製造プロセスを示す図である。 同、ＭＲＡＭの製造プロセスを示す図である。 本発明の参考例１によるＭＲＡＭの製造プロセスを示す図である。 同、ＭＲＡＭの製造プロセスを示す図である。 同、ＭＲＡＭの製造プロセスを示す図である。 本発明の実施の形態２を示すＭＲＡＭの概略構成図である。 同、ＭＲＡＭの製造プロセスを示す図である。 同、ＭＲＡＭの製造プロセスを示す図である。 同、ＭＲＡＭの製造プロセスを示す図である。 本発明の参考例２によるＭＲＡＭの製造プロセスを示す図である。 同、ＭＲＡＭの製造プロセスを示す図である。 同、ＭＲＡＭの製造プロセスを示す図である。 本発明の実施の形態３を示すＭＲＡＭの概略構成図である。 同、実施の形態３−１によるＭＲＡＭの製造プロセスを示す図である。 同、実施の形態３−１によるＭＲＡＭの製造プロセスを示す図である。 同、実施の形態３−１によるＭＲＡＭの製造プロセスを示す図である。 同、実施の形態３−１によるＭＲＡＭの製造プロセスを示す図である。 同、実施の形態３−２によるＭＲＡＭの製造プロセスを示す図である。 同、実施の形態３−２によるＭＲＡＭの製造プロセスを示す図である。 同、実施の形態３−２によるＭＲＡＭの製造プロセスを示す図である。 同、実施の形態３−２によるＭＲＡＭの製造プロセスを示す図である。 本発明の実施の形態４を示すＭＲＡＭの概略構成図である。 同、実施の形態４−１によるＭＲＡＭの製造プロセスを示す図である。 同、実施の形態４−１によるＭＲＡＭの製造プロセスを示す図である。 同、実施の形態４−１によるＭＲＡＭの製造プロセスを示す図である。 同、実施の形態４−１によるＭＲＡＭの製造プロセスを示す図である。 同、実施の形態４−２によるＭＲＡＭの製造プロセスを示す図である。 同、実施の形態４−２によるＭＲＡＭの製造プロセスを示す図である。 同、実施の形態４−２によるＭＲＡＭの製造プロセスを示す図である。 同、実施の形態４−２によるＭＲＡＭの製造プロセスを示す図である。 ＭＲＡＭのＴＭＲ素子の概略斜視図である。 ＭＲＡＭのメモリセル部の一部の概略斜視図である。 ＭＲＡＭのメモリセルの概略断面図である。 ＭＲＡＭの等価回路図である。 ＭＲＡＭの書き込み時の磁界応答特性図である。 ＭＲＡＭの読み出し動作原理図である。 従来例による１選択素子と１ＴＭＲ素子の概略図を示し、（ａ）は平面図、（ｂ）は（ａ）のｂ−ｂ線断面図である。

符号の説明

１０…ＴＭＲ端子、１１…ビット線、１２…ワード線、２２…読み出し用配線、
２２Ａ…局所配線、３０、３１…下層配線、３２…ＨＤＰ膜、
３３、３５、３８…Ｐ−ＴＥＯＳ膜、３４、４０…コンタクトプラグ、３６…多層膜、
３７、４６…Ｐ−ＳｉＮ膜、４１、４３、４４…フォトレジスト膜、４２…接続孔、
４５、４８…ＳｉＯ₂膜、３９、４７…サイドウォール、４９…Ｃｕ膜、
５０…フリー層、５１…バリア層、５２…反強磁性体層、５３…強磁性体層、
５４…トンネル絶縁膜、５５…記憶層、５６…キャップ層、６０…ピン層、
７０…ＴＭＲ素子の下部導電性層、Ｃ…境界

Claims (12)

1. 磁化方向が固定された磁化固定層と、トンネルバリア層と、磁化方向の変化が可能な磁性層とが積層されてなるトンネル磁気抵抗効果素子によってメモリ素子が構成され、このメモリ素子の前記磁性層とは反対の面側に絶縁層を介して設けられた第１の導電層と、前記メモリ素子の前記磁性層側に設けられた第２の導電層とに流す電流によって前記メモリ素子に情報を書き込み、前記絶縁層に設けられた接続孔を介し前記メモリ素子の読み出し用配線から前記書き込み情報を読み出すように構成され、
   前記読み出し用配線が、前記磁化固定層の構成材料のパターニングによって、前記磁 性層の下部から延設して形成され、
   前記接続孔が、前記第１の導電層を埋め込んでいる絶縁層を厚さ方向に貫通した深さ 位置まで延設され、
   この深さ位置まで、前記磁化固定層構成材料からなる膜状の前記読み出し用配線が前 記接続孔の内壁面に延設され、この延設された膜状の読み出し用配線が前記第１の導電 層よりも深い位置に存在する下部配線に接続されている、
   磁気メモリ装置。
2. 前記読み出し用配線が、前記下部配線上の接続孔に被着した導電性プラグの位置まで前記膜状の配線として延設され、この導電性プラグに接続され、この導電性プラグによって前記下部配線に接続されている、請求項１に記載した磁気メモリ装置。
3. 前記導電性プラグが前記第１の導電層よりも深い位置に形成されている、請求項２に記載した磁気メモリ装置。
4. 前記第１の導電層の少なくとも側面が、前記第１の導電層を埋め込んだ絶縁層に対してエッチング選択性のある材料で被覆されている、請求項１〜３のいずれか１項に記載した磁気メモリ装置。
5. 前記メモリ素子の前記磁化固定層より上部の構成層がパターニングされ、このパターンの少なくとも側面が、前記上部の構成層より下部の構成層と、少なくとも前記第１の導電層を埋め込んだ絶縁層とに対してエッチング選択性のある材料で被覆されている、請求項４に記載した磁気メモリ装置。
6. 前記磁化固定層と前記磁性層との間に絶縁体層が挟持され、前記メモリ素子の上部及び下部に設けられたビットライン及びワードラインにそれぞれ電流を流すことによって誘起される磁界で前記磁性層を所定方向に磁化して情報を書き込み、この書き込み情報を前記トンネルバリア層としての前記絶縁体層を介してのトンネル磁気抵抗効果によって読み出すように構成された、請求項１に記載した磁気メモリ装置。
7. 磁化方向が固定された磁化固定層と、トンネルバリア層と、磁化方向の変化が可能な磁性層とが積層されてなるトンネル磁気抵抗効果素子によってメモリ素子が構成され、このメモリ素子の前記磁性層とは反対の面側に絶縁層を介して設けられた第１の導電層と、前記メモリ素子の前記磁性層側に設けられた第２の導電層とに流す電流によって前記メモリ素子に情報を書き込み、前記絶縁層に設けられた接続孔を介し前記メモリ素子の読み出し用配線から前記書き込み情報を読み出すように構成された磁気メモリ装置の製造方法であって、
   前記第１の導電層よりも深い位置に形成した第１の絶縁層に、前記読み出し用配線と 接続される下部配線を埋め込む工程と、
   前記第１の絶縁層上に形成した第２の絶縁層に、前記第１の導電層を埋め込む工程と 、
   前記第２の絶縁層を厚さ方向に貫通した深さ位置まで前記接続孔を延設して形成する 工程と、
   この接続孔の内壁面を含む表面上に、前記トンネル磁気抵抗効果素子の各構成層を堆 積させる工程と、
   これらの各構成層のうち磁性層構成材料をパターニングして前記磁性層を形成する工 程と、
   前記各構成層のうち磁化固定層構成材料をパターニングして、前記磁化固定層を形成 すると共に、前記深さ位置まで前記磁性層の下部から前記接続孔の内壁面に延設された 膜状の前記読み出し用配線を形成し、この読み出し用配線を前記第１の導電層よりも深 い位置に存在する前記下部配線に接続する工程と
   を有する、磁気メモリ装置の製造方法。
8. 前記読み出し用配線を、前記下部配線上の接続孔に被着した導電性プラグの位置まで前記膜状の配線として延設し、この導電性プラグに接続し、この導電性プラグによって前記下部配線に接続する、請求項７に記載した磁気メモリ装置の製造方法。
9. 前記導電性プラグを前記第１の導電層よりも深い位置に形成する、請求項８に記載した磁気メモリ装置の製造方法。
10. 前記第１の導電層の少なくとも側面を、前記第１の導電層を埋め込んだ絶縁層に対してエッチング選択性のある材料で被覆し、この被覆材料によって少なくとも前記第２の絶縁層を選択的にエッチングして前記接続孔を形成する、請求項７〜９のいずれか１項に記載した磁気メモリ装置の製造方法。
11. 前記メモリ素子の前記磁化固定層より上部の構成層がパターニングされ、このパターンの少なくとも側面が、前記上部の構成層より下部の構成層と、少なくとも前記第１の導電層を埋め込んだ絶縁層とに対してエッチング選択性のある材料で被覆し、この被覆材料をマスクとして用い、前記下部の構成層及び少なくとも前記第２の絶縁層を選択的にエッチングして前記接続孔を形成する、請求項１０に記載した磁気メモリ装置の製造方法。
12. 前記磁化固定層と前記磁性層との間に絶縁体層が挟持され、前記メモリ素子の上部及び下部に設けられたビットライン及びワードラインにそれぞれ電流を流すことによって誘起される磁界で前記磁性層を所定方向に磁化して情報を書き込み、この書き込み情報を前記トンネルバリア層としての前記絶縁体層を介してのトンネル磁気抵抗効果によって読み出すように構成された前記磁気メモリ装置を製造する、請求項７に記載した磁気メモリ装置の製造方法。

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