JP4590862B2 - 磁気メモリ装置及びその製造方法 - Google Patents

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Description

本発明は、磁化方向が固定された磁化固定層と、磁化方向の変化が可能な磁性層とが積層されてなるメモリ素子からなる磁気ランダムアクセスメモリ、いわゆる不揮発性メモリであるMRAM(Magnetic Random Access Memory)として構成された磁気メモリ装置及びその製造方法に関するものである。
情報通信機器、特に携帯端末などの個人用小型機器の飛躍的な普及に伴い、これを構成するメモリやロジックなどの素子には、高集積化、高速化、低電力化など、一層の高性能化が要求されている。
特に不揮発性メモリは、ユビキタス時代に必要不可欠であると考えられている。電源の消耗やトラブルが生じた場合や、サーバーとネットワークが何らかの障害により切断された場合でも、不揮発性メモリは、個人情報を含めた重要な情報を保護することができる。また、最近の携帯機器は、不要の回路ブロックをスタンバイ状態にしてできるだけ消費電力を抑えるように設計されているが、高速のワークメモリと大容量ストレージメモリを兼ねることができる不揮発性メモリが実現できれば、消費電力とメモリの無駄を無くすことができる。また、高速の大容量不揮発性メモリが実現できれば、電源を入れると瞬時に起動できる“インスタント・オン”機能も可能になってくる。
不揮発性メモリとしては、半導体を用いたフラッシュメモリや、強誘電体を用いたFRAM(Ferroelectric Random Access Memory)なども挙げられる。
しかしながら、フラッシュメモリは、書き込み速度がμ秒のオーダーと遅いという欠点がある。一方、FRAMにおいては、書き換え可能回数が1012〜1014であり、完全にSRAM(Static Random Access Memory)やDRAM(Dynamic Random Access Memory)に置き換えるには持久力(Endurance)が小さく、また強誘電体キャパシタの微細加工が難しいという問題が指摘されている。
これらの欠点を有さない不揮発性メモリとして注目されているのが、MRAM(Magnetic Random Access Memory)とよばれる磁気メモリである。初期のMRAMはJ. M. Daughton, Thin Solid Films vol.216, pp.162-168, 1992で報告されているAMR(anisotropic magnetoresistive)効果やD. D. Tang et al. IEDM Technical Digest, pp995-997, 1997で報告されているGMR(Giant magnetoresistance)効果を使ったスピンバルブをベースにしたものであった。しかし、負荷のメモリセル抵抗が10〜100オームと低いため、読みだし時のビットあたりの消費電力が大きく大容量化が難しいという欠点があった。
一方、TMR(Tunnel Magnetoresistance)効果はR. Meservey et al. Physics Reports, vol.238, pp214-217, 1994で報告されているように抵抗変化率が室温で1〜2%しかなかったが、近年T. Miyazaki et al. J Magnetism & Magnetic Material, vol139, (L231), 1995で報告されているように抵抗変化率20%近く得られるようになり、TMR効果を使ったMRAMに注目が集まるようになってきている。
MRAMは、ナノ磁性体特有のスピン依存伝導現象に基づく磁気抵抗効果を利用した半導体磁気メモリであり、外部から電力を供給することなしに記憶を保持できる不揮発性メモリである。
しかも、MRAMは、構造が単純で、スケーリングも容易であり、また磁気モーメントの回転により記録を行うために書き換え可能回数が大であり、アクセス時間についても非常に高速であることが予想され、既に100MHzで動作可能であることがR. Scheuerlein et al, ISSOC Digest of Technical Papers, pp.128-129, Feb. 2000で報告されている。
MRAMは主に2種類のタイプに分かれる。即ち、クロスポイント型メモリ(USP5640343)と、1選択素子と1TMR素子(1T1J構造)又はこれをコンプリメンタリに用いた2選択素子と2TMR素子(2T2J構造)からなるMRAMに分けられる。
1選択素子と1TMR素子のMRAMについて更に詳細に説明すると、図33に例示するように、MRAMのメモリセルの記憶素子となるTMR素子10は、支持基板9上に設けられた、磁化が比較的容易に回転する記憶層2と磁化固定層4、6とを含む。
磁化固定層は第1の磁化固定層4と第2の磁化固定層6の二つの磁化固定層を持ち、これらの間には、これらの磁性層が反強磁性的に結合するような導電層5が配置されている。記憶層2と磁化固定層4、6には、ニッケル、鉄又はコバルト、或いはこれらの合金からなる強磁性体が用いられ、また導体層5の材料としては、ルテニウム、銅、クロム、金、銀などが使用可能である。第2の磁化固定層6は反強磁性体層7と接しており、これらの層間に働く交換相互作用によって、第2の磁化固定層6は強い一方向の磁気異方性を持つことになる。反強磁性体層7の材料としては、鉄、ニッケル、白金、イリジウム、ロジウムなどのマンガン合金、コバルトやニッケル酸化物などを使用できる。
また、磁性層である記憶層2と第1の磁化固定層4との間には、アルミニウム、マグネシウム、シリコン等の酸化物又は窒化物等からなる絶縁体によるトンネルバリア層3が挟持されており、記憶層2と磁化固定層4との磁気的結合を切るとともに、トンネル電流を流すための役割を担う。これらの磁性層及び導体層は主にスパッタリング法により形成されるが、トンネルバリア層3は、スパッタリングで形成された金属膜を酸化もしくは窒化させることにより得ることができる。トップコート層1は、TMR素子10とこのTMR素子に接続される配線との相互拡散防止、接触抵抗低減及び記憶層2の酸化防止という役割があり、通常は、Cu、Ta、TiN等の材料を使用できる。下地電極層8は、TMR素子と直列に接続されるスイッチング素子との接続に用いられる。この下地層8は反強磁性体層7を兼ねてもよい。
このように構成されたメモリセルにおいては、後述するように、磁気抵抗効果によるトンネル電流変化を検出して情報を読み出すが、その効果は記憶層と磁化固定層との相対磁化方向に依存する。
図34は、一般的なMRAMの一部を簡略化して示す拡大斜視図である。ここでは、簡略化のために読み出し回路部分は省略してあるが、例えば9個のメモリセルを含む、相互に交差するビット線11及び書き込み用ワード線12を有する。これらの交点には、TMR素子10が配置されていて、TMR素子10への書き込みは、ビット線11及び書き込み用ワード線12に電流を流し、これらから発生する磁界の合成磁界によって、ビット線11と書き込み用ワード線12との交点にあるTMR素子10の記憶層2の磁化方向を磁化固定層に対して平行又は反平行にして書き込みを行う。
図35は、メモリセルが例えば4層メタル配線の場合の断面を模式的に示していて、例えばp型シリコン半導体基板13内に形成されたp型ウェル領域内に形成されたゲート絶縁膜15、ゲート電極16、ソース領域17、ドレイン領域18よりなるn型の読み出し用電界効果型トランジスタ19が配置され、その上部に、書き込み用ワード線12、TMR素子10、ビット線11が配置されている。ソース領域17には、ソース電極20を介してセンスラインが接続されている。電界効果トランジスタ19は、読み出しのためのスイッチング素子として機能し、ワード線12とTMR素子10との間から引き出された読み出し用配線22が、ドレイン電極23との間の絶縁層29a〜29gの積層構造の中で、コンタクトプラグ27a〜27c及びランディングパッド28a〜28cを介してドレイン領域18に接続されている。なお、トランジスタ19は、n型又はp型電界効果トランジスタであってよいが、その他、ダイオード、バイポーラトランジスタ、MESFET(Metal Semiconductor Field Transistor)等、各種のスイッチング素子が使える。
図36は、MRAMの等価回路図を示すが、例えば6個のメモリセルを含み、相互に交差するビット線11及び書き込み用ワード線12を有し、これらの書き込み線の交点には、記憶素子10と共に、記憶素子10に接続されて読み出しの際に素子選択を行う電界効果トランジスタ19及びセンスライン21を有する。センスライン21は、センスアンプ21bに接続され、記憶された情報を検出する。なお、図中の符号24は双方向の書き込み用ワード線電流駆動回路、25はビット線電流駆動回路である。
図37は、MRAMの書き込み条件を示すアステロイド曲線であって、印加された磁化容易軸方向磁界HEA及び磁化困難軸方向磁界HHAによる記憶層磁化方向の反転しきい値を示している。このアステロイド曲線の外部に、相当する合成磁界ベクトルが発生すると、磁界変転を生じるが、アステロイド曲線の内部の合成磁界ベクトルは、その電流双安定状態の一方からセルを反転させることはない。また、電流を流しているワード線及びビット線の交点以外のセルにおいても、ワード線又はビット線単独で発生する磁界が印加されるため、それらの大きさが一方向反転磁界Hk以上の場合は、交点以外のセルの磁化方向も反転してしまうため、合成磁界が図中の灰色の領域にある場合のみに、選択されたセルを選択書き込みが可能となるようにしておく。
このように、MRAMでは、ビット線とワード線の2本の書き込み線を使用することにより、アステロイド磁化反転特性を利用して、指定されたメモリセルだけが磁性スピンの反転により書き込むことが一般的である。単一記憶領域における合成磁化は、それに印加された磁化容易軸方向磁界HEAと磁化困難軸方向磁界HHAとのベクトル合成によって決まる。ビット線を流れる書き込み電流は、セルに磁化容易軸方向の磁界HEAを印加し、またワード線を流れる電流は、セルに磁化困難軸方向の磁界HHAを印加する。
図38は、MRAMの読み出し動作を説明するものである。ここでは、TMR素子10の層構成を概略図示しており、上記した磁化固定層を単一層26として示し、記憶層2及びトンネルバリア層3以外は図示省略している。
即ち、上記したように、情報の書き込みは、マトリックス状に配線したビット線11とワード線12との交点の合成磁場によってセルの磁性スピンを反転させて、その向きを”1”、”0”の情報として記録する。また、読み出しは、磁気抵抗効果を応用したTMR効果を利用して行うが、TMR効果とは、磁性スピンの向きによって抵抗値が変化する現象であり、磁性スピンが反平行の抵抗の高い状態と、磁性スピンが平行の抵抗が低い状態により、情報の”1”、”0”を検出する。この読み出しは、ワード線12とビット線11との間に読み出し電流(トンネル電流)を流し、上記の抵抗の高低に応じた出力を上記した読み出し用電界効果トランジスタ19を介してセンスライン21に読み出すことによって行う。
図35に示したように、1選択素子と1TMR素子の場合は、ビット線11に直交する書き込み用ワード線(以下、ワード線と称することがある。)12とTMR素子10とは絶縁層によって電気的に絶縁されていなければならない。従って、読み出し用配線22と他の配線層(下層又は上層)との接続のために接続孔を設けなければならない。更にワード線12と同じ層のランディングパッド28cとの間は所定の間隔が必要であるため、1選択素子と1TMR素子のMRAMでも8F2以下にはできない。
即ち、図39に示すTMR素子10のアスペクト比(A:B)が1:1(図39におけるTMR素子の平面形状がほぼ円形になり、ビット線11に直交する方向の3Fが短くなって2Fになった場合)であっても、MRAMのメモリセルのサイズは8F2(2F×4F(ビット線に沿った方向))以下にはできない。しかし、後述するように、TMR素子10の平面形状はビット線11に直交する方向を長くする必要があるため、図39に示すように楕円形になり、アスペクト比は1:2となる。
このように、ワード線と同層のレベル位置に下層配線が存在するMRAM構造の場合、これに伴う問題の解決策も提案されている(後述の特許文献1参照)が、十分とは言い難い。
米国特許第5940319号公報(第5頁第5欄45行目〜56行目、及びFig10)
図39は、従来型の1選択素子と1TMR素子(1T1J型)のMRAMの概略図を示し、同図(a)は一部の平面図、同図(b)は(a)のb−b線断面図である。図39(b)に示すように、ワード線12は、絶縁層(図示省略)を介してTMR素子10とは電気的に絶縁され、またビット線11に接続されたTMR素子10は、読み出し用配線22により、ワード線12と同じ層に配されたランディングパッド28に接続され、このランディングパッド28はプラグ27を介して更に下方の下層配線30に接続されている。
図39は、MRAMのメモリセルのサイズを示すものであり、平面的には図39(a)に示すように、メモリセル間の境界Cとランディングパッド28及びワード線12との距離、ランディングパッド28とワード線12との距離はそれぞれF/2を確保しなければならないため、ビット線11に沿った方向には4Fの長さが必要である。これに対し、ビット線11と直交する方向では、メモリセル間の境界Cとビット線11との距離F/2及びビット線11の幅(2F)を合わせて3Fが必要である。そして、TMR素子10は実際には楕円形に形成され、楕円の短軸Aと長軸Bのアスペクト比A:Bは磁化容易性の点で例えば1:2が好ましいため、ビット線11と直交する方向の長さは3F以下にはできない。
つまり、現実的にはTMR素子の記憶層は形状異方性からエネルギー的に安定な磁気モーメントの方向が決まるため、磁化反転のバラツキを抑えるためにはTMR素子パターンのアスペクト比は2以上にする必要がある。従って、セルサイズは(TMR素子短辺長(F)+3F)×(TMR素子長辺長(2F)+F)=12F2であり、これ以上縮小することは難しかった。この場合、上記の短辺長方向において、ランディングパッド28の側辺とワード線12、及び読み出し用配線22を下層配線30に接続するための接続孔(図示省略:プラグ27の幅に同じ)との間隔(F/2)をそれぞれ確保すること、即ちワード線12と接続孔との距離をFとする必要がある。
そこで本発明の目的は、セルサイズが縮小された磁気メモリ装置及びその製造方法を提供することにある。
即ち、本発明は、磁化方向が固定された磁化固定層と、トンネルバリア層と、磁化方向の変化が可能な磁性層とが積層されてなるトンネル磁気抵抗効果素子によってメモリ素子が構成され、このメモリ素子の前記磁性層とは反対の面側に絶縁層を介して設けられた第1の導電層と、前記メモリ素子の前記磁性層側に設けられた第2の導電層とに流す電流によって前記メモリ素子に情報を書き込み、前記絶縁層に設けられた接続孔を介し前記メモリ素子の読み出し用配線から前記書き込み情報を読み出すように構成され、
前記接続孔が、前記第1の導電層を埋め込んでいる絶縁層を厚さ方向に貫通した深さ 位置まで延設され、
この深さ位置まで、前記読み出し用配線に連設された膜状の配線が少なくとも前記接 続孔の側壁面に形成され、この膜状の配線を介して、前記読み出し用配線が前記第1の 導電層よりも深い位置に存在する下部配線に接続されている、
磁気メモリ装置(以下、本発明の磁気メモリ装置と称する。)に係るものである。
また、本発明は、磁化方向が固定された磁化固定層と、トンネルバリア層と、磁化方向の変化が可能な磁性層とが積層されてなるトンネル磁気抵抗効果素子によってメモリ素子が構成され、このメモリ素子の前記磁性層とは反対の面側に絶縁層を介して設けられた第1の導電層と、前記メモリ素子の前記磁性層側に設けられた第2の導電層とに流す電流によって前記メモリ素子に情報を書き込み、前記絶縁層に設けられた接続孔を介し前記メモリ素子の読み出し用配線から前記書き込み情報を読み出すように構成された磁気メモリ装置の製造方法であって、
前記第1の導電層よりも深い位置に形成した第1の絶縁層に、前記読み出し用配線と 接続される下部配線を埋め込む工程と、
前記第1の導電層を埋め込んだ第2絶縁層を厚さ方向に貫通した深さ位置まで前記 接続孔を延設して形成する工程と、
前記深さ位置まで、前記読み出し用配線に連設された膜状の配線を少なくとも前記接 続孔の側壁面に形成し、この膜状の配線を介して前記読み出し用配線を前記第1の導 電層よりも深い位置に存在する前記下部配線接続する工程と
を有する、磁気メモリ装置の製造方法(以下、本発明の製造方法と称する。)に係るものである。
本発明によれば、読み出し用配線と接続される下部配線が第1の導電層よりも下部の第1の絶縁層に埋め込まれ、第1の導電層を埋め込んだ第2の絶縁層形成した接続孔の側壁面に形成した膜状の配線を介して、読み出し用配線と下部配線とが接続されるので、第1の導電層と同層のレベルに下部配線のランディングパッドが形成される場合に比べて、接続孔と第1の導電層との間隔を縮小でき、メモリ素子を含むメモリセルのサイズを小さくすることができる。
上記した本発明の磁気メモリ装置及びその製造方法においては、前記読み出し用配線が、前記下部配線上の接続孔に被着した導電性プラグの位置まで前記膜状の配線として延設されこの導電性プラグに接続され、この導電性プラグによって前記下部配線に接続されていることが望ましい。
また、前記読み出し用配線が、前記メモリ素子を構成する前記トンネルバリア層より下部の導電性の構成層の側面から前記接続孔の側壁面にかけて前記膜状の配線として形成された局所配線によって前記下部配線に接続されてもよい。
更に、前記導電性プラグが前記第1の導電層よりも低い高さ位置(深い位置)まで形成されていることが望ましい。
そして、前記局所配線が、前記下部配線上の接続孔において前記第1の導電層よりも深い位置に被着された導電性プラグに接続され、この導電性プラグによって前記下部配線に接続されているか、或いは、前記局所配線が、前記下部配線上の接続孔の側壁面から前記下部配線に達するように形成されていてもよい。
そして、前記第1の導電層の少なくとも側面が、前記第1の導電層を埋め込んだ絶縁層に対して、エッチング選択性のある材料で被覆されていることが製造工程の面から望ましい。
また、前記メモリ素子の前記磁化固定層より上部の構成層がパターニングされ、このパターンの少なくとも側面が、前記上部の構成層より下部の構成層と、少なくとも前記第1の導電層が埋め込まれている絶縁層とに対してエッチング選択性のある材料で被覆されていることが、同様に製造工程の面で望ましい。
これにより、前記磁化固定層と前記磁性層との間に絶縁体層が挟持され、前記メモリ素子の上部及び下部に設けられたビットライン及びワードラインにそれぞれ電流を流すことによって誘起される磁界で前記磁性層を所定方向に磁化して情報を書き込み、この書き込み情報を前記トンネルバリア層としての前記絶縁体層を介してのトンネル磁気抵抗効果によって読み出すように構成された好適な磁気メモリ装置を形成することができる。
以下、本発明を実施するための最良の形態を図面参照下で具体的に説明する。
そして、以下の各実施の形態は、図39(b)に示した従来例に対し、読み出し用配線22と下層配線(図示省略)との接続を改善し、MRAMのメモリセルの縮小化を図ったものである。但し、TMR素子はアスペクト比が大きいほど書き込みのバラツキが下がるので、アスペクト比2の場合で示す。なお、以下の各図において共通の部位は共通の符号を用いる。
実施の形態1
図1(a)は本実施の形態のMRAMの概略構成図、同図(b)はその概略平面図を示す。図示の如く、ワード線12と同層レベルにはランディングパッドは存在しない構造になっており、読み出し用配線22と不図示の下層配線とは接続孔42内を介して接続される。従って、接続孔42をワード線12にF/2だけ近づけて形成できることになり、ビット線11に沿う方向のサイズを3.5Fに縮小することができる。
図2〜4によりその製造プロセスを説明する。但し、各図において下層配線より下のMOSトランジスタ等は図示省略する。後述する他の実施の形態も同様。
まず、図2(a)に示すように、600nmの厚さの下層配線31上にHDP(High density Plasma CVD)膜(高密度プラズマCVDで形成された酸化シリコン膜、以下、HDPと称する)32を800nm、続いてP−TEOS(Plasma Tetra Ethyl Orthosilicate)膜(減圧下でTEOSを原料として形成された酸化シリコン膜、以下P−TEOS膜と称する)33を1200nmを順次堆積後、図2(b)に示すように、下層配線31上に700nmの絶縁膜を残すようにCMP(Chemical Mechanical Polishing)する。
次に図2(c)に示すように、リソグラフィ/エッチング技術で下層配線31と電気的に接続する接続孔(図示省略)を開孔し、この接続孔にW−CVD(CVDにより堆積したタングステン膜、以下W−CVDと称する)後、CMPしてW−プラグ34を形成する。
次に図2(d)に示すように、P−SiN膜(プラズマで形成したシリコン窒化膜、以下P−SiNと称する)を50nm(図示省略)及びP−TEOS膜35を400nm順次堆積する。次に図2(e)に示すように、不図示のフォトレジスト膜をマスクにP−TEOS膜35をエッチングして抜いた後、P−SiN膜をエッチングして配線溝(図示省略)を形成し、この配線溝にTa/TaN/Cuシード層を順次スパッタデポした後(図示省略)、Cu鍍金して配線溝を埋め込み、次いでCMPで配線溝の表面を平坦化してCu配線(以下ワード線とする)12を形成する。次に図2(f)に示すように、P−SiN膜37を50nmを堆積する。但し、配線溝へのCu埋め込みは電解めっき以外に、例えば無電解めっきでもよい。後述する他の実施の形態も同様。
次に図3(g)に示すように、フォトレジスト膜41をマスクにエッチングして下層配線31上に形成した上記W−プラグ34に到達するように接続孔42を開孔する。これにより、ワード線12よりも下層に下層配線31が形成され、ワード線12と同層レベルには他の配線が存在しなくなると共に、接続孔42をワード線12にF/2近づけて、しかも一括エッチングにより容易に形成できる。
次に図3(h)に示すように、バリア層51、反強磁性体層52、強磁性体層53、トンネル絶縁膜54、強磁性体層(記憶層)55、キャップ層56を順次PVD(Physical vapor deposition)法で堆積する。以下の図では、バリア層51、反強磁性体層52、強磁性体層53をまとめてピン層60と称し、記憶層55、キャップ層56をまとめてフリー層50と称することがある。後述する他の実施の形態も同様。
ここで、バリア層51は窒化チタン、タンタル、窒化タンタルが用いられる。反強磁性体層52は例えば鉄−マンガン、ニッケル−マンガン、プラチナ−マンガン、イリジウム−マンガン等を使う。強磁性体層53はニッケル/鉄、及び/又はコバルトの合金材料を用いる。この下層強磁性体層53は下地反強磁性体層52との交換結合によって磁化の方向がスピンニング(spinning)される。トンネル絶縁膜54は通常アルミナ(Al23)が使われる。これは0.5〜5nmと非常に薄いためALD(Atomic Layer Deposition)法、又はAl(アルミニウム)をスパッタデポ後プラズマ酸化といった方法で形成する。上部の強磁性体層55もニッケル/鉄、及び/又はコバルトの合金材料を用いる。この層は外部印加磁場によって磁化の方向が下層強磁性体に対して、平行又は反平行に変えることができる。キャップ層56はバリア層と同一材料が用いられる。後述する他の実施の形態も同様。
次に図3(i)に示すように、P−TEOS膜38を200nm堆積した後、フォトレジスト膜43をマスクに反応性イオンエッチング技術でP−TEOS膜38をパターニングする。
次に図3(j)に示すように、フォトレジスト膜を除去後、P−TEOS膜38をマスクに反応性イオンエッチングにより、キャップ層56及び上部の強磁性体55をエッチングする。エッチングは上部の強磁性体55を完全に除去後、トンネル絶縁膜54中で終わるように条件を設定する。この際、キャップ層56/記憶層55上にP−TEOS膜38が100nm以上残るようにする。エッチングガスはClを含んだハロゲンガス又はCOにNH3を添加したガス系等が用いられる。
次に図4(k)に示すように、フォトレジスト膜44とP−TEOS膜38をマスクにトンネル絶縁膜54の残りと、下層強磁性体層53、下地反強磁性体層52及びバリア層51からなるピン層60をエッチングして磁化固定層及び下地に接続する配線パターンを形成する。これにより、読み出し用配線22が接続孔内に延設された形で形成される。
次に図4(l)に示すように、SiO2又はAl23等の絶縁膜45を全面にCVD又はPVD法で堆積した後、CMPによって絶縁膜45及びP−TEOS膜38を平坦化研磨して、TMR最上層のキャップ層56を露出させる。この露出部分はビット線との自己整合コンタクトになる。
次に図4(m)に示すように、標準的な配線形成技術によって、ビット線11及び周辺回路の配線(図示省略)、ボンディングパッド領域(図示省略)を形成する。更に全面にプラズマシリコン窒素膜46を堆積し、ボンディングパッド部を開口してLSI(Large Scale Integration)のウェーハプロセス工程を完了する。
図5〜図7により参考例1による製造プロセスを説明する。
まず、図5(a)に示すように、600nmの厚さの下層メタル配線31上にHDP膜32を800nm、P−TEOS膜33を1200nmを順次堆積後、図5(b)に示すように、下層配線31上に700nmの絶縁膜を残すようにCMPする。
次に図5(c)に示すように、P−SiN膜を50nm(図示省略)及びP−TEOS膜35を400nm順次堆積する。次に図5(d)に示すように、不図示のフォトレジスト膜をマスクにP−TEOS膜35をエッチングして抜いた後、P−SiN膜をエッチングして配線溝を形成し、この配線溝にTa/TaN/Cuシード層を順次スパッタデポした後(図示省略)、Cu鍍金して配線溝を埋め込み、次いでCMPで配線溝の表面を平坦化してワード線12を形成する。次に図5(e)に示すように、P−SiN膜37を50nmを堆積する。
次に図5(f)に示すように、フォトレジスト膜41をマスクにエッチングして先に形成した下層配線31に到達するように接続孔42を開孔する。これにより、下層配線31がワード線12よりも下層に形成されるため、ワード線12と同層レベルには他の配線が存在しないと共に、接続孔42をF/2だけワード線12に近く形成でき、しかも一括エッチングによって容易に形成できる。
次に図6(g)に示すように、接続孔42にW−プラグ40を埋め込んだ後、図6(h)に示すようにバリア層51、反強磁性体層52及び強磁性体層53からなるピン層60、トンネル絶縁膜54、強磁性体層(記憶層)55及びキャップ層56からなるフリー層50を実施の形態1−1と同様の材料を用いて順次PVD法で堆積する。これにより、後述する読み出し用配線22を接続するプラグ40とワード線12との距離を小さくすることができる。
次に図6(i)に示すように、P−TEOS膜38を200nm堆積した後、フォトレジスト膜43をマスクに反応性イオンエッチング技術でP−TEOS膜38をパターニングする。
次に図6(j)に示すように、フォトレジスト膜を除去後、P−TEOS膜38をマスクに反応性イオンエッチングにより、キャップ層56及び上部の強磁性体55からなるフリー層50をエッチングする。エッチングは上部の強磁性体層55を完全に除去後、トンネル絶縁膜54中で終わるように条件を設定する。この際、キャップ層56/記憶層55上にP−TEOS膜38が100nm以上残るようにする。エッチングガスはClを含んだハロゲンガス又はCOにNH3を添加したガス系等が用いられる。
次に図7(k)に示すように、フォトレジスト44とP−TEOS膜38をマスクにトンネル絶縁膜54の残りと、下層強磁性体層53、下地反強磁性体層52及びバリア層51からなるピン層60をエッチングして磁化固定層及び下地に接続する配線パターンを形成する。
次に図7(l)に示すように、SiO2又はAl23等の絶縁膜45を全面にCVD又はPVD法で堆積した後、CMPによって絶縁膜45及びP−TEOS膜38を平坦化研磨して、TMR最上層のキャップ層56を露出させる。この露出部分はビット線との自己整合コンタクトになる。
次に図7(m)に示すように、標準的な配線形成技術によって、ビット線11及び周辺回路の配線(図示省略)、ボンディングパッド領域(図示省略)を形成する。更に全面にプラズマシリコン窒素膜46を堆積し、ボンディングパッド部を開口してLSIのウェーハプロセス工程を完了する。
実施の形態1−1及び実施の形態1−2によれば、図1における読み出し用配線22と不図示の下層配線との接続を、ワード線12よりも下層に下層配線31を形成し、この下層配線31上に形成したプラグ34に対し、接続孔内に読み出し用配線22を延設して接続する(実施の形態1−1)、又は下層配線31に到達する接続孔全体にプラグ40を設けて、このプラグ40に読み出し用配線22を接続する(実施の形態1−2)ので、ワード線12と同層レベルには従来のようなランディングパッドが存在しないため、接続孔42をワード線12に近づけて形成でき、接続孔42内に延設した読み出し用配線22又はプラグ40とワード線12との間隔を、図39に示した従来に比べてF/2縮小することができ、12F2以下のセルサイズを形成できる。
図39に示したように、従来構造では、ビット線11に沿った方向は4F(Fは使用デザインルールのピッチの1/2)、即ち、ビット線に沿った方向には、同配線層に書き込み用ワード線及び下地との接続のランディングパッドが入るので4F必要であり、また、ビット線11に直交する方向は3Fの長さが必要になるため、セルサイズは12F2であった。
これに対し、本実施の形態による構造では、ランディングパッドを設けず、下層配線31にプラグで直接コンタクトを取るため、ワード線12とプラグの合わせ余裕及び耐圧確保分だけスペース(F/2)を空ければよい。その結果、0.18μmデザインで考えれば、Fは0.27μm、合わせ余裕と耐圧確保分の余裕の合計は0.12μm程度とればよいので、0.12μmはFに換算すると0.5F(即ち、0.12μm/0.27μm=0.44<0.5)以下になる。従って、ビット線に沿った方向は0.5F縮小されて3.5Fになるため、メモリセルサイズは10.5F2(ビット線に沿った方向(3.5F)×ビット線に直交する方向(3F))となり、図39に示した従来構造よりも縮小することができる。
実施の形態2
図8は本実施の形態のMRAMの概略構成図を示す。図示の如く、実施の形態1と同様にワード線12と同層レベルにはランディングパッドは存在しない構造であり、読み出し用配線22と不図示の下層配線とは接続孔42内を介して接続される。そしてこの場合は、ワード線12の上面及び側面をエッチング選択性のある耐圧性の材料で覆うことにより、ワード線12と接続孔42との間隔を実施の形態1よりも更に縮小でき、ビット線11に沿う方向のMRAMのサイズを3.2F(図39における4Fに対応)に縮小したものである。
図9〜図11によりその製造プロセスを説明する。
まず、図9(a)に示すように、600nmの厚さの下層配線31上にHDP膜32を800nm、続いて、P−TEOS膜33を1200nmを順次堆積後、図9(b)に示すように、下層配線31上に700nm絶縁膜を残すようにCMPする。
次に図9(c)に示すように、リソグラフィ/エッチング技術で下層配線31と電気的に接続する接続孔(図示省略)を開孔し、この接続孔にW−CVD後、CMPしてW−プラグ34を形成する。
次に図9(d)に示すように、メタル多層膜36(例えばTi/TiN/Al−0.5%Cu=10/30/700nm)をスパッタデポし、続いてP−SiN膜37を100nmを堆積後、図9(e)に示すように、フォトレジスト膜41をマスクにP−SiN膜37及びメタル多層膜36をエッチングしてワード線12を形成する。
次に図9(f)に示すように、P−SiN膜47を50nm堆積してエッチバックすることにより、図10(g)に示すように、ワード線12の側面にP−SiNからなるサイドウォール47を形成する。この時、ワード線12上にP−SiN膜37が70nm以上残るようにオーバーエッチング量を設定する。
次に図10(h)に示すように、SiO2又はAl23等の絶縁膜45を全面にCVD又はPVD法で堆積した後、CMPによってP−SiN膜37を露出させるまで絶縁膜45を平坦化研磨する。
次に図10(i)に示すように、フォトレジスト41をマスクにエッチングして下層配線31上に形成したW−プラグ34に到達するように接続孔42を開孔する。このエッチングはワード線12上面に形成したp−SiN膜37、及び側面に形成したサイドウォール47と層間絶縁膜45の選択比の高い条件で行う。これにより、ワード線12よりも下部に下層配線31が形成され、この上に形成したプラグ34に接続する接続孔42とワード線12との距離を更に小さくして、しかも一括エッチングによって容易に形成できる。
次に図10(j)に示すように、レジストマスク41を除去した後、バリア層51、反強磁性体層52及び強磁性体層53からなるピン層60、トンネル絶縁膜54、強磁性体層(記憶層)55及びキャップ層56からなるフリー層50を実施の形態1−1と同様の材料を用いて順次PVD法で堆積する。
次に図10(k)に示すように、P−TEOS膜38を200nm堆積した後、フォトレジスト膜43をマスクに反応性イオンエッチング技術でP−TEOS膜38をパターニングする。
次に図11(l)に示すように、フォトレジスト膜を除去後、P−TEOS膜38をマスクに反応性イオンエッチングにより、キャップ層56及び上部の強磁性体55からなるフリー層50をエッチングする。エッチングは上部の強磁性体55を完全に除去後、トンネル絶縁膜54中で終わるように条件を設定する。この際、キャップ層56/記憶層55上にP−TEOS膜38が100nm以上残るようにする。エッチングガスはClを含んだハロゲンガス又はCOにNH3を添加したガス系等が用いられる。
次に図11(m)に示すように、フォトレジスト44とP−TEOS膜38をマスクにトンネル絶縁膜54の残りと、下層強磁性体層53、下地反強磁性体層52及びバリア層51からなるピン層60をエッチングして磁化固定層及び下地に接続する配線パターンを形成する。これにより、読み出し用配線22が接続孔内に延設された形が形成される。
図11(n)に示すように、SiO2又はAl23等の絶縁膜48を全面にCVD又はPVD法で堆積した後、CMPによって絶縁膜48及びP−TEOS膜38を平坦化研磨して、TMR最上層のキャップ層56を露出させる。この露出部分はビット線との自己整合コンタクトになる。
図11(o)に示すように、標準的な配線形成技術によって、ビット線11及び周辺回路の配線(図示省略)、ボンディングパッド領域(図示省略)を形成する。更に全面にプラズマシリコン窒素膜46を堆積し、ボンディングパッド部を開口してLSIのウェーハプロセス工程を完了する。
図12〜図14により参考例2による製造プロセスを説明する。
まず、図12(a)に示すように、600nmの厚さの下層配線31上にHDP膜32を800nm、続いて、P−TEOS膜33を1200nmを順次堆積後、図12(b)に示すように、下層配線31上に700nm絶縁膜を残すようにCMPする。
次に図12(c)に示すように、メタル多層膜36(例えばTi/TiN/Al−0.5%Cu=10/30/700nm)をスパッタデポし、続いてP−SiN膜37を100nmを堆積後、図12(d)に示すように、フォトレジスト膜41をマスクにP−SiN膜37及びメタル多層膜36をエッチングしてワード線12を形成する。
次に図12(e)に示すように、P−SiN膜47を50nm堆積してエッチバックすることにより、図12(f)に示すように、ワード線12の側面にP−SiNからなるサイドウォール47を形成する。この時、ワード線12上にP−SiN膜37が70nm以上残るようにオーバーエッチング量を設定する。
次に図13(g)に示すように、SiO2又はAl23等の絶縁膜45を全面にCVD又はPVD法で堆積した後、CMPによってP−SiN膜37を露出させるまで絶縁膜45を平坦化研磨する。
次に図13(h)に示すように、フォトレジスト41をマスクにエッチングして先に形成した下層配線31に到達するように接続孔42を開孔する。このエッチングはワード線12の上面に形成したp−SiN膜37、及び側面に形成したサイドウォール47と層間絶縁膜45の選択比の高い条件で行う。これにより、下層配線31がワード線12よりも下層に形成されるため、ワード線12と同層レベルには他の配線が存在しないと共に、接続孔42を更にワード線12に近づけることができ、しかも一括エッチングによって容易に形成できる。
次に図13(i)に示すように、接続孔42にW−プラグ40を埋め込んだ後、図13(j)に示すようにバリア層51、反強磁性体層52及び強磁性体層53からなるピン層60、トンネル絶縁膜54と、強磁性体層(記憶層)55及びキャップ層56からなるフリー層50を実施の形態1−1と同様の材料を用いて順次PVD法で堆積する。これにより、後述する読み出し用配線22を接続するプラグ40とワード線12との距離を小さくすることができる。
次に図13(k)に示すように、P−TEOS膜38を200nm堆積した後、フォトレジスト膜43をマスクに反応性イオンエッチング技術でP−TEOS膜38をパターニングする。
次に図14(l)に示すように、フォトレジスト膜を除去後、P−TEOS膜38をマスクに反応性イオンエッチングにより、キャップ層56及び上部の強磁性体55からなるフリー層50をエッチングする。エッチングは上部の強磁性体55を完全に除去後、トンネル絶縁膜54中で終わるように条件を設定する。この際、キャップ層56上にP−TEOS膜38が100nm以上残るようにする。エッチングガスはClを含んだハロゲンガス又はCOにNH3を添加したガス系等が用いられる。
次に図14(m)に示すように、フォトレジスト44とP−TEOS膜38をマスクにトンネル絶縁膜54の残りと、下層強磁性体層53、下地反強磁性体層52及びバリア層51からなるピン層60をエッチングして磁化固定層及び下地に接続する配線パターンを形成する。
図14(n)に示すように、SiO2又はAl23等の絶縁膜48を全面にCVD又はPVD法で堆積した後、CMPによって絶縁膜48及びP−TEOS膜38を平坦化研磨して、TMR最上層のキャップ層56を露出させる。この露出部分はビット線との自己整合コンタクトになる。
図14(o)に示すように、標準的な配線形成技術によって、ビット線11及び周辺回路の配線(図示省略)、ボンディングパッド領域(図示省略)を形成する。更に全面にプラズマシリコン窒素膜46を堆積し、ボンディングパッド部を開口してLSIのウェーハプロセス工程を完了する。
実施の形態2−1及び実施の形態2−2によれば、下層配線31がワード線12よりも下層に形成されると共に、いずれもワード線12の上面及び側面がエッチング選択性の材料(上面が符号37、側面が符号47)で覆われ、下層配線31上に形成したプラグ34に接続するための接続孔42を形成し、読み出し用配線22を接続孔42内に延設してプラグ34に直接接続する(実施の形態2−1)、又は下層配線31に到達する接続孔全体にプラグ40を設けて、このプラグ40に読み出し用配線22を接続する(実施の形態2−2)。従って、ワード線12の上面及び側面がエッチング選択性のある材料で被覆されていることにより、いずれの場合も接続孔42の形成時にワード線12がエッチング選択性のある材料で保護される。
このため、接続孔42の形成時にワード線12を損傷させる恐れがない。従って、ワード線12に近接位置にて容易に接続孔40を形成できるので、読み出し用配線22を接続孔42に延設し、またはプラグを介して下層配線31に接続することにより、接続孔42に形成した読み出し用配線22又はプラグ40とワード線12との距離を実施の形態1よりも更に縮小することができ、図1(b)における接続孔42とワード線12との間をF/2以下に縮小し、ビット線11に沿う方向のサイズを3.2Fに縮小することができる。
つまり、本実施の形態の構造では、TMR素子10の一層下にあるワード線12を通常使われるシリコン酸化膜系の層間膜に対してエッチング選択比が高く、耐圧の高いP−SiN膜やAl23膜で覆うことにより、実施の形態1の構造よりも更に、読み出し用配線22を接続するプラグ34又は40とワード線12との距離を縮小できる。その結果、0.18μmデザインで考えれば、Fは0.27μmで耐圧確保分の余裕は取る必要がないため、合わせ余裕を約0.2F分だけとればよいので、ビット線に沿った方向の長さは3.2F(図39における4Fに対応)になり、メモリセルサイズは9.6F2(3.2F×ビット線に直交する方向(3F))となる。
実施の形態3
図15は本実施の形態のMRAMの概略構成図を示す。図示の如く、上記の各実施の形態と同様にワード線12と同層レベルにはランディングパッドは存在せず、読み出し用配線と下層配線31との接続は、TMR素子10下部の導電性層70に接続された局所配線22Aによりなされる構造である。従って、局所配線22Aの形成領域は少なくてよいため、ワード線12との距離を実施の形態1と同様に3.5F(図39における4Fに対応)に縮小したものである。
<実施の形態3−1>
図16〜図19によりその製造プロセスを説明する。
まず図16(a)に示すように、600nmの厚さの下層配線31上にHDP膜32を800nm、続いてP−TEOS膜33を1200nmを順次堆積後、図16(b)に示すように、下層配線31上に700nm絶縁膜を残すようにCMPする。
次に図16(c)に示すように、リソグラフィ/エッチング技術で下層配線31と電気的に接続する接続孔(図示省略)を開孔し、この接続孔にW−CVD後、CMPしてW−プラグ34を形成する。
次に図16(d)に示すように、P−SiN膜を50nm(図示省略)及びP−TEOS膜35を400nm順次堆積する。次に図16(e)に示すように、不図示のフォトレジスト膜をマスクにP−TEOS膜35をエッチングして抜いた後、P−SiN膜をエッチングして配線溝(図示省略)を形成し、この配線溝に、Ta/TaN/Cuシード層を順次スパッタデポ(図示省略)した後、Cu鍍金して配線溝を埋め込み、次いでCMPで配線溝の表面を平坦化してワード線12を形成する。次に図16(f)に示すように、P−SiN膜37を50nmを堆積する。これにより、ワード線12よりも下層に下層配線31が形成される。
次に図17(g)に示すように、実施の形態1と同様の材料を用いてバリア層51、反強磁性体層52、強磁性体層53からなるピン層60、トンネル絶縁膜54、強磁性体層(記憶層)55及びキャップ層56からなるフリー層50を順次PVD法で堆積する。
次に図17(h)に示すように、P−TEOS膜38を200nm堆積した後、フォトレジスト膜43をマスクに反応性イオンエッチング技術でP−TEOS膜38をパターニングする。このP−TEOS膜38がTMR素子の上面を覆うエッチング選択性の膜となる。
次に図17(i)に示すように、フォトレジスト膜を除去後、P−TEOS膜38をマスクに反応性イオンエッチングにより、キャップ層56及び上部の強磁性体55からなるフリー層50をエッチングする。エッチングは上部の強磁性体55を完全に除去後、トンネル絶縁膜54中で終わるように条件を設定する。この際、キャップ層56/記憶層55上にP−TEOS膜38が100nm以上残るようにする。エッチングガスはClを含んだハロゲンガス又はCOにNH3を添加したガス系等が用いられる。
次に図17(j)に示すように、上面の全面にP−TEOS膜39を200nm堆積した後、エッチバックすることにより図18(k)に示すように、フリー層50の側面にエッチングマスクとなるサイドウォール47を形成する。
次に図18(l)に示すように、フリー層50を被覆している上面のP−TEOS膜38及びP−TEOSからなるサイドウォール47をマスクに、反応性イオンエッチングによりトンネル絶縁膜54及びピン層60をエッチングして除去する。エッチングガスはClを含んだハロゲンガス又はCOにNH3を添加したガス系等を用いる。
次に図18(m)に示すように、フォトレジストマスク41を形成してプラグ34に到達する接続孔42を開孔する。この場合、フォトレジストマスク41はP−TEOS膜38及びサイドウォール47の一部分が露出するように形成されているが、P−TEOS膜38及びサイドウォール47によって被覆されている部分のP−SiN膜37及びP−TEOS膜35はエッチングされない。これにより、ワード線12が確実に保護されるため、接続孔42をワード線12に近接して、しかも一括エッチングによって容易に形成できる。
次に図18(n)に示すように、レジストマスク41を除去して上面の全面にCu膜49を例えばスパッタにより成膜後、Cu膜49をエッチバックすることにより図19(o)に示すように、上面のCu膜が除去され、トンネル絶縁膜54とピン層60の側面及び接続孔42の側壁面のみにCu膜が残るため、このうち、トンネル絶縁膜54及びピン層60の一方の側面から接続孔42の一方の側壁面にかけて残ったCu膜により局所配線22Aが形成され、ワード線12との距離を小さく形成できる。
次に図19(p)に示すように、SiO2又はAl23等の絶縁膜45を全面にCVD又はPVD法で堆積した後、CMPによって絶縁膜45及びP−TEOS膜38を平坦化研磨して、TMR最上層のキャップ層56を露出させる。この露出部分はビット線との自己整合コンタクトになる。
次に図19(q)に示すように、標準的な配線形成技術によって、ビット線11及び周辺回路の配線(図示省略)、ボンディングパッド領域(図示省略)を形成する。更に全面にプラズマシリコン窒素膜46を堆積し、ボンディングパッド部を開口してLSIのウェーハプロセス工程を完了する。
<実施の形態3−2>
図20〜図23によりその製造プロセスを説明する。
まず図20(a)に示すように、600nmの厚さの下層メタル配線31上にHDP膜32を800nm、続いてP−TEOS膜33を1200nm順次堆積後、図20(b)に示すように、メタル配線31上に700nm絶縁膜を残すようにCMPする。
次に図20(c)に示すように、P−SiN膜を50nm(図示省略)及びP−TEOS35を400nm順次堆積する。次に図20(d)に示すように、不図示のフォトレジスト膜をマスクにP−TEOS膜35をエッチングして抜いた後、P−SiN膜をエッチングして配線溝(図示省略)を形成し、この配線溝にTa/TaN/Cuシード層を順次スパッタデポ(図示省略)した後、Cu鍍金して配線溝を埋め込み、次いでCMPで配線溝の表面を平坦化してワード線12を形成する。次に図20(e)に示すように、P−SiN膜37を50nmを堆積する。これにより、下層配線31がワード線12よりも下層に形成される。
次に図21(f)に示すように、実施の形態1と同様の材料を用いてバリア層51、反強磁性体層52及び強磁性体層53からなるピン層60、トンネル絶縁膜54、強磁性体層(記憶層)55及びキャップ層56からなるフリー層50を順次PVD法で堆積して形成する。
次に図21(g)に示すように、P−TEOS膜38を200nm堆積した後、フォトレジスト膜43をマスクに反応性イオンエッチング技術でP−TEOS膜38をパターニングする。このP−TEOS膜38がTMR素子の上面を覆うエッチング選択性の膜となる。
次に図21(h)に示すように、フォトレジスト膜を除去後、P−TEOS膜38をマスクに反応性イオンエッチングにより、キャップ層56及び上部の強磁性体55からなるフリー層50をエッチングする。エッチングは上部の強磁性体55を完全に除去後、トンネル絶縁膜54中で終わるように条件を設定する。この際、キャップ層56/記憶層55上にP−TEOS膜38が100nm以上残るようにする。エッチングガスはClを含んだハロゲンガス又はCOにNH3を添加したガス系等が用いられる。
次に図21(i)に示すように、上面の全面にP−TEOS膜39を200nm堆積した後、エッチバックすることにより図22(j)に示すように、フリー層50の側面にエッチングマスクとなるサイドウォール47を形成する。
次に図22(k)に示すように、フリー層50を被覆している上面のP−TEOS膜38及びP−TEOSからなるサイドウォール39をマスクに、反応性イオンエッチングによりトンネル絶縁膜54及びピン層60をエッチングして除去する。エッチングガスはClを含んだハロゲンガス又はCOにNH3を添加したガス系等を用いる。
次に図22(l)に示すように、フォトレジストマスク41を形成して下層配線31に到達する接続孔42を開孔する。この場合、フォトレジストマスク41はP−TEOS膜38及びサイドウォール39の一部分が露出するように形成されているが、P−TEOS膜38及びサイドウォール39によって被覆されている部分のP−SiN膜37及びP−TEOS膜35はエッチングされない。これにより、ワード線12が確実に保護されるため、接続孔42をワード線12に近接して、しかも一括エッチングによって容易に形成できる。
次に図22(m)に示すように、レジストマスク41を除去して上面の全面にCu膜49を例えばスパッタにより成膜後、Cu膜49をエッチバックすることにより図23(n)に示すように、上面のCu膜が除去され、トンネル絶縁膜54とピン層60の側面及び接続孔42の側壁面のみにCu膜が残るため、このうち、トンネル絶縁膜54及びピン層60の一方の側面から接続孔の一方の側壁面にかけて残ったCu膜により局所配線22Aが形成され、ワード線12との距離を小さく形成できる。
次に図23(o)に示すように、SiO2又はAl23等の絶縁膜45を全面にCVD又はPVD法で堆積した後、CMPによって絶縁膜45及びP−TEOS膜38を平坦化研磨して、TMR最上層のキャップ層56を露出させる。この露出部分はビット線との自己整合コンタクトになる。
次に図23(p)に示すように、標準的な配線形成技術によって、ビット線11及び周辺回路の配線(図示省略)、ボンディングパッド領域(図示省略)を形成する。更に全面にプラズマシリコン窒素膜46を堆積し、ボンディングパッド部を開口してLSIのウェーハプロセス工程を完了する。
実施の形態3によれば、下層配線31がワード線12よりも下層に形成されると共に、TMR素子10のフリー層50の上面及び側面をエッチング選択性の材料(上面が符号38、側面が符号39)で覆ってマスクを形成し、このマスクとレジストマスク41とをマスクに、下層配線31上に形成したプラグ34に接続する接続孔42を形成(実施の形態3−1)し、又は下層配線31に到達する接続孔42を形成(実施の形態3-2)し、トンネル絶縁膜54及びピン層60の側面から接続孔42の側壁面にかけての局所配線22Aにより読み出し用配線が形成され、プラグ34を介して又は直接下層配線31に接続される。
しかし、TMR素子10のフリー層50の上面及び側面がエッチング選択性のあるマスクで被覆されているため、接続孔42の形成時に、このマスク下方に存在するワード線12が確実に保護が可能であることにより、ワード線12に近接して接続孔42を容易に形成できるので、局所配線22Aとワード線12との距離が実施の形態1と同様に縮小されたサイズのメモリセルを容易に形成することができる。
その結果、図39に示したように、従来構造のMRAMでは、ビット線に沿った方向のMRAM領域として4Fが必要であったのに比べて、実施の形態1と同様に0.5F縮小して3.5F(4F−0.5F)にすることができ、メモリセルサイズは10.5F2(ビット線に沿った方向(3.5F)×ビット線に直交する方向(3F))とすることができる。
実施の形態4
図24は本実施の形態のMRAMの概略構成図を示す。図示の如く、上記の各実施の形態と同様に、ワード線12と同層レベルにはランディングパッドは存在せず、読み出し用配線と下層配線31との接続は、TMR素子10の下部導電性層70接続された局所配線22Aによってなされ、更に、ワード線12の上面及び側面がエッチング選択性のある材料で被覆される構造にすることにより、接続孔42をワード線12に更に近接して形成できるためワード線12と局所配線22Aとの距離を更に縮小し、ビット線に沿う方向のMRAMのサイズを3F(図39における4Fに対応)に縮小したものである。
<実施の形態4−1>
図25〜図28によりその製造プロセスを説明する。
まず、図25(a)に示すように、600nmの厚さの下層配線31上にHDP膜32を800nm、続いて、P−TEOS膜33を1200nmを順次堆積後、図25(b)に示すように、下層配線31上に700nm絶縁膜を残すようにCMPする。
次に図25(c)に示すように、リソグラフィ/エッチング技術で下層配線31と電気的に接続する接続孔(図示省略)を開孔し、この接続孔にW−CVD後、CMPしてW−プラグ34を形成する。
次に図25(d)に示すように、メタル多層膜36(例えばTi/TiN/Al−0.5%Cu=10/30/700nm)をスパッタデポし、続いてP−SiN膜37を100nmを堆積後、図25(e)に示すように、フォトレジスト膜41をマスクにP−SiN膜37及びメタル多層膜36をエッチングしてワード線12を形成する。これにより、下層配線31がワード線12よりも下層に形成される。
次に図25(f)に示すように、P−SiN膜47を50nm堆積してエッチバックすることにより、図26(g)に示すように、ワード線12の側面にP−SiNからなるサイドウォール47を形成する。この時、ワード線12上にP−SiN膜37が70nm以上残るようにオーバーエッチング量を設定する。
次に図25(h)に示すように、SiO2又はAl23等の絶縁膜45を全面にCVD又はPVD法で堆積した後、CMPによってP−SiN膜37を露出させるまで絶縁膜45を平坦化研磨する。
次に図26(i)に示すように、実施の形態1と同様の材料を用いてバリア層51、反強磁性体層52及び強磁性体層53からなるピン層60、トンネル絶縁膜54、強磁性体層(記憶層)55及びキャップ層56からなるフリー層50を順次PVD法で堆積して形成する。
次に図26(j)に示すように、P−TEOS膜38を200nm堆積した後、フォトレジスト膜43をマスクに反応性イオンエッチング技術でP−TEOS膜38をパターニングする。このP−TEOS膜38がTMR素子の上面を覆うエッチング選択性の膜となる。
次に図26(k)に示すように、フォトレジスト膜を除去後、P−TEOS膜38をマスクに反応性イオンエッチングにより、キャップ層56及び上部の強磁性体55からなるフリー層50をエッチングする。エッチングは上部の強磁性体55を完全に除去後、トンネル絶縁膜54中で終わるように条件を設定する。この際、キャップ層56/記憶層55上にP−TEOS膜38が100nm以上残るようにする。エッチングガスはClを含んだハロゲンガス又はCOにNH3を添加したガス系等が用いられる。
次に図27(l)に示すように、上面の全面にP−TEOS膜39を200nm堆積した後、エッチバックすることにより図27(m)に示すように、フリー層50の側面にエッチングマスクとなるサイドウォール39を形成する。
次に図27(n)に示すように、フリー層50を被覆している上面のP−TEOS膜38及びP−TEOSからなるサイドウォール39をマスクに、反応性イオンエッチングによりトンネル絶縁膜54及びピン層60をエッチングして除去する。エッチングガスはClを含んだハロゲンガス又はCOにNH3を添加したガス系等を用いる。
次に図27(o)に示すように、フォトレジストマスク41を形成して下層配線31上に形成したプラグ34に到達する接続孔42を開孔する。この場合、レジストマスク41はP−TEOS膜38及びサイドウォール39の一部分が露出するように形成されているが、TMR素子10の下方に存在するワード線12はその上面及び側面をエッチング選択性の材料で囲まれている上に、P−TEOS膜38及びサイドウォール39で上部を覆われている絶縁膜45は、接続孔42開孔時にもエッチングされないため、更に安全にワード線12を保護できる。従って、接続孔42を更にワード線12に近づけて一括エッチングによって容易に形成することが可能になり、この接続孔42に形成する後述の局所配線22Aとワード線12との距離を更に縮小することができる。
次に図28(p)に示すように、レジストマスク41を除去して上面の全面にCu膜49を例えばスパッタにより成膜後、Cu膜49をエッチバックすることにより図28(q)に示すように、上面のCu膜が除去され、トンネル絶縁膜54とピン層60の側面及び接続孔42の側壁面のみにCu膜が残るため、このうち、接続孔42の一方の側壁面にかけて残ったCu膜により、局所配線22Aが形成される。
次に図28(r)に示すように、SiO2又はAl23等の絶縁膜48を全面にCVD又はPVD法で堆積した後、CMPによって絶縁膜48及びP−TEOS膜38を平坦化研磨して、TMR最上層のキャップ層56を露出させる。この露出部分はビット線との自己整合コンタクトになる。
次に図28(s)に示すように、標準的な配線形成技術によって、ビット線11及び周辺回路の配線(図示省略)、ボンディングパッド領域(図示省略)を形成する。更に全面にプラズマシリコン窒素膜46を堆積し、ボンディングパッド部を開口してLSIのウェーハプロセス工程を完了する。
<実施の形態4−2>
図29〜図32によりその製造プロセスを説明する。
まず、図29(a)に示すように、600nmの厚さの下層配線31上にHDP膜32を800nm、続いて、P−TEOS膜33を1200nmを順次堆積後、図29(b)に示すように、下層配線31上に700nm絶縁膜を残すようにCMPする。
次に図29(c)に示すように、メタル多層膜36(例えばTi/TiN/Al−0.5%Cu=10/30/700nm)をスパッタデポし、続いてP−SiN膜37を100nmを堆積後、図29(d)に示すように、フォトレジスト膜41をマスクにP−SiN膜37及びメタル多層膜36をエッチングしてワード線12を形成する。これにより、下層配線31をワード線12よりも下層に形成できる。
次に図29(e)に示すように、P−SiN膜47を50nm堆積してエッチバックすることにより、図29(f)に示すように、ワード線12の側面にP−SiNからなるサイドウォール47を形成する。この時、ワード線12上にP−SiN膜37が70nm以上残るようにオーバーエッチング量を設定する。
次に図30(g)に示すように、SiO2又はAl23等の絶縁膜45を全面にCVD又はPVD法で堆積した後、CMPによってP−SiN膜37を露出させるまで絶縁膜45を平坦化研磨する。
次に図30(h)に示すように、実施の形態1と同様の材料を用いてバリア層51、反強磁性体層52及び強磁性体層53からなるピン層60、トンネル絶縁膜54、強磁性体層(記憶層)55及びキャップ層56からなるフリー層50を順次PVD法で堆積して形成する。
次に図30(i)に示すように、P−TEOS膜38を200nm堆積した後、フォトレジスト膜43をマスクに反応性イオンエッチング技術でP−TEOS膜38をパターニングする。このP−TEOS膜38がTMR素子の上面を覆うエッチング選択性の膜となる。
次に図30(j)に示すように、フォトレジスト膜を除去後、P−TEOS膜38をマスクに反応性イオンエッチングにより、キャップ層56及び上部の強磁性体55からなるフリー層50をエッチングする。エッチングは上部の強磁性体55を完全に除去後、トンネル絶縁膜54中で終わるように条件を設定する。この際、キャップ層56/記憶層55上にP−TEOS膜38が100nm以上残るようにする。エッチングガスはClを含んだハロゲンガス又はCOにNH3を添加したガス系等が用いられる。
次に図31(k)に示すように、上面の全面にP−TEOS膜39を200nm堆積した後、エッチバックすることにより図31(l)に示すように、フリー層50の側面にエッチングマスクとなるサイドウォール39を形成する。
次に図31(m)に示すように、フリー層50を被覆している上面のP−TEOS膜38及びP−TEOSからなるサイドウォール39をマスクに、反応性イオンエッチングによりトンネル絶縁膜54及びピン層60をエッチングして除去する。エッチングガスはClを含んだハロゲンガス又はCOにNH3を添加したガス系等を用いる。
次に図31(n)に示すように、フォトレジストマスク41を形成して下層配線31に到達する接続孔42を開孔する。この場合、レジストマスク41はP−TEOS膜38及びサイドウォール39の一部分が露出するように形成されているが、TMR素子10の下方に存在するワード線12はその上面及び側面をエッチング選択性の材料で囲まれている上に、P−TEOS膜38及びサイドウォール39で上部を覆われている絶縁膜45は、接続孔42開孔時にもエッチングされないため、更に安全にワード線12を保護できる。従って、接続孔42を更にワード線12に近づけて一括エッチングによって容易に形成することが可能になり、この接続孔42の壁面に沿って後述する局所配線を形成することができる。
次に図32(o)に示すように、レジストマスク41を除去して上面の全面にCu膜49を例えばスパッタにより成膜後、Cu膜49をエッチバックすることにより図32(p)に示すように、上面のCu膜が除去され、トンネル絶縁膜54とピン層60の側面及び接続孔42の側壁面のみにCu膜が残るため、このうち、トンネル絶縁膜54及びピン層60の一方の側面から接続孔42の一方の側壁面にかけて残ったCu膜により局所配線22Aが形成され、ワード線12との距離を小さく形成できる。
次に図32(q)に示すように、SiO2又はAl23等の絶縁膜48を全面にCVD又はPVD法で堆積した後、CMPによって絶縁膜48及びP−TEOS膜38を平坦化研磨して、TMR最上層のキャップ層56を露出させる。この露出部分はビット線との自己整合コンタクトになる。
次に図32(r)に示すように、標準的な配線形成技術によって、ビット線11及び周辺回路の配線(図示省略)、ボンディングパッド領域(図示省略)を形成する。更に全面にプラズマシリコン窒素膜46を堆積し、ボンディングパッド部を開口してLSIのウェーハプロセス工程を完了する。
実施の形態4によれば、下層配線31がワード線12よりも下層に形成されると共に、TMR素子10のフリー層50の上面及び側面をエッチング選択性の材料(上面が符号38、側面が符号39)で覆ってマスクを形成し、このマスクとレジストマスク41とをマスクに、下層配線31上に形成したプラグ34に接続するための接続孔42を形成(実施の形態4−1)し、又はフリー層50の上面及び側面のマスクに加え、ワード線12の上面及び側面もエッチング選択性の材料で囲み、フリー層50のマスクとレジストマスクをマスクに、下層配線31に到達する接続孔42を形成(実施の形態4-2)し、トンネル絶縁膜54及びピン層60の側面から接続孔42の側壁面にかけての局所配線22Aにより、読み出し用配線が形成され、プラグ34を介して又は直接下層配線31に接続される。
しかし、TMR素子10のフリー層50の上面及び側面がエッチング選択性のあるマスクで被覆されているため、接続孔42の形成時に、このマスク下方に存在するワード線12が保護される(実施の形態4−1)と共に、ワード線12自体が更にエッチング選択性のある材料で囲まれている(実施の形態4−2)場合は、更にワード線12の保護機能が高くなる。従って、接続孔42の形成が容易であると共に、いずれの場合も接続孔42とワード線12との間の距離を縮小できると共に、図1(b)における接続孔42の領域下が縮小される結果、ビット線11に沿った方向のサイズをF相当分縮小し、図39に示した従来サイズ4Fを3Fにすることができる。
その結果、図39に示したように、従来構造のMRAMでは、ビット線に沿った方向のMRAMサイズとして4Fが必要であったのに比べて、本実施の形態では1Fを縮小して3F(4F−1F)にすることができ、メモリセルサイズは9F2(ビット線に沿った方向(3F)×ビット線に直交する方向(3F))とすることができる。
上記した各実施の形態は、本発明の技術的思想に基づいて種々に変形することができる。
例えば、読み出し用配線22の配線パターンは、フリー層50(キャップ層56、記憶層55)を除く他の層(トンネル絶縁膜54と、強磁性体層53、反強磁性体層52及びバリア層51からなるピン層60)で構成したが、これに限らず、例えばピン層60又はバリア層51のみで形成してもよい。これにより、読み出し用配線22に用いる材料以外の材料は、TMR素子形成に必要な場所のみに設けることができるため、材料を節約し、工程を簡素化できる。
また、下層配線31上に形成するプラグ34を省略して、全てを読み出し用配線22の延設により、下層配線31と直接接続してもよい。
また、プラグ34はダマシン法による電解めっきに限らず無電解めっきでもよく、実施の形態3等におけるCu膜49は無電解めっきでなくダマシン法による電解めっきで形成してもよい。
また、実施の形態3及び実施の形態4において、TMR素子10の上面及び側面にエッチング選択性のある材料を設けたが、上面の材料は省略してもよい。上面にこの材料がなくても、レジストマスクで上面全体を覆うことにより、接続孔42を形成できる。
また、各実施の形態における製造プロセス及び使用材料等は、実施の形態以外の適宜であってよい。
本発明の実施の形態1を示す(a)はMRAMの概略構成図、(b)は平面図である。 同、MRAMの製造プロセスを示す図である。 同、MRAMの製造プロセスを示す図である。 同、MRAMの製造プロセスを示す図である。 本発明参考例1によるMRAMの製造プロセスを示す図である。 同、MRAMの製造プロセスを示す図である。 同、MRAMの製造プロセスを示す図である。 本発明の実施の形態2を示すMRAMの概略構成図である。 同、MRAMの製造プロセスを示す図である。 同、MRAMの製造プロセスを示す図である。 同、MRAMの製造プロセスを示す図である。 本発明参考例2によるMRAMの製造プロセスを示す図である。 同、MRAMの製造プロセスを示す図である。 同、MRAMの製造プロセスを示す図である。 本発明の実施の形態3を示すMRAMの概略構成図である。 同、実施の形態3−1によるMRAMの製造プロセスを示す図である。 同、実施の形態3−1によるMRAMの製造プロセスを示す図である。 同、実施の形態3−1によるMRAMの製造プロセスを示す図である。 同、実施の形態3−1によるMRAMの製造プロセスを示す図である。 同、実施の形態3−2によるMRAMの製造プロセスを示す図である。 同、実施の形態3−2によるMRAMの製造プロセスを示す図である。 同、実施の形態3−2によるMRAMの製造プロセスを示す図である。 同、実施の形態3−2によるMRAMの製造プロセスを示す図である。 本発明の実施の形態4を示すMRAMの概略構成図である。 同、実施の形態4−1によるMRAMの製造プロセスを示す図である。 同、実施の形態4−1によるMRAMの製造プロセスを示す図である。 同、実施の形態4−1によるMRAMの製造プロセスを示す図である。 同、実施の形態4−1によるMRAMの製造プロセスを示す図である。 同、実施の形態4−2によるMRAMの製造プロセスを示す図である。 同、実施の形態4−2によるMRAMの製造プロセスを示す図である。 同、実施の形態4−2によるMRAMの製造プロセスを示す図である。 同、実施の形態4−2によるMRAMの製造プロセスを示す図である。 MRAMのTMR素子の概略斜視図である。 MRAMのメモリセル部の一部の概略斜視図である。 MRAMのメモリセルの概略断面図である。 MRAMの等価回路図である。 MRAMの書き込み時の磁界応答特性図である。 MRAMの読み出し動作原理図である。 従来例による1選択素子と1TMR素子の概略図を示し、(a)は平面図、(b)は(a)のb−b線断面図である。
符号の説明
10…TMR端子、11…ビット線、12…ワード線、22…読み出し用配線、
22A…局所配線、30、31…下層配線、32…HDP膜、
33、35、38…P−TEOS膜、34、40…コンタクトプラグ、36…多層膜、
37、46…P−SiN膜、41、43、44…フォトレジスト膜、42…接続孔、
45、48…SiO2膜、39、47…サイドウォール、49…Cu膜、
50…フリー層、51…バリア層、52…反強磁性体層、53…強磁性体層、
54…トンネル絶縁膜、55…記憶層、56…キャップ層、60…ピン層、
70…TMR素子の下部導電性層、C…境界

Claims (12)

  1. 磁化方向が固定された磁化固定層と、トンネルバリア層と、磁化方向の変化が可能な磁性層とが積層されてなるトンネル磁気抵抗効果素子によってメモリ素子が構成され、このメモリ素子の前記磁性層とは反対の面側に絶縁層を介して設けられた第1の導電層と、前記メモリ素子の前記磁性層側に設けられた第2の導電層とに流す電流によって前記メモリ素子に情報を書き込み、前記絶縁層に設けられた接続孔を介し前記メモリ素子の読み出し用配線から前記書き込み情報を読み出すように構成され、
    前記読み出し用配線が、前記磁化固定層の構成材料のパターニングによって、前記磁 性層の下部から延設して形成され、
    前記接続孔が、前記第1の導電層を埋め込んでいる絶縁層を厚さ方向に貫通した深さ 位置まで延設され、
    この深さ位置まで、前記磁化固定層構成材料からなる膜状の前記読み出し用配線が前 記接続孔の壁面に延設され、この延設された膜状の読み出し用配線が前記第1の導電 層よりも深い位置に存在する下部配線に接続されている、
    磁気メモリ装置。
  2. 前記読み出し用配線が、前記下部配線上の接続孔に被着した導電性プラグの位置まで前記膜状の配線として延設され、この導電性プラグに接続され、この導電性プラグによって前記下部配線に接続されている、請求項1に記載した磁気メモリ装置。
  3. 前記導電性プラグが前記第1の導電層よりも深い位置に形成されている、請求項2に記載した磁気メモリ装置。
  4. 前記第1の導電層の少なくとも側面が、前記第1の導電層を埋め込んだ絶縁層に対してエッチング選択性のある材料で被覆されている、請求項1〜のいずれか1項に記載した磁気メモリ装置。
  5. 前記メモリ素子の前記磁化固定層より上部の構成層がパターニングされ、このパターンの少なくとも側面が、前記上部の構成層より下部の構成層と、少なくとも前記第1の導電層を埋め込んだ絶縁層とに対してエッチング選択性のある材料で被覆されている、請求項に記載した磁気メモリ装置。
  6. 前記磁化固定層と前記磁性層との間に絶縁体層が挟持され、前記メモリ素子の上部及び下部に設けられたビットライン及びワードラインにそれぞれ電流を流すことによって誘起される磁界で前記磁性層を所定方向に磁化して情報を書き込み、この書き込み情報を前記トンネルバリア層としての前記絶縁体層を介してのトンネル磁気抵抗効果によって読み出すように構成された、請求項1に記載した磁気メモリ装置。
  7. 磁化方向が固定された磁化固定層と、トンネルバリア層と、磁化方向の変化が可能な磁性層とが積層されてなるトンネル磁気抵抗効果素子によってメモリ素子が構成され、このメモリ素子の前記磁性層とは反対の面側に絶縁層を介して設けられた第1の導電層と、前記メモリ素子の前記磁性層側に設けられた第2の導電層とに流す電流によって前記メモリ素子に情報を書き込み、前記絶縁層に設けられた接続孔を介し前記メモリ素子の読み出し用配線から前記書き込み情報を読み出すように構成された磁気メモリ装置の製造方法であって、
    前記第1の導電層よりも深い位置に形成した第1の絶縁層に、前記読み出し用配線と 接続される下部配線を埋め込む工程と、
    前記第1の絶縁層上に形成した第2の絶縁層に、前記第1の導電層を埋め込む工程と
    前記第2の絶縁層を厚さ方向に貫通した深さ位置まで前記接続孔を延設して形成する 工程と、
    この接続孔の内壁面を含む表面上に、前記トンネル磁気抵抗効果素子の各構成層を堆 積させる工程と、
    これらの各構成層のうち磁性層構成材料をパターニングして前記磁性層を形成する工 程と、
    前記各構成層のうち磁化固定層構成材料をパターニングして、前記磁化固定層を形成 すると共に、前記深さ位置まで前記磁性層の下部から前記接続孔の内壁面に延設された 膜状の前記読み出し用配線を形成し、この読み出し用配線を前記第1の導電層よりも深 い位置に存在する前記下部配線に接続する工程と
    を有する、磁気メモリ装置の製造方法。
  8. 前記読み出し用配線を、前記下部配線上の接続孔に被着した導電性プラグの位置まで前記膜状の配線として延設し、この導電性プラグに接続し、この導電性プラグによって前記下部配線に接続する、請求項に記載した磁気メモリ装置の製造方法。
  9. 前記導電性プラグを前記第1の導電層よりも深い位置に形成する、請求項に記載した磁気メモリ装置の製造方法。
  10. 前記第1の導電層の少なくとも側面を、前記第1の導電層を埋め込んだ絶縁層に対してエッチング選択性のある材料で被覆し、この被覆材料によって少なくとも前記第2の絶縁層を選択的にエッチングして前記接続孔を形成する、請求項のいずれか1項に記載した磁気メモリ装置の製造方法。
  11. 前記メモリ素子の前記磁化固定層より上部の構成層がパターニングされ、このパターンの少なくとも側面が、前記上部の構成層より下部の構成層と、少なくとも前記第1の導電層を埋め込んだ絶縁層とに対してエッチング選択性のある材料で被覆し、この被覆材料をマスクとして用い、前記下部の構成層及び少なくとも前記第2の絶縁層を選択的にエッチングして前記接続孔を形成する、請求項10に記載した磁気メモリ装置の製造方法。
  12. 前記磁化固定層と前記磁性層との間に絶縁体層が挟持され、前記メモリ素子の上部及び下部に設けられたビットライン及びワードラインにそれぞれ電流を流すことによって誘起される磁界で前記磁性層を所定方向に磁化して情報を書き込み、この書き込み情報を前記トンネルバリア層としての前記絶縁体層を介してのトンネル磁気抵抗効果によって読み出すように構成された前記磁気メモリ装置を製造する、請求項に記載した磁気メモリ装置の製造方法。
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JP2009224477A (ja) * 2008-03-14 2009-10-01 Fujitsu Ltd 半導体記憶装置及びその製造方法
JP2009295694A (ja) * 2008-06-03 2009-12-17 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
US7939188B2 (en) * 2008-10-27 2011-05-10 Seagate Technology Llc Magnetic stack design
JP2013021108A (ja) * 2011-07-11 2013-01-31 Toshiba Corp 半導体記憶装置およびその製造方法
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US9240546B2 (en) 2013-03-26 2016-01-19 Infineon Technologies Ag Magnetoresistive devices and methods for manufacturing magnetoresistive devices
KR102266709B1 (ko) 2014-09-22 2021-06-22 삼성전자주식회사 반도체 메모리 장치
KR102641744B1 (ko) 2017-01-20 2024-03-04 삼성전자주식회사 가변 저항 메모리 소자
TWI712035B (zh) * 2018-08-03 2020-12-01 聯華電子股份有限公司 形成磁阻式隨機存取記憶體單元的方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003086775A (ja) * 2001-09-07 2003-03-20 Canon Inc 磁気メモリ装置およびその製造方法
JP2003209225A (ja) * 2002-01-16 2003-07-25 Toshiba Corp 磁気記憶装置
JP2003243621A (ja) * 2002-02-15 2003-08-29 Fujitsu Ltd 半導体装置及びその製造方法
JP2003243630A (ja) * 2002-02-18 2003-08-29 Sony Corp 磁気メモリ装置およびその製造方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3125922B2 (ja) * 1998-01-20 2001-01-22 ソニー株式会社 誘電体メモリおよびその製造方法
US5946227A (en) * 1998-07-20 1999-08-31 Motorola, Inc. Magnetoresistive random access memory with shared word and digit lines
US5940319A (en) * 1998-08-31 1999-08-17 Motorola, Inc. Magnetic random access memory and fabricating method thereof
JP2002208682A (ja) * 2001-01-12 2002-07-26 Hitachi Ltd 磁気半導体記憶装置及びその製造方法
JP3677455B2 (ja) * 2001-02-13 2005-08-03 Necエレクトロニクス株式会社 不揮発性磁気記憶装置およびその製造方法
JP4405103B2 (ja) * 2001-04-20 2010-01-27 株式会社東芝 半導体記憶装置
KR100457159B1 (ko) * 2001-12-26 2004-11-16 주식회사 하이닉스반도체 마그네틱 램
JP4157707B2 (ja) * 2002-01-16 2008-10-01 株式会社東芝 磁気メモリ
TWI266443B (en) * 2002-01-16 2006-11-11 Toshiba Corp Magnetic memory
US6498747B1 (en) * 2002-02-08 2002-12-24 Infineon Technologies Ag Magnetoresistive random access memory (MRAM) cross-point array with reduced parasitic effects
US6834008B2 (en) * 2002-08-02 2004-12-21 Unity Semiconductor Corporation Cross point memory array using multiple modes of operation

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003086775A (ja) * 2001-09-07 2003-03-20 Canon Inc 磁気メモリ装置およびその製造方法
JP2003209225A (ja) * 2002-01-16 2003-07-25 Toshiba Corp 磁気記憶装置
JP2003243621A (ja) * 2002-02-15 2003-08-29 Fujitsu Ltd 半導体装置及びその製造方法
JP2003243630A (ja) * 2002-02-18 2003-08-29 Sony Corp 磁気メモリ装置およびその製造方法

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