JP2003243621A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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JP2003243621A
JP2003243621A JP2002038550A JP2002038550A JP2003243621A JP 2003243621 A JP2003243621 A JP 2003243621A JP 2002038550 A JP2002038550 A JP 2002038550A JP 2002038550 A JP2002038550 A JP 2002038550A JP 2003243621 A JP2003243621 A JP 2003243621A
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film
capacitor
insulating film
semiconductor device
forming
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Yoichi Okita
陽一 置田
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Fujitsu Ltd
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H10B53/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the memory core region

Abstract

(57)【要約】 【課題】強誘電体キャパシタを有する半導体装置に関
し、キャパシタの隣に形成されるコンタクトホールの位
置合わせマージンを小さくすること。 【解決手段】第１絶縁膜８上に形成された強誘電体キャ
パシタＱ1 の上面と側面を覆うキャパシタ保護膜１６，
１８と、キャパシタ保護膜１６，１８及び第１絶縁膜８
の上に形成された第２絶縁膜１９で強誘電体キャパシタ
Ｑ1 の側面にキャパシタ保護膜１６，１８を介して隣接
して形成されたホール１９ａと、ホール１９ａ内に形成
された導電性プラグ２１とを含む。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、より詳しくは、強誘電体キャパシタ
を有する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】電源を切っても情報を記憶することので
きる不揮発性メモリとして、強誘電体メモリ（ＦｅＲＡ
Ｍ）が知られている。
【０００３】ＦｅＲＡＭは、強誘電体キャパシタのヒス
テリシス特性を利用して情報を記憶するメモリセルを有
している。強誘電体キャパシタは、強誘電体膜を一対の
電極の間に形成した構造を有し、電極間への印加電圧の
大きさに応じた分極を生じ、印加電圧を取り去っても自
発分極を有する。印加電圧の極性を反転すれば自発分極
の極性も反転する。そして、自発分極を検出することに
よって情報を読み出すことができる。
【０００４】ＦｅＲＡＭのメモリセルには、１ビットの
情報の記憶に１つのトランジスタと１つのキャパシタを
用いる１Ｔ／１Ｃ型と、１ビットの情報の記憶に２つの
トランジスタと２つのキャパシタを用いる２Ｔ／２Ｃ型
がある。１Ｔ／１Ｃ型のメモリセルは、２Ｔ／２Ｃ型の
メモリセルに比べてセル面積を小さくして高集積化する
ことが可能である。
【０００５】次に、スタックキャパシタを有する１Ｔ／
１Ｃ型メモリセルの形成工程を説明する。
【０００６】まず、図１(a) に示す構造になるまでの工
程を説明する。
【０００７】シリコン基板１０１の素子形成領域の周囲
に素子分離絶縁膜１０２を形成し、その後に素子形成領
域にウェル１０３を形成する。さらに、ウェル１０３に
２つのＭＯＳトランジスタ１０４を形成する。
【０００８】ＭＯＳトランジスタ１０４は、ウェル１０
３上にゲート絶縁膜１０４ａを介して形成されたゲート
電極１０４ｂと、ゲート電極１０４ｂの両側のウェル領
域１０３内に形成されてソース／ドレインとなる不純物
拡散領域１０４ｃ，１０４ｄを有している。また、ゲー
ト電極１０４ｂの両側面には、不純物拡散領域１０４ｃ
内に不純物高濃度領域１０４ｄを形成するための絶縁性
サイドウォール１０５が形成される。
【０００９】その後に、ＭＯＳトランジスタ１０４を覆
うトランジスタ保護絶縁膜１０６をシリコン基板１０１
上に形成し、さらに第１層間絶縁膜１０７をトランジス
タ保護絶縁膜１０６上に形成する。
【００１０】続いて、第１層間絶縁膜１０７のうちＭＯ
Ｓトランジスタ１０４の一方の不純物拡散領域１０４ｃ
上に第１コンタクトホール１０７ａを形成した後に、第
１コンタクトホール１０７ａ内に第１コンタクトプラグ
１０８を埋め込む。
【００１１】さらに、第１コンタクトプラグ１０８と第
１層間絶縁膜１０７の上に、第１金属膜１０９、強誘電
体膜１１０、第２金属膜１１１を順に形成する。
【００１２】次に、図１(b) に示すように、第１金属膜
１０９、強誘電体膜１１０及び第２金属膜１１１をフォ
トリソグラフィー法によりパターニングすることにより
キャパシタ１１２を形成する。キャパシタ１１２におい
て、第１金属膜１０９を下部電極１０９ａとし、強誘電
体膜１１０を誘電体膜１１０ａとし、第２金属膜１１１
を上部電極１１１ａとする。キャパシタ１１２はスタッ
ク型であり、下部電極１０９ａはその下の第１コンタク
トプラグ１０８を介してＭＯＳトランジスタ１０４の一
方の不純物拡散層１０４ｃに接続される。
【００１３】この後、図１(c) に示すように、単層のキ
ャパシタ保護膜１１３をキャパシタ１１２と第１層間絶
縁膜１０７の上に１回だけ形成し、さらにキャパシタ保
護膜１１３上に第２層間絶縁膜１１４を形成した後に、
第２層間絶縁膜１１４、キャパシタ保護膜１１３、第１
層間絶縁膜１０７及びトランジスタ保護膜１０６をフォ
トリソグラフィー法によりパターニングすることによ
り、ＭＯＳトランジスタ１０４の他方の不純物拡散領域
１０４ｄ上に第２コンタクトホール１１４ａを形成す
る。その後に、第２コンタクトホール１１４ａ内に第２
コンタクトプラグ１１５を形成する。
【００１４】次に、図２に示す構造を形成するまでの工
程を説明する。
【００１５】第２層間絶縁膜１１４をパターニングする
ことにより、キャパシタ１１２の上部電極１１０ａの上
に第３コンタクトホール１１４ｂを形成する。さらに、
第２層間絶縁膜１１４上と第３コンタクトホール１１４
ｂ内に導電膜を形成した後、この導電膜をパターニング
することによりキャパシタ１１２の上部電極１１１ａに
接続する配線１１６ａを形成すると同時に第２コンタク
トプラグ１１５の上に導電性パッド１１６ｂを形成す
る。
【００１６】さらに、配線１１６ａ及び導電性パッド１
１６ｂを覆う第３層間絶縁膜１１７を第２層間絶縁膜１
１４の上に形成する。その後に、第３層間絶縁膜１１７
をパターニングすることにより導電性パッド１１６ｂの
上にホール１１７ａを形成し、さらにホール１１７ａの
中に第４導電性プラグ１１８を形成する。
【００１７】その後に、第３層間絶縁膜１１７上に、導
電性プラグ１１８上に接続されるビット線１１８を形成
する。
【００１８】以上のような１Ｔ／１Ｃ型メモリセルにお
けるＭＯＳトランジスタとキャパシタとワード線の配置
を示すと図３の平面図のようになる。なお、図２は図３
のＩ−Ｉ線断面図である。
【００１９】
【発明が解決しようとする課題】ところで、第１及び第
２層間絶縁膜１０７，１１４に第２コンタクトホール１
１４ａを開口する場合に、第２コンタクトホール１１４
ａがキャパシタ１１２に接しないような位置合わせマー
ジンが必要になる。この場合、第２コンタクトホール１
１４ａとキャパシタ１１２の距離は位置合わせマージン
を確保する程度に離す必要があり、これによりウェル１
０３上方で隣接する２つのキャパシタ１１２の間隔も決
まってくる。
【００２０】そのような位置合わせマージンを確保しな
ければ、第２コンタクトホール１１４ａがキャパシタ１
１２の一部に重なるおそれがある。
【００２１】第２コンタクトホール１１４ａがキャパシ
タ１１２に接して形成されると、第２コンタクトホール
１１４ａ内の第２コンタクトプラグ１１５がキャパシタ
１１２にショートする。また、第２コンタクトホール１
１４ａがキャパシタ１１２に接すると、第２コンタクト
プラグ１１５ををＣＶＤ法により形成する際に、反応ガ
スにより強誘電体膜１１０が還元されてキャパシタの強
誘電体膜１１０が劣化するおそれがある。
【００２２】さらに、メモリセルの高集積化を図るため
にキャパシタ１１２の面積を小さくすると、メモリセル
特性が劣化しやすくなる。
【００２３】本発明の目的は、キャパシタの隣に形成さ
れるコンタクトホールの位置合わせマージンを小さくす
る構造を有する半導体装置とその製造方法を提供するこ
とにある。
【００２４】
【課題を解決するための手段】上記した課題は、半導体
基板に形成された第１の不純物拡散領域と、前記半導体
基板の上方に形成された第１の絶縁膜と、前記第１の絶
縁膜上に形成され、且つ下部電極、強誘電体膜、上部電
極を有するキャパシタと、前記キャパシタの上面と側面
を覆い、前記第１の絶縁膜とは異なる材料からなる絶縁
性のキャパシタ保護膜と、前記キャパシタ保護膜及び前
記第１の絶縁膜の上に形成され且つ前記キャパシタ保護
膜に対して選択的にエッチングできる材料からなる第２
の絶縁膜と、前記第２の絶縁膜に形成され且つ前記キャ
パシタ保護膜を挟んで前記キャパシタの側面に隣接する
第１のホールと、前記第１のホール内に形成されて前記
第１の不純物拡散領域に電気的に接続される第１の導電
性プラグとを有することを特徴とする半導体装置によっ
て解決される。
【００２５】また、上記した課題は、半導体基板に第１
の不純物拡散領域を形成する工程と、前記半導体基板の
上方に第１の絶縁膜を形成する工程と、前記第１の絶縁
膜上に第１導電膜、強誘電体膜及び第２導電膜を順に形
成する工程と、第１のマスクを用いて前記第２導電膜、
前記強誘電体膜及び前記第１導電膜をパターニングして
キャパシタを形成する工程と、前記キャパシタの上面と
側面の上に前記第１の絶縁膜とは異なる材料からなる絶
縁性のキャパシタ保護膜を形成する工程と、前記キャパ
シタ保護膜と前記第１の絶縁膜の上に、前記キャパシタ
保護膜に対して選択的にエッチングできる材料からなる
第２の絶縁膜を形成する工程と、前記キャパシタの側面
上の前記キャパシタ保護膜に接する第１のホールを前記
第２の絶縁膜に形成する工程と、前記第１の不純物拡散
領域に電気的に接続される導電性プラグを前記第１のホ
ール内に形成する工程とを有することを特徴とする半導
体装置の製造方法によって解決される。
【００２６】次に、本発明の作用について説明する。
【００２７】本発明に係る半導体装置によれば、第１絶
縁膜上に形成された強誘電体キャパシタの上面と側面を
覆うキャパシタ保護膜と、キャパシタ保護膜及び第１絶
縁膜の上に形成された第２絶縁膜において強誘電体キャ
パシタの側面にキャパシタ保護膜を介して隣接して形成
されたホールと、ホール内に形成された導電性プラグと
を有している。
【００２８】従って、強誘電体キャパシタと導電性プラ
グの間隔はキャパシタ保護膜の膜厚に等しくなって、強
誘電体キャパシタの形成領域がホール側に近づいてキャ
パシタ面積が従来よりも広くなる。
【００２９】また、本発明に係る半導体装置の製造方法
によれば、第１絶縁膜上に形成された強誘電体キャパシ
タの上面と側面をキャパシタ保護膜によって覆い、キャ
パシタ保護膜に対して選択エッチングが可能な材料から
なる第２絶縁膜をキャパシタ保護膜と第１絶縁膜の上に
形成した後に、キャパシタ保護膜に接するようにホール
を第２絶縁膜に形成し、ホール内に導電性プラグを形成
するようにしている。
【００３０】従って、第２絶縁膜にホールを形成する工
程で、ホールの位置合わせを強誘電体キャパシタ表面の
キャパシタ保護膜によって自己整合的に行うことができ
るので、ホール形成のための位置合わせマージンを予め
広く確保する必要はなくなり、ホールの形成が容易にな
るとともに、ホールを従来よりもキャパシタに近づけて
強誘電体キャパシタの形成領域をホール側に伸ばすこと
ができる。
【００３１】なお、キャパシタ保護膜は、キャパシタの
還元を防止する材料であって、エッチングの際に絶縁膜
が選択的に選択されるような材料を用いる。
【００３２】
【発明の実施の形態】以下に本発明の実施形態を図面に
基づいて説明する。
【００３３】図４〜図１０は、本発明の実施形態に係る
半導体装置の製造工程を示す断面図である。図１１は、
本発明の実施形態に係る半導体装置のメモリセル領域の
トランジスタとキャパシタの配置を示す平面図である。
【００３４】まず、図４(a) に示す断面構造を形成する
までの工程を説明する。
【００３５】図４(a) に示すように、ｎ型又はｐ型のシ
リコン（半導体）基板１のトランジスタ形成領域の周囲
にフォトリソグラフィー法により素子分離用溝を形成し
た後に、その中に酸化シリコン(SiO2)を埋め込んで素子
分離絶縁膜２を形成する。そのような構造の素子分離絶
縁膜２は、ＳＴＩ(Shallow Trench Isolation)と呼ばれ
る。なお、ＬＯＣＯＳ（Local Oxidation of Silicon）
法により形成した絶縁膜を素子分離絶縁膜として採用し
てもよい。
【００３６】続いて、メモリセル領域におけるシリコン
基板１のトランジスタ形成領域にｐ型不純物を選択的に
導入してｐ型ウェル１ａを形成する。
【００３７】さらに、シリコン基板１のｐ型ウェル１ａ
の表面を熱酸化して、ゲート絶縁膜３となるシリコン酸
化膜を形成する。
【００３８】次に、シリコン基板１の上側全面に非晶質
又は多結晶のシリコン膜とタングステンシリサイド膜を
順次形成する。その後に、シリコン膜とタングステンシ
リサイド膜をフォトリソグラフィ法によりパターニング
して、メモリセル領域のウェル１ａ上にゲート電極４
ａ，４ｂを形成する。それらのゲート電極４ａ，４ｂは
ゲート絶縁膜３を介してシリコン基板１の上に形成され
る。
【００３９】なお、メモリセル領域では、１つのｐ型ウ
ェル１ａ上には２つのゲート電極４ａ，４ｂが並列に形
成され、それらのゲート電極４ａ，４ｂはワード線の一
部を構成する。
【００４０】次に、ｐ型ウェル１ａのうちゲート電極４
ａ，４ｂの両側にｎ型不純物、例えばリンをイオン注入
してソース／ドレインとなる第１〜第３のｎ型不純物拡
散領域５ａ〜５ｃを形成する。
【００４１】さらに、ＣＶＤ法により絶縁膜、例えば酸
化シリコン（SiO2）膜をシリコン基板１の全面に形成し
た後に、その絶縁膜をエッチバックしてゲート電極４
ａ，４ｂの両側部分に絶縁性のサイドウォールスペーサ
６として残す。
【００４２】続いて、ｐ型ウェル１ａにおいてゲート電
極４ａ，４ｂとサイドウォールスペーサ６をマスクに使
用して、第１〜第３のｎ型不純物拡散領域５ａ〜５ｃに
再びｎ型不純物をイオン注入することにより、第１〜第
３のｎ型不純物拡散領域５ａ〜５ｃのそれぞれに不純物
高濃度領域を形成する。
【００４３】なお、１つのｐ型ウェル１ａにおいて、２
つのゲート電極４ａ，４ｂの間の第１のｎ型不純物拡散
領域５ａは後述するビット線に電気的に接続され、ウェ
ル１ａの両端側寄りの第２、第３のｎ型不純物拡散領域
５ｂ，５ｃは後述するキャパシタの下部電極に電気的に
接続される。
【００４４】以上の工程により、ｐ型のウェル１ａには
ゲート電極４ａ，４ｂとＬＤＤ構造のｎ型不純物拡散領
域５ａ〜５ｃを有する２つのｎ型のＭＯＳトランジスタ
Ｔ1，Ｔ2 が１つのｎ型不純物拡散領域５ａを共通にし
て形成される。
【００４５】次に、ＭＯＳトランジスタＴ1 ，Ｔ2 を覆
うカバー絶縁膜７として約２００ｎｍの厚さの酸窒化シ
リコン（SiON）膜をプラズマＣＶＤ法によりシリコン基
板１の全面に形成する。その後、ＴＥＯＳガスを用いる
プラズマＣＶＤ法により、膜厚１．０μｍ程度の酸化シ
リコン（SiO2）を第１層間絶縁膜８としてカバー絶縁膜
７の上に形成する。
【００４６】続いて、例えば常圧の窒素雰囲気中で第１
層間絶縁膜８を７００℃の温度で３０分間加熱し、これ
により第１層間絶縁膜８を緻密化する。その後に、第１
層間絶縁膜８の上面を化学機械研磨（ＣＭＰ）法により
平坦化する。
【００４７】次に、図４(b) に示すように、レジストパ
ターン（不図示）を用いて第１層間絶縁膜８とカバー絶
縁膜７をエッチングすることにより、メモリセル領域の
第２、第３のｎ型不純物拡散領域５ｂ、５ｃの上にそれ
ぞれ第１、第２のコンタクトホール８ｂ，８ｃを形成す
る。
【００４８】次に、図５(a) に示す構造を形成するまで
の工程を説明する。
【００４９】まず、第１層間絶縁膜８上面と第１及び第
２のコンタクトホール８ｂ，８ｃ内面に、グルー膜９ａ
として膜厚５０ｎｍの窒化チタン（TiN ）膜をスパッタ
法により形成する。さらに、WF6 を用いるＣＶＤ法によ
って、タングステン（Ｗ）膜９ｂをグルー膜９ａ上に成
長してコンタクトホール８ｂ，８ｃ内を完全に埋め込
む。
【００５０】続いて、タングステン膜９ｂとグルー膜９
ａをＣＭＰ法により研磨して第１層間絶縁膜８の上面上
から除去する。これにより、第１、第２のコンタクトホ
ール８ｂ、８ｃ内に残されたタングステン膜９ｂ及びグ
ルー膜９ａは、第２，第３のｎ型不純物拡散領域５ｂ，
５ｃに接続される第１、第２の導電性プラグ１０ｂ，１
０ｃとして使用される。
【００５１】次に、図５(b) に示す構造を形成するまで
の工程を説明する。
【００５２】まず、第１及び第２の導電性プラグ１０
ｂ，１０ｃ上と第１層間絶縁膜８上に第１導電膜１３と
して、例えば膜厚２００ｎｍのイリジウム（Ir）膜１３
ａ、膜厚２３ｎｍの酸化プラチナ(PtO) 膜１３ｂ、及び
膜厚５０ｎｍのプラチナ（Pt）膜１３ｃをスパッタによ
り順に形成する。
【００５３】なお、第１導電膜１３を形成する前又は後
に例えば膜剥がれ防止のために第１層間絶縁膜８の上面
をアニールする。アニール方法として、例えば、アルゴ
ン雰囲気中で６００〜７５０℃のＲＴＡ(rapid thermal
annealing) を採用する。
【００５４】続いて、第１導電膜１３上に、強誘電体膜
１４として例えば膜厚２００ｎｍのＰＺＴ膜をスパッタ
法により形成する。強誘電体膜１４の形成方法は、その
他に、ＭＯＤ(metal organic deposition)法、ＭＯＣＶ
Ｄ( 有機金属ＣＶＤ）法、ゾル・ゲル法などがある。ま
た、強誘電体膜１４の材料としては、ＰＺＴ以外に、Ｐ
ＬＣＳＺＴ、ＰＬＺＴのような他のＰＺＴ系材料や、Sr
Bi2Ta2O9、SrBi2(Ta,Nb)2O9 等のBi層状構造化合物材
料、その他の金属酸化物強誘電体を採用してもよい。
【００５５】続いて、酸素含有雰囲気中で強誘電体膜１
４をアニールにより結晶化する。そのアニールとして、
例えばアルゴン（Ar）と酸素（O2）の混合ガス雰囲気中
で基板温度６００℃、時間９０秒の条件を第１ステッ
プ、酸素雰囲気中で基板温度７５０℃、時間６０秒の条
件を第２ステップとする２ステップのＲＴＡ処理を採用
する。
【００５６】さらに、強誘電体膜１４の上に、第２導電
膜１５として例えば膜厚２００ｎｍの酸化イリジウム(I
rO2)をスパッタ法により形成する。また、第２導電膜１
５の上には例えば厚さ約１７０ｎｍのアルミナよりなる
第１のキャパシタ保護膜１６を形成する。第１のキャパ
シタ保護膜１６として、アルミナの代わりに、ＰＺＴ
膜、ＰＬＺＴ膜のようなＰＺＴ系材料、酸化チタンその
他の還元防止材料のいずれかから構成してもよい。
【００５７】この後に、ｐ型ウェル１ａ上方及びその周
辺において、ハード膜としてTiN 膜とSiO2膜を順に第１
のキャパシタ保護膜１６の上に形成した後に、ハード膜
をフォトリソグラフィー法によりパターニングすること
により、キャパシタ形成用の第１、第２のハードマスク
１７ａ，１７ｂを１つのｐ型ウェル１ａの上方で間隔を
おいて形成する。
【００５８】第１、第２のハードマスク１７ａ，１７ｂ
は、第１及び第２導電性プラグ１０ｂ，１０ｃの上面に
重なるキャパシタ平面形状を有している。また、１つの
ｐ型ウェル１ａの上における第１、第２のハードマスク
１７ａ，１７ｂの間隔ｗは、例えば、第１のｎ型不純物
拡散領域５ａ上に形成しようとする後述する第３導電性
プラグの直径に後述する第２のキャパシタ保護膜の膜厚
の２倍の大きさを加えた値とする。
【００５９】続いて、第１、第２のハードマスク１７
ａ，１７ｂに覆われない領域の第１のキャパシタ保護膜
１６、第２導電膜１５、強誘電体膜１４、第１導電膜１
３を順次エッチングすることにより、第１層間絶縁膜８
上に第１、第２のキャパシタＱ 1 ，Ｑ2 を形成する。続
いて、ハードマスク１６を除去することにより、図６
(a) に示すような状態になる。
【００６０】第１、第２のキャパシタＱ1 ，Ｑ2 は、第
１導電膜１３よりなる下部電極１３ａ，１３ｂと、強誘
電体膜１４よりなるキャパシタ誘電体膜１４ａ，１４ｂ
と、第２導電膜１５よりなる上部電極１５ａ，１５ｂか
ら構成される。この場合、上部電極１５ａ，１５ｂは、
第１のキャパシタ保護膜１６に覆われた状態になってい
る。また、第１のキャパシタＱ1 の下部電極１３ａは第
１の導電性プラグ１２ａを介して第２のｎ型不純物拡散
領域５ｂに電気的に接続され、また、第２のキャパシタ
Ｑ2 の下部電極１３ｂは第２の導電性プラグ１２ｂを介
して第３のｎ型不純物拡散領域５ｃに電気的に接続され
る。
【００６１】ここで、キャパシタＱ1 ，Ｑ2 は導電性プ
ラグ１２ａ，１２ｂとゲート電極４ａ，４ｂの上を覆う
大きさを有するとともに、下部電極１５ａ，１５ｂの中
心は導電性プラグ１２ａ，１２ｂからゲート電極４ａ，
４ｂ側にずれて形成されている。また、１つのｐ型ウェ
ル１ａの上において、第１のキャパシタＱ1 と第２のキ
ャパシタＱ2 は、それらの間のスペースが第１のｎ型不
純物拡散領域５ａの直上に位置するように形成される。
第１及び第２のキャパシタＱ1 ，Ｑ2 の間のスペース
は、位置ズレを考慮すると、ｐ型ウェル１の上で、２つ
のゲート電極４ａ，４ｂの間隔よりも狭くなるように設
計することが好ましい。
【００６２】続いて、エッチングによる強誘電体膜１４
をダメージから回復させるために、回復アニールを行
う。この場合の回復アニールは、例えば、基板温度６５
０℃、６０分間の条件で酸素を含む炉内で行われる。
【００６３】次に、図６(b) に示すように、キャパシタ
Ｑ1 ，Ｑ2 を覆う膜厚５０〜１５０ｎｍのアルミナより
なる第２のキャパシタ保護膜１８を第１層間絶縁膜８の
上にスパッタ法或いはＭＯＣＶＤ法により形成する。こ
れにより、キャパシタＱ1 ，Ｑ2 の上部電極１５ａ，１
５ｂの上には総膜厚が約２２０〜３２０ｎｍのキャパシ
タ保護膜１６，１８が形成された状態となる。この場
合、キャパシタＱ1 ，Ｑ 2 の側壁は急峻な傾斜を有する
ので、それらの側壁を覆う第２のキャパシタ保護膜１８
の膜厚は２５〜１３５ｎｍとなる。キャパシタ保護膜１
６，１８は、プロセスダメージからキャパシタＱ1 ，Ｑ
2 を保護するものであって、アルミナの他、ＰＺＴ系材
料、酸化チタンなどの還元防止材料から構成してもよ
い。
【００６４】その後に、酸素含有雰囲気中で６５０℃で
６０分間の条件で第１、第２のキャパシタＱ1 ，Ｑ2 を
アニールする。
【００６５】次に、図７(a) に示す構造を形成するまで
の工程を説明する。
【００６６】まず、ＴＥＯＳガスを用いるプラズマＣＶ
Ｄ法により、第２層間絶縁膜１９として膜厚１．０μｍ
程度の酸化シリコン（SiO2）膜を第２のキャパシタ保護
膜１８と第１層間絶縁膜８の上に形成する。さらに、第
２層間絶縁膜１９の上面をＣＭＰ法により平坦化する。
この例では、ＣＭＰ後の第２層間絶縁膜１９の残りの膜
厚は、上部電極１５ａ，１５ｂ上方で３００ｎｍ程度と
し、キャパシタＱ1 ，Ｑ2 側方の第１層間絶縁膜８の上
方で８００ｎｍ程度とする。
【００６７】続いて、第２層間絶縁膜１９上にレジスト
２０を塗布し、これを露光、現像することにより、１つ
のｐ型ウェル１ａの上で隣り合う第１、第２のキャパシ
タＱ 1 ，Ｑ2 の間にコンタクトホールを形成するための
開口部２０ａを形成する。この開口部２０ａは、位置合
わせのズレを考慮してキャパシタＱ1 ，Ｑ2 同士の間隔
よりも大きな直径としてもよい。
【００６８】次に、図７(b) に示すように、レジスト２
０の開口部２０ａを通してフッ素系反応ガスを用いて第
２層間絶縁膜１９をエッチングして垂直方向に異方性エ
ッチングを行うことにより、第３のコンタクトホール１
９ａの上部を形成する。
【００６９】続いて、図８(a) に示すように、レジスト
２０の開口部２０ａと第３のコンタクトホール１９ａの
上部を通して、フッ素系反応ガスを用いて、第２のキャ
パシタ保護膜１８のうち第１層間絶縁膜８の上面に接し
ている部分をエッチングし、これに続いて第３のコンタ
クトホール１９ａの下の第１層間絶縁膜８とトランジス
タ保護膜７をエッチングして第３のコンタクトホール１
９ａの下部を形成する。これにより、第３のコンタクト
ホール１９ａを通して第１のｎ型不純物拡散領域５ａが
露出する。
【００７０】第３のコンタクトホール１９ａは、キャパ
シタＱ1 ，Ｑ2 の上面と側面の上のキャパシタ保護膜１
６，１８をマスクの一部としてセルフアラインで形成さ
れ、キャパシタＱ1 ，Ｑ2 によって実質的に位置決めさ
れることになる。
【００７１】従って、レジスト２０の開口部２０ａの形
成位置がずれても、第３のコンタクトホール１９ａの少
なくとも一側の位置と形状は、一側方のキャパシタＱ1
又はＱ2 とその上のキャパシタ保護膜１６，１８によっ
て律速される。
【００７２】このような第３のコンタクトホール１９ａ
を形成するためのエッチング工程において、第１，第２
層間絶縁膜８，１９がキャパシタ保護膜１６，１８に対
して選択性良くエッチングされるエッチング条件とす
る。
【００７３】例えば、ＴＥＯＳを用いて形成されたSiO2
（以下、ＴＥＯＳ−SiO2という。）から層間絶縁膜を構
成し、キャパシタ保護膜をアルミナから構成する場合に
は次のようなエッチング条件とする。
【００７４】例えば、平行平板型エッチング装置を使用
し、エッチングガスとしてC4F8とArとCF4 を用いるとと
もに、エッチング雰囲気の真空度を４６Pa、ＲＦパワー
を１３．５６MHz で１０００Ｗに設定することにより、
ＴＥＯＳ−SiO2膜のアルミナ膜に対するエッチング選択
比を約７とすることができる。
【００７５】従って、第２層間絶縁膜１９のエッチング
により第３のコンタクトホール１９ａの上部を開口した
後には、上部電極１５ａ上で第３のコンタクトホール１
９ａから露出した第１及び第２のキャパシタ保護膜１
６，１８が上から約１２０ｎｍ程度エッチングされて、
１００〜２００ｎｍ残ることになる。また、第１、第２
のキャパシタＱ1 ，Ｑ2 の側壁上の第２のキャパシタ保
護膜１８は、垂直方向にエッチングされるので、横方向
の膜厚は減りにくくなり、第１、第２のキャパシタ
Ｑ1 ，Ｑ2 の側面を覆った状態を保つ。即ち、第２のキ
ャパシタ保護膜１８は、第３のコンタクトホール１９ａ
を形成し終わった状態で、キャパシタＱ1 ，Ｑ 2 の側面
を覆った状態を保つような厚さに形成する。さらに、第
１及び第２のキャパシタ保護膜１６，１８は、第３のコ
ンタクトホール１９ａを全て形成し終わった状態で、キ
ャパシタＱ1 ，Ｑ2 の上面上には少なくとも第１のキャ
パシタ保護膜１６が残り、さらに側面上には第２のキャ
パシタ保護膜１８が残るように、第１、第２のキャパシ
タ保護膜１６，１８の膜厚とするとともにエッチング条
件を設定する。
【００７６】これにより、キャパシタＱ1 ，Ｑ2 は、第
３のコンタクトホール１９ａを形成し終えた状態で、キ
ャパシタ保護膜１６，１８により覆われた状態を保つこ
とになる。
【００７７】なお、アルミナ膜は、上記したようにキャ
パシタＱ1 ，Ｑ2 を劣化させる還元雰囲気（水素等）に
対してブロック性が高く、しかも、ＴＥＯＳ−SiO2膜の
エッチングに対するエッチング選択比を小さくすること
ができるので、キャパシタ保護膜として有効な材料の１
つである。キャパシタ保護膜１６，１８を構成する材料
として、アルミナの他にＰＺＴ、ＰＬＺＴ、酸化チタン
を適用する場合にも、上記したと同様に、その膜厚とエ
ッチング条件を設定する。
【００７８】キャパシタ保護膜１６，１８は、第３のコ
ンタクトホール１９ａから露出した部分では薄くなり、
その他の部分では厚くなるので、上部電極１５ａの上で
は第３のコンタクトホール１９ａ内とその周辺では段差
が生じることになる。
【００７９】次に、図８(b) に示すように、レジスト２
０を除去した後、第２層間絶縁膜１９上面と第３のコン
タクトホール１９ａの内面に、グルー膜２１ａとして膜
厚５０ｎｍの窒化チタン膜をスパッタ法により形成す
る。続いて、六フッ化タングステン(WF6) ガスを用いる
ＣＶＤ法によってタングステン膜２１ｂをグルー膜２１
ａ上に成長して第３のコンタクトホール１９ａを完全に
埋め込む。
【００８０】続いて、図９(a) に示すように、タングス
テン膜２１ｂとグルー膜２１ａをＣＭＰ法により研磨し
て第２層間絶縁膜１９の上面上から除去する。これによ
り、第３のコンタクトホール１９ａ内に残されたタング
ステン膜２１ｂとグルー膜２１ａは、第１のｎ型不純物
拡散領域５ａに接続される第３の導電性プラグ２１とし
て使用される。
【００８１】さらに、窒素雰囲気中で第２層間絶縁膜１
９を３５０℃、１２０秒の条件でアニールする。
【００８２】次に、図９(b) に示す構造を形成するまで
の工程を説明する。
【００８３】まず、第２層間絶縁膜１９上と第３の導電
性プラグ２１の上に、膜厚１００ｎｍのSiONよりなる酸
化防止膜２２を形成する。
【００８４】次に、酸化防止膜２２と第２層間絶縁膜１
９とキャパシタ保護膜１６，１８をフォトリソグラフィ
ー法によりパターニングしてキャパシタＱ1 ，Ｑ2 の上
部電極１５ａ，１５ｂ上にホール２３ｂ，２３ｃを形成
する。ホール２３ｂ，２３ｃの形成によってダメージを
受けたキャパシタＱ1 ，Ｑ2 はアニールによって回復さ
れる。そのアニールは、例えば酸素含有雰囲気中で基板
温度５５０℃として６０分間行われる。
【００８５】その後に、第２層間絶縁膜１９上に形成さ
れた酸化防止膜２２をエッチバックによって除去する。
【００８６】次に、図１０に示す構造を形成するまでの
工程を説明する。
【００８７】まず、キャパシタＱ1 ，Ｑ2 の上部電極１
５ａ，１５ｂ上のホール２３ａ，２３ｂ内と第２層間絶
縁膜１９の上に多層金属膜を形成する。その多層金属膜
として、例えば、膜厚６０ｎｍのTi、膜厚３０ｎｍのTi
N 、膜厚４００ｎｍのAl-Cu、膜厚５ｎｍのTi、及び７
０ｎｍのTiN 膜を順に形成する。
【００８８】その後に、多層金属膜をパターニングする
ことにより、メモリセル領域内でキャパシタＱ1 ，Ｑ2
上のホール２３ａ，２３ｂを通して上部電極１５ａ，１
５ｂに接続される一層目金属配線２４ｂ，２４ｃを形成
し、同時に、第３の導電性プラグ２１に接続される導電
性パッド２４ａを形成する。
【００８９】多層金属膜をパターニングする際に露光光
の反射によるパターン精度の低下を防止するために、多
層金属膜の上に酸窒化シリコン（SiON）などの反射防止
膜（不図示）を形成してもよい。
【００９０】この後に、第２層間絶縁膜１９、一層目金
属配線２４ｂ，２４ｃ及び導電性パッド２４ａの上に第
３層間絶縁膜２５を形成し、さらに導電性パッド２４ｃ
の上にビアホール２５ａを形成し、ビアホール２５ａ内
に第４の導電性プラグ２６を形成し、ついで第４の導電
性プラグ２６の上面に接続されるビット線２７を第３層
間絶縁膜２５の上に形成する。ビット線２７は、第３，
第４の導電性プラグ２６，２１と導電性パッド２４ａを
介して第１のｎ型不純物拡散領域５ａに電気的に接続さ
れる。
【００９１】ところで、上記したメモリセル領域におけ
るキャパシタＱ1 ，Ｑ2 とゲート電極５ａ，５ｂとｎ型
ウェル１ａと第１〜第３のコンタクトホール８ｂ、８
ｃ、１９ａの配置関係を平面で示すと、図１１のように
なる。第１、第２のコンタクトホール８ｂ，８ｃの中に
はそれぞれ第１、第２の導電性プラグ１２ａ，１２ｂが
形成され、また、第３のコンタクトホール１９ａ内には
第３の導電性プラグ２１が形成されている。
【００９２】図１１において、１つのｐウェル１ａの上
に形成された第１のキャパシタＱ1と第２のキャパシタ
Ｑ2 の間には、１つのｐウェル１ａの上を通る２つのゲ
ート電極４ａ，４ｂの間の導電性プラグ２１とその両側
の第２のキャパシタ保護膜１８だけが形成されている部
分が存在する。即ち、１つのｐウェル１ａの上方では、
キャパシタＱ1 ，Ｑ2 と第３の導電性プラグ２１は、第
２のキャパシタ保護膜１８のみで絶縁されている部分が
存在する。これは、図７(a),(b) 、図８(a) に示したよ
うに、第３のコンタクトホール１９ａは、レジスト２０
の開口部２０ａとキャパシタＱ1 ，Ｑ2 とキャパシタ保
護膜１６，１８をマスクにして形成されるからである。
【００９３】従って、本実施形態のキャパシタＱ1 ，Ｑ
2 は、図３に示した従来構造のキャパシタ１１２に比べ
て第３のコンタクトホール１９ａへ拡張して大きく形成
されるので、ＦｅＲＡＭのメモリセルの微細化が進んで
も、キャパシタの容量を従来よりも大きくできることに
なる。
【００９４】図３に示した従来のキャパシタ１１２の平
面形状について、例えばゲート電極１０４ａ，１０４ｂ
の延在方向の幅を０．７μｍとし、ゲート電極１０４
ａ，１０４ｂの延在方向に直交する方向の長さを０．７
μｍとする。この場合、ビット線コンタクト用のコンタ
クトホール１１４ａ形成の位置合わせマージンとして、
コンタクトホール１１４ａとその両側のキャパシタ１１
２の間でそれぞれ０．２μｍずつ確保する必要があっ
た。コンタクトホール１１４ａの直径を０．２８μｍと
すれば、キャパシタ同士の間隔を少なくとも０．６８μ
ｍ確保する必要がある。
【００９５】図３と同じデザインルールで図１１に示す
ようなキャパシタＱ1 ，Ｑ2 を形成する。この場合、コ
ンタクトホール１９ａの形成の位置合わせマージンを確
保する必要がなくなる。キャパシタＱ1 ，Ｑ2 の間に形
成されるビット線コンタクト用のコンタクトホール１９
ａの直径を０．２８μｍとし、キャパシタＱ1 ，Ｑ2側
面上の第２のキャパシタ保護膜１８の膜厚を約５０ｎｍ
とすれば、キャパシタＱ1 ，Ｑ2 同士の間隔は０．３８
μｍとなり、この間隔は従来に比べて狭くなっている。
従って、本実施形態に係るキャパシタＱ1 ，Ｑ2 の平面
形状は、ゲート電極４ａ，４ｂの延在方向の幅が０．７
０μｍで、ゲート電極４ａ，４ｂの延在方向に直交する
方向の長さが約０．８５μｍとなり、従来に比べて面積
が２０〜３０％増やせる。
【００９６】ところで、上記したようにキャパシタ
Ｑ1 ，Ｑ2 の間の領域に第３のコンタクトホール１９ａ
の全てを形成した後に、第３のコンタクトホール１９ａ
の周囲では、キャパシタＱ1 ，Ｑ2 の側面と上面がキャ
パシタ保護膜１６，１８により完全に覆われる必要があ
る。
【００９７】このためには、第１のキャパシタ保護膜１
６は、第３のコンタクトホール（ビット線コンタクトホ
ール）１９ａの形成のためのエッチング後に、キャパシ
タ保護膜として機能するために必要な膜厚を確保する必
要がある。
【００９８】キャパシタ保護膜１６，１８の厚さＴ
encap は、第３のコンタクトホール１９ａを形成する時
に、エッチングされる層間絶縁膜８，１９の厚さとキャ
パシタ保護膜１６，１８のエッチング選択比と、キャパ
シタ保護のために必要な膜厚とで決められ、次式(1) で
表される。
【００９９】但し、式(1) において、Ｔinsulateは層間
絶縁膜８，１９の膜厚（ｎｍ）、ＥＲencap はキャパシ
タ保護膜８，１９のエッチングレート（ｎｍ／ｍｉ
ｎ）、ＥＲinsulateは層間絶縁膜８，１９のエッチング
レート（ｎｍ／ｍｉｎ）、Ｔprot ect はキャパシタ保護
に必要なキャパシタ保護膜１６，１８の膜厚をそれぞれ
示している。
【０１００】 Ｔencap ＝（Ｔinsulate×ＥＲencap ／ＥＲinsulate）＋Ｔprotect (1) ところで、図７(b) に示した状態で第３のコンタクトホ
ール１９ａの底からキャパシタ保護膜１８を選択的にエ
ッチングして除去する際に、第１及び第２のキャパシタ
Ｑ1 ，Ｑ2 の間で、第１層間絶縁膜８上面上のキャパシ
タ保護膜１８をエッチングする必要がある。この場合、
キャパシタＱ1 ，Ｑ2 の側面上のキャパシタ保護膜１８
もエッチングされて薄くなり過ぎるおそれがある。キャ
パシタＱ 1 ，Ｑ2 側面上のキャパシタ保護膜１８が薄く
なると、キャパシタＱ1 ，Ｑ2 を還元雰囲気から十分に
隔離できないおそれがある。
【０１０１】そこで、以下に説明するように、図６(b)
に示したように第２のキャパシタ保護膜１８を形成した
後に、キャパシタＱ1 ，Ｑ2 の間の第１層間絶縁膜８上
面上にある第２のキャパシタ保護膜１８を除去するよう
にしてもよい。その一例を以下に説明する、まず、図６
(b) に示したように第２のキャパシタ保護膜１８をキャ
パシタＱ1，Ｑ2 上面及び側面と第１層間絶縁膜８上面
の上に形成する。第２のキャパシタ保護絶縁膜１８は、
例えばキャパシタＱ1 ，Ｑ2 の上で１００ｎｍの厚さに
形成され、側面で９０ｎｍの厚さに形成される。
【０１０２】その後に、図１２(a) に示すように、第２
のキャパシタ保護膜１８を基板面に対して垂直方向にエ
ッチングすることにより、第２のキャパシタ保護膜１８
を第１層間絶縁膜８と第１のキャパシタ保護膜１６のそ
れぞれの上面から除去し且つキャパシタＱ1 ，Ｑ2 側面
を完全に覆った状態に残す。この状態では、第１及び第
２のキャパシタＱ1 ，Ｑ2 の間には第１層間絶縁膜８が
露出した領域が存在する。
【０１０３】この場合、キャパシタＱ1 ，Ｑ2 上の第１
のキャパシタ保護膜１６の膜厚Ｔen cap は、第２のキャ
パシタ保護膜１８の過剰エッチングを考慮して上記した
式（１）で求められるよりも厚くされる。また、第２の
キャパシタ保護膜１８は第１のキャパシタ保護膜１６の
上から除去されるので、第１のキャパシタ保護膜１６
は、上記した実施形態よりも厚く、例えば約２２０〜３
２０ｎｍの厚さに予め形成される。
【０１０４】次に、図１２(b) に示す構造を形成するま
での工程を説明する。
【０１０５】まず、第１実施形態と同じ条件により、第
２層間絶縁膜１９であるSiO2膜を第２のキャパシタ保護
膜１８と第１層間絶縁膜８の上に形成する。さらに、第
２層間絶縁膜１９の上面をＣＭＰ法により平坦化する。
この例では、ＣＭＰ後の第２層間絶縁膜１９の残りの膜
厚は、上部電極１５ａ，１５ｂ上方で３００ｎｍ程度と
し、キャパシタＱ1 ，Ｑ2 側方の第１層間絶縁膜８の上
で８００ｎｍ程度とする。
【０１０６】続いて、第２層間絶縁膜１９上にレジスト
２０を塗布し、これを露光、現像することにより、１つ
のｐ型ウェル１ａの上方に形成された第１、第２のキャ
パシタＱ1 ，Ｑ2 の間にコンタクトホール形成用の開口
部２０ａをレジスト２０に形成する。この開口部２０ａ
は、位置合わせのズレを考慮してキャパシタＱ1 ，Ｑ 2
同士の間隔よりも大きな直径としてもよい。
【０１０７】次に、図１３(a) に示すように、レジスト
２０の開口部２０ａを通して第２層間絶縁膜１９、第１
層間絶縁膜８及びトランジスタ保護膜７をエッチングし
て垂直方向へ異方性エッチングすることにより、第３の
コンタクトホール１９ａをセルフアラインで形成する。
これにより、第３のコンタクトホール１９ａを通して第
１のｎ型不純物拡散領域５ａが露出する。この後にレジ
スト２０を除去する。
【０１０８】このような第３のコンタクトホール９ａを
形成するためのエッチング工程において、第１層間絶縁
膜８、第２層間絶縁膜１９及びトランジスタ保護膜７が
アルミナよりなるキャパシタ保護膜１６，１８に対して
選択性良くエッチングされるエッチング条件とする。例
えば、第１、第２の層間絶縁膜８，１９をSiO2から構成
し且つキャパシタ保護膜１６，１８をアルミナから構成
する場合に、平行平板型エッチング装置を使用し、反応
ガスとしてC4F8とArとCF4 を用いるとともに、エッチン
グ雰囲気の真空度を４６Pa、ＲＦパワーを１３．５６MH
z で１０００Ｗに設定することにより、SiO2膜のアルミ
ナ膜に対するエッチング選択比を約７とする。
【０１０９】次に、図１３(b) に示すように、第３のコ
ンタクトホール１９ａ内に第３の導電性プラグ２１を形
成する。第３の導電性プラグ２１は上記した方法によっ
て形成される。
【０１１０】さらに、窒素雰囲気中で第２層間絶縁膜１
９を３５０℃、１２０秒の条件でアニールする。
【０１１１】次に、図１４に示す構造を形成するまでの
工程を説明する。
【０１１２】まず、図９(b) に示した工程に従って、キ
ャパシタＱ1 ，Ｑ2 の上部電極１５ａ上にホール２３
ｂ，２３ｃを形成する。ホール２３ｂ，２３ｃの形成に
よってダメージを受けたキャパシタＱ1 ，Ｑ2 は酸素ア
ニールによってダメージから回復される。なお、第２層
間絶縁膜１９上に形成された酸化防止膜は除去される。
【０１１３】さらに、図１０に示した工程に従って、ホ
ール２３ａ，２３ｂを通してキャパシタＱ1 ，Ｑ2 の上
部電極１５ａ，１５ｂに接続される一層目金属配線２４
ｂ，２４ｃを形成するとと同時に、第３の導電性プラグ
２１に接続される導電性パッド２４ａを形成する。
【０１１４】この後に、第２層間絶縁膜１９、一層目金
属配線２４ｂ，２４ｃ及び導電性パッド２４ａの上に第
３層間絶縁膜２５を形成し、さらに導電性パッド２４ｃ
の上にビアホール２５ａを形成し、ビアホール２５ａ内
に第４の導電性プラグ２６を形成し、ついで第４の導電
性プラグ２６の上面に接続されるビット線２７を第３層
間絶縁膜２５の上に形成する。
【０１１５】図１２〜図１４に示した工程によれば、第
１、第２層間絶縁膜８，１９及びトランジスタ保護膜７
に第３のコンタクトホール１９ａを形成する工程で、第
２層間絶縁膜１９に形成された第３のコンタクトホール
１９ａの上部の底には第２のキャパシタ保護膜１８が存
在しない。従って、第３のコンタクトホール１９ａを形
成する際に、第３のコンタクトホール１９ａを横切る第
２のキャパシタ保護膜１８をエッチングする必要がなく
なるので、キャパシタの側面の第２のキャパシタ保護膜
１８が過剰に薄くなることが防止され、さらに第３のコ
ンタクトホール１９ａの形成が容易になる。
【０１１６】なお、上記した実施形態では、第１及び第
２層間絶縁膜８，１９に連続して第３のコンタクトホー
ル１９ａを形成し、その中に１つの導電性プラグ２１を
形成する工程について説明した。しかし、第３のコンタ
クトホール１９ａは、第１層間絶縁膜８と第２層間絶縁
膜１９に別々に形成されてもよい。即ち、第１層間絶縁
膜８のうち第１の不純物拡散領域５ａの上にコンタクト
ホールを形成してその中にビット線コンタクト用の一層
目の導電性プラグを形成し、キャパシタＱ1 ，Ｑ2 を第
１層間絶縁膜８上に形成し、キャパシタＱ1 ，Ｑ2 を覆
うキャパシタ保護膜１６，１８と第２層間絶縁膜１９を
形成し、その後に一層目の導電性プラグ上で第２層間絶
縁膜と保護膜１６，１８を貫通するコンタクトホールを
形成しその中にビット線コンタクト用の二層目の導電性
プラグを形成してもよい。この場合、ビット線２７は、
一層目と二層目の導電性プラグを介して第１の不純物拡
散領域５ａに電気的に接続されることになる。 （付記１）半導体基板に形成された第１の不純物拡散領
域と、前記半導体基板の上方に形成された第１の絶縁膜
と、前記第１の絶縁膜上に形成され、且つ下部電極、強
誘電体膜、上部電極を有するキャパシタと、前記キャパ
シタの上面と側面を覆い、前記第１の絶縁膜とは異なる
材料からなる絶縁性のキャパシタ保護膜と、前記キャパ
シタ保護膜及び前記第１の絶縁膜の上に形成され且つ前
記キャパシタ保護膜に対して選択的にエッチングできる
材料からなる第２の絶縁膜と、前記第２の絶縁膜に形成
され且つ前記キャパシタ保護膜を挟んで前記キャパシタ
の側面に隣接する第１のホールと、前記第１のホール内
に形成されて前記第１の不純物拡散領域に電気的に接続
される第１の導電性プラグとを有することを特徴とする
半導体装置。 （付記２）前記第１のホールの両側には、それぞれ前記
キャパシタ保護膜を介して２つの前記キャパシタが形成
されていることを特徴とする付記１に記載の半導体装
置。 （付記３）前記キャパシタ保護膜は、アルミナ、ＰＺＴ
系材料、酸化チタンのいずれかから構成されることを特
徴とする付記１又は付記２に記載の半導体装置。 （付記４）前記半導体基板に形成された第２の不純物拡
散領域と、前記第１の絶縁膜のうち前記キャパシタの前
記下部電極の下であって前記第２の不純物拡散領域の上
に形成される第２のホールと、前記第２のホール内に形
成されて前記第２の不純物拡散領域に電気的に接続され
る第２の導電性プラグとを有することを特徴とする付記
１乃至付記３のいずれかに記載の半導体装置。 （付記５）前記第２の不純物拡散領域と前記第１の不純
物拡散領域は、前記半導体基板に形成されるトランジス
タの一部を構成することを特徴とする付記４に記載の半
導体装置。 （付記６）前記キャパシタ保護膜は、前記キャパシタの
表面のみに形成されていることを特徴とする付記１乃至
付記５のいずれかに記載の半導体装置。 （付記７）前記キャパシタ保護膜は、前記キャパシタの
周囲の前記第１の絶縁膜と前記第２の絶縁膜の間にも延
在されていることを特徴とする付記１乃至付記５のいず
れかに記載の半導体装置。 （付記８）前記第１のホールの周囲にも前記キャパシタ
保護膜が形成されていることを特徴とする付記７に記載
の半導体装置。 （付記９）前記キャパシタ保護膜は、前記キャパシタの
前記上部電極の上で複数の層構造となっていることを特
徴とする付記１乃至付記８のいずれかに記載の半導体装
置。 （付記１０）半導体基板に第１の不純物拡散領域を形成
する工程と、前記半導体基板の上方に第１の絶縁膜を形
成する工程と、前記第１の絶縁膜上に第１導電膜、強誘
電体膜及び第２導電膜を順に形成する工程と、第１のマ
スクを用いて前記第２導電膜、前記強誘電体膜及び前記
第１導電膜をパターニングしてキャパシタを形成する工
程と、前記キャパシタの上面と側面の上に前記第１の絶
縁膜とは異なる材料からなる絶縁性のキャパシタ保護膜
を形成する工程と、前記キャパシタ保護膜と前記第１の
絶縁膜の上に、前記キャパシタ保護膜に対して選択的に
エッチングできる材料からなる第２の絶縁膜を形成する
工程と、前記キャパシタの側面上の前記キャパシタ保護
膜に接する第１のホールを前記第２の絶縁膜に形成する
工程と、前記第１の不純物拡散領域に電気的に接続され
る導電性プラグを前記第１のホール内に形成する工程と
を有することを特徴とする半導体装置の製造方法。 （付記１１）前記第１のホールは、前記第１の絶縁膜に
延在していることを特徴とする付記１０に記載の半導体
装置の製造方法。 （付記１２）前記キャパシタは、前記第１の不純物拡散
領域の上方において間隔をおいて２つ形成され、前記第
１のホールは、２つの前記キャパシタの間であってそれ
ぞれの前記キャパシタの前記上面及び前記側面の上の前
記キャパシタ保護膜によってセルフアライン的に形成さ
れることを特徴とする付記１０又は付記１１に記載の半
導体装置の製造方法。 （付記１３）前記第１のホールは、前記第２の絶縁膜の
上に形成された第２のマスクの開口部を通して前記第２
の絶縁膜をエッチングすることにより形成され、前記第
２のマスクの前記開口部は、２つの前記キャパシタの間
隔よりも大きい径を有することを特徴とする付記１２に
記載の半導体装置の製造方法。 （付記１４）前記キャパシタ保護膜の形成は、前記第２
の導電膜上に第１の保護絶縁膜を形成する工程と、前記
第１の導電膜、前記強誘電体膜及び前記第２の導電膜と
ともに前記第１のマスクを使用して前記第１の保護絶縁
膜をパターニングする工程と、前記第１の保護絶縁膜の
上と前記キャパシタの側面上に第２の保護絶縁膜を形成
する工程とからなることを特徴とする付記１０乃至付記
１３のいずれかに記載の半導体装置の製造方法。 （付記１５）前記第２の保護絶縁膜を異方性エッチング
することにより、前記キャパシタの周囲の前記第１の絶
縁膜の上から前記第２の保護絶縁膜を除去するとともに
前記キャパシタの側面に残す工程をさらに有することを
特徴とする付記１４に記載の半導体装置の製造方法。 （付記１６）前記キャパシタから前記第１の絶縁膜上に
延在する前記キャパシタ保護膜にも前記第１のホールを
形成する工程を有することを特徴とする付記１０乃至付
記１５のいずれかに記載の半導体装置の製造方法。 （付記１７）前記半導体基板に第２の不純物拡散領域を
前記第１の不純物拡散領域と同時に形成する工程と、前
記第１の絶縁膜のうち前記キャパシタの前記下部電極の
下に第２のホールを形成する工程と、前記第２の不純物
拡散領域に電気的に接続される第２の導電性プラグを前
記第２のホール内に形成する工程とをさらに有すること
を特徴とする付記１０乃至付記１６のいずれかに記載の
半導体装置。 （付記１８）前記半導体基板のうち前記第１の不純物拡
散領域と前記第２の不純物拡散領域の間にはゲート絶縁
膜を介してゲート電極を形成する工程をさらに有するこ
とを特徴とする付記１７に記載の半導体装置の製造方
法。 （付記１９）前記キャパシタ保護絶縁膜を形成する工程
は、アルミナ、ＰＺＴ系材料、酸化チタンのいずれかの
膜を形成する工程であることを特徴とする付記１０乃至
付記１８のいずれかに記載の半導体装置の製造方法。
【０１１７】
【発明の効果】以上述べたように本発明によれば、第１
絶縁膜上に形成された強誘電体キャパシタの上面と側面
をキャパシタ保護膜で覆い、キャパシタ保護膜及び第１
絶縁膜の上に形成された第２絶縁膜に形成するホールを
キャパシタの側面でキャパシタ保護膜を介して隣接する
ようにしたので、強誘電体キャパシタとコンタクトホー
ルの間隔はキャパシタ保護膜の膜厚に等しくなって、強
誘電体キャパシタの形成領域をホール側に近づけてキャ
パシタ面積を従来よりも広くすることが可能になる。
【０１１８】しかも、第２絶縁膜がキャパシタ保護膜に
対して選択的にエッチングできるようにキャパシタ保護
膜の材料を選択することにより、強誘電体キャパシタ側
面上のキャパシタ保護膜に接するようにホールを第２絶
縁膜に形成し、ホール内に導電性プラグを形成するよう
にしているので、ホールの位置合わせを強誘電体キャパ
シタ表面のキャパシタ保護膜によって自己整合的に行う
ことができ、ホール形成のための位置合わせマージンを
広く確保する必要はなくなり、ホールの形成を容易にす
ることができる。
【図面の簡単な説明】
【図１】図１(a) 〜(c) は、従来の半導体装置の形成工
程断面図（その１）である。
【図２】図２は、従来の半導体装置の形成工程断面図
（その２）である。
【図３】図３は、従来の半導体装置のメモリセル領域の
トランジスタとキャパシタの配置を示す平面図である。
【図４】図４(a),(b) は、本発明の実施形態に係る半導
体装置の製造工程を示す断面図（その１）である。
【図５】図５(a),(b) は、本発明の実施形態に係る半導
体装置の製造工程を示す断面図（その２）である。
【図６】図６(a),(b) は、本発明の実施形態に係る半導
体装置の製造工程を示す断面図（その３）である。
【図７】図７(a),(b) は、本発明の実施形態に係る半導
体装置の製造工程を示す断面図（その４）である。
【図８】図８(a),(b) は、本発明の実施形態に係る半導
体装置の製造工程を示す断面図（その５）である。
【図９】図９(a),(b) は、本発明の実施形態に係る半導
体装置の製造工程を示す断面図（その６）である。
【図１０】図１０は、本発明の実施形態に係る半導体装
置の製造工程を示す断面図（その７）である。
【図１１】図１１は、本発明の実施形態の半導体装置の
メモリセル領域のトランジスタとキャパシタの配置を示
す平面図である。
【図１２】図１２(a),(b) は、本発明の実施形態に係る
半導体装置の他の製造工程を示す断面図（その１）であ
る。
【図１３】図１３(a),(b) は、本発明の実施形態に係る
半導体装置の他の製造工程を示す断面図（その２）であ
る。
【図１４】図１４は、本発明の実施形態に係る半導体装
置の他の製造工程を示す断面図（その３）である。
【符号の説明】 １…シリコン基板（半導体基板）、２…素子分離絶縁
膜、３…ゲート絶縁膜、４ａ，４ｂ…ゲート電極、５ａ
〜５ｃ…不純物拡散領域、６…サイドウォール、７…カ
バー膜、８，１９…層間絶縁膜、８ａ，８ｂ，１９ａ…
コンタクトホール、９ａ…グルー膜、９ｂ…タングステ
ン膜、１０ｂ，１０ｃ…導電性プラグ、１３，１５…導
電膜、１４…強誘電体膜、１６…キャパシタ保護膜、１
７ａ，１７ｂ…マスク、１８…キャパシタ保護膜、２０
…レジスト、２０ａ…開口部、２１ａ…グルー膜、２１
ｂ…タングステン膜、２１…導電性プラグ、２２…酸化
防止膜、２３ｂ，２３ｃ…ホール、２４ａ…導電性パッ
ド、２４ｂ，２４ｃ…配線、２５…層間絶縁膜、２６…
導電性プラグ、２７ビット線、Ｔ1 ，Ｔ2 …ＭＯＳトラ
ンジスタ、Ｑ1 ，Ｑ2 …キャパシタ。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F083 FR02 GA09 JA02 JA05 JA06 JA15 JA17 JA35 JA36 JA37 JA38 JA39 JA40 JA43 JA53 JA56 MA05 MA06 MA17 MA20 NA01 PR03 PR06 PR21 PR22 PR23 PR29 PR33 PR34

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】半導体基板に形成された第１の不純物拡散
    領域と、 前記半導体基板の上方に形成された第１の絶縁膜と、 前記第１の絶縁膜上に形成され、且つ下部電極、強誘電
    体膜、上部電極を有するキャパシタと、 前記キャパシタの上面と側面を覆い、前記第１の絶縁膜
    とは異なる材料からなる絶縁性のキャパシタ保護膜と、 前記キャパシタ保護膜及び前記第１の絶縁膜の上に形成
    され且つ前記キャパシタ保護膜に対して選択的にエッチ
    ングできる材料からなる第２の絶縁膜と、 前記第２の絶縁膜に形成され且つ前記キャパシタ保護膜
    を挟んで前記キャパシタの側面に隣接する第１のホール
    と、 前記第１のホール内に形成されて前記第１の不純物拡散
    領域に電気的に接続される第１の導電性プラグとを有す
    ることを特徴とする半導体装置。
  2. 【請求項２】前記第１のホールの両側には、それぞれ前
    記キャパシタ保護膜を介して２つの前記キャパシタが形
    成されていることを特徴とする請求項１に記載の半導体
    装置。
  3. 【請求項３】前記半導体基板に形成された第２の不純物
    拡散領域と、 前記第１の絶縁膜のうち前記キャパシタの前記下部電極
    の下であって前記第２の不純物拡散領域の上に形成され
    る第２のホールと、 前記第２のホール内に形成されて前記第２の不純物拡散
    領域に電気的に接続される第２の導電性プラグとを有す
    ることを特徴とする請求項１又は請求項２に記載の半導
    体装置。
  4. 【請求項４】前記キャパシタ保護膜は、前記キャパシタ
    の周囲の前記第１の絶縁膜と前記第２の絶縁膜の間にも
    延在されていることを特徴とする請求項１乃至請求項３
    のいずれかに記載の半導体装置。
  5. 【請求項５】前記キャパシタ保護膜は、前記キャパシタ
    の前記上部電極の上で複数の層構造となっていることを
    特徴とする請求項１乃至請求項４のいずれかに記載の半
    導体装置。
  6. 【請求項６】半導体基板に第１の不純物拡散領域を形成
    する工程と、 前記半導体基板の上方に第１の絶縁膜を形成する工程
    と、 前記第１の絶縁膜上に第１導電膜、強誘電体膜及び第２
    導電膜を順に形成する工程と、 第１のマスクを用いて前記第２導電膜、前記強誘電体膜
    及び前記第１導電膜をパターニングしてキャパシタを形
    成する工程と、 前記キャパシタの上面と側面の上に前記第１の絶縁膜と
    は異なる材料からなる絶縁性のキャパシタ保護膜を形成
    する工程と、 前記キャパシタ保護膜と前記第１の絶縁膜の上に、前記
    キャパシタ保護膜に対して選択的にエッチングできる材
    料からなる第２の絶縁膜を形成する工程と、 前記キャパシタの側面上の前記キャパシタ保護膜に接す
    る第１のホールを前記第２の絶縁膜に形成する工程と、 前記第１の不純物拡散領域に電気的に接続される導電性
    プラグを前記第１のホール内に形成する工程とを有する
    ことを特徴とする半導体装置の製造方法。
  7. 【請求項７】前記キャパシタは、前記第１の不純物拡散
    領域の上方において間隔をおいて２つ形成され、 前記第１のホールは、２つの前記キャパシタの間であっ
    てそれぞれの前記キャパシタの前記上面及び前記側面の
    上の前記キャパシタ保護膜によってセルフアライン的に
    形成されることを特徴とする請求項６に記載の半導体装
    置の製造方法。
  8. 【請求項８】前記第１のホールは、前記第２の絶縁膜の
    上に形成された第２のマスクの開口部を通して前記第２
    の絶縁膜をエッチングすることにより形成され、 前記第２のマスクの前記開口部は、２つの前記キャパシ
    タの間隔よりも大きい径を有することを特徴とする請求
    項７に記載の半導体装置の製造方法。
  9. 【請求項９】前記キャパシタ保護膜の形成は、前記第２
    の導電膜上に第１の保護絶縁膜を形成する工程と、前記
    第１の導電膜、前記強誘電体膜及び前記第２の導電膜と
    ともに前記第１のマスクを使用して前記第１の保護絶縁
    膜をパターニングする工程と、前記第１の保護絶縁膜の
    上と前記キャパシタの側面上に第２の保護絶縁膜を形成
    する工程とからなることを特徴とする請求項６乃至請求
    項８のいずれかに記載の半導体装置の製造方法。
  10. 【請求項１０】前記第２の保護絶縁膜を異方性エッチン
    グすることにより、前記キャパシタの周囲の前記第１の
    絶縁膜の上から前記第２の保護絶縁膜を除去するととも
    に前記キャパシタの側面に残す工程をさらに有すること
    を特徴とする請求項９に記載の半導体装置の製造方法。
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