JP2004153003A - 不揮発性半導体記憶装置 - Google Patents
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Abstract
【解決手段】3層メタルプロセスが適用されるマスクROMにおいて、メモリトランジスタMT1をビット線BLに接続するか否かを第3絶縁層25に設けられる第3コンタクトホールTCの有無に基づいて切り換え、プログラミングを行うものであり、特に、各絶縁層18,22,25に設けられるコンタクトホールFC2,SC,TC及び、これらのコンタクトホールにそれぞれ埋め込まれるWプラグ20,23,26が上下方向に整列されて積み上げられた構造、すなわちスタックト・コンタクト構造(Stacked Contact Structure)を有するものである。
【選択図】 図3
Description
【発明の属する技術分野】
本発明は、不揮発性半導体記憶装置に関し、特に多層メタルプロセスが適用された不揮発性半導体記憶装置に関する。
【0002】
【従来の技術】
従来より、マスクの切り換えによりプログラムの書き込みを行うマスクROMが知られている。マスクROMの方式には、(1)メモリトランジスタをビット線に接続するか否かを拡散層の有無で切り換える拡散層マスク切り換え方式、(2)メモリトランジスタの導通状態をそのチャネル領域にイオン注入がされているか否かにより切り換えるイオン注入マスク切り換え方式、(3)コンタクトの有無によりメモリトランジスタをビット線に接続するか否かを切り換えるコンタクトマスク切り換え方式がある。
【0003】
一般にマスクROMはユーザーからの受注があったときにプログラム書き込み工程を行うため、このプログラム書き込み工程はマスクROMの製造工程の最終工程に近い程、TATを短縮することができる。すなわち、受注から納品までの期間を短縮することができる。
【0004】
上記マスクROMの方式の中、(1)の拡散マスク切り換え方式は、拡散工程がマスクROMの製造工程の初期に行われるため、TAT短縮のためには不利である。
【0005】
また、(2)のイオン注入マスク切り換え方式では、プログラム書き込み用のイオン注入工程をROMの製造工程の後期に行うことができ、TATの短縮を図ることができる。しかし、多層メタルプロセスが適用されるマスクROMに対してこの方式を採用する場合には、メモリトランジスタのチャネル領域にイオンを打ち込むために、多層に積層された絶縁層を貫通させるような高加速エネルギーでイオン注入を行うか、もしくは比較的低加速エネルギーでイオン注入できるように、絶縁層をある程度エッチングした後に、イオン注入しなければならず、工程が複雑になってしまう。
【0006】
(3)のコンタクトマスク切り換えに関連して、以下の特許文献1に、コンタクトの有無に基づいて、プログラムを行う不揮発性半導体記憶装置が記載されている。
【0007】
【特許文献1】
特開2002−230987号公報
【0008】
【発明が解決しようとする課題】
そこで、本発明は多層メタルプロセスが適用されるマスクROMのTAT短縮化を図るものである。また、そのようなマスクROMの高速化と高集積化を図るものである。
【0009】
【課題を解決するための手段】
本発明は、多層メタルプロセスが適用されるマスクROMにおいて、メモリトランジスタをビット線に接続するか否かを各絶縁層に設けられるコンタクトホールの有無に基づいて切り換え、プログラミングを行うものであり、特に、各絶縁層に設けられるコンタクトホール及びこのコンタクトホールに埋め込まれる金属プラグが上下方向に整列されて積み上げられた構造、すなわちスタックト・コンタクト構造(Stacked Contact Structure)を有するものである。
【0010】
【発明の実施の形態】
次に、本発明の実施形態について図面を参照しながら詳細に説明する。図1はマスクROMの回路図、図2は図1に示したマスクROMのメモリアレイのレイアウト図、図3は図2のX−X線に沿った断面図、図4は図2のY−Y線に沿った断面図である。
【0011】
図1に示すように、このマスクROMは、メモリセルアレイ100、行アドレスデコーダ101、列アドレスデコーダ102、出力バッファ103を有している。また、このマスクROMは単体でも良いし、マイクロコンピュータやロジック等のLSIにプログラムメモリとして内蔵されても良い。メモリアレイ100には、多数のメモリトランジスタが行列に配置されている。
【0012】
図1及び図2には、メモリアレイ100の4つのメモリトランジスタMT1,MT2,MT3,MT4のみが示されている。メモリトランジスタMT1,MT2,MT3,MT4はいずれもNチャネル型MOSトランジスタである。なお、メモリトランジスタMT1,MT2,MT3,MT4はPチャネル型であっても良い。
【0013】
複数のワード線WLが行方向に配置されている。これらのワード線WLは行アドレスデコーダ101に接続されている。この行アドレスデコーダ101は行アドレスデータに応じて、複数のワード線WLの中、1本のワード線WLを選択する。これらのワード線WLはポリシリコン層やポリサイド層から成る。
【0014】
また、複数のビット線BLが列方向に配置されている。これらのビット線BLは列アドレスデコーダ102に接続されている。この列アドレスデコーダ102は列アドレスデータに応じて、複数のビット線BLの中、1本のビット線BLを選択する。これらのビット線BLは第3層目の金属層から成り、メモリトランジスタMT1,MT2,MT3,MT4上を覆うように配置されている。
【0015】
メモリトランジスタMT1,MT2,MT3,MT4は、それぞれビット線BLとワード線WLが交差する領域に配置されている。各メモリトランジスタMT1,MT2,MT3,MT4のゲートは対応するワード線WLで構成されている。各メモリトランジスタMT1,MT2,MT3,MT4のソース領域は、それぞれ第1コンタクトホールFC1を介して、電源電圧Vdd(接地電位Vssでもよい)を供給する電源ラインVLに共通に接続されている。
【0016】
そして、メモリトランジスタMT1,MT2,MT3,MT4のドレイン領域を対応するビット線BLに接続するか否かが、第3コンタクトホールTCの有無に基づいて切り換えられる。例えば、メモリトランジスタMT1については、第3コンタクトホールTCが有るので、後述する第3コンタクトホールTCに埋め込まれたWプラグ26を介して対応するビット線BLに接続され、メモリトランジスタMT2については、第3コンタクトホールTCが無いので、対応するビット線BLに接続されない。
【0017】
同様にして、メモリトランジスタM3についても、第3コンタクトホールTCが無いので、対応するビット線BLに接続されず、メモリトランジスタMT4については、第3コンタクトホールTCが有るので、第3コンタクトTホールTCに埋め込まれたWプラグ26を介して対応するビット線BLに接続される。
【0018】
次に、上記のメモリトランジスタMT1について、図3の断面図を参照して更に詳しく説明する。Si基板のような半導体基板10上にトランジスタ分離用のフィールド酸化膜11,12が形成されている。そして、フィールド酸化膜11,12の間の半導体基板10にゲート絶縁膜13が形成されている。
【0019】
このゲート絶縁膜13上に、ゲートとしてのワード線WLが形成されている。そして、このワード線WLの一方の側に隣接した半導体基板10の表面に、N+型層14及びN−型層15から成るソース領域が形成されている。また、ワード線WLの反対側に隣接した半導体基板10の表面に、N+型層16及びN−型層17から成るドレイン領域が形成されている。すなわち、メモリトランジスタMT1はLDD構造を有している。他のメモリトランジスタについても同じである。
【0020】
そして、このメモリトランジスタMT1上には、層間絶縁層として第1絶縁層18が形成されている。この第1絶縁層18には2つの第1コンタクトホールFC1,FC2が形成されている。第1コンタクトホールFC1は、ソース領域を露出するように開口され、Wプラグ19が埋め込まれている。ここで、Wプラグとは、コンタクトホールに埋め込まれたタングステン(W)のことである。第2のコンタクトホールFC2にはWプラグ20が埋め込まれている。
【0021】
そして、Wプラグ19上には、電源ラインVLが形成されており、この電源ラインVLはWプラグ19を通してメモリトランジスタMT1のソース領域と電気的に接続されている。また、Wプラグ20上には第1金属層21が形成されており、この第1金属層21は、Wプラグ20を通して、メモリトランジスタMT1のドレイン領域と電気的に接続されている。第1金属層21は第1コンタクトホールFC2の周囲に所定のエクステンションを持っている。
【0022】
そして、電源ラインVL、第1金属層21上には層間絶縁膜として第2絶縁層22が形成されている。第2絶縁層22には第2コンタクトホールSCが形成されている。この第2コンタクトホールSCは、第1金属層21の表面を露出するように開口され、Wプラグ23が埋め込まれている。
【0023】
更に、Wプラグ23上には第2金属層24が形成されており、この第2金属層24は、Wプラグ23を通して、下層の第1金属層21と電気的に接続されている。この第2金属層24は第2のコンタクトホールSCの周囲に所定のエクステンションを持っている。また、第2金属層24上には層間絶縁膜として第3絶縁層25が形成されている。
【0024】
そして、第3の絶縁層25には第3コンタクトホールTCが形成され得るが、この第3コンタクトホールTCの有無に基づいて、メモリトランジスタMT1が3層目の金属層のビット線BLに接続されるか否かが切り換えられる。このメモリトランジスタMT1については、第3コンタクトホールTCが形成されている。つまり、この第3コンタクトホールTCは、第2金属層24の表面を露出するように開口され、Wプラグ26が埋め込まれている。Wプラグ26上にはビット線BLが形成されている。したがって、メモリトランジスタMT1のドレイン領域は、Wプラグ20、Wプラグ23及びWプラグ26を通してビット線BLに電気的に接続されている。
【0025】
上記構成において、第1コンタクトホールFC2、第2コンタクトホールSC、第3コンタクトホールTC、及び各コンタクトホールに埋め込まれたWプラグ18,23,26は上下方向に揃って整列されている。このようにコンタクトが積み上げられた構造をスタックト・コンタクト構造と呼ぶことにする。このスタックト・コンタクト構造によれば、多層メタル構造において、コンタクト領域のパターン面積を最小とすることができる。
【0026】
また、このスタックト・コンタクト構造において、第2コンタクトホールSC、第3コンタクトホールTCのサイズを第1コンタクトホールFC2のサイズより大きくすることが好ましい。これにより、多層メタル構造のコンタクト抵抗を極力小さくすることができ、マスクROMの高速化を図ることができる。
【0027】
また、第1コンタクトホールFC2については小さいサイズとすることで、メモリトランジスタMT1を微細化できる。ここで、コンタクトホールのサイズとは開口の大きさで定義される。一般に、コンタクトホールはドライエッチングで形成されるため、そのボトム部とトップ部とを比較するとトップ部のサイズの方が大きいが、ここでのサイズの大小は、ボトム部またはトップ部のいずれかで比較される。例えば、第1コンタクトホールFC2のトップ部のコンタクトサイズをd1、第2コンタクトホールSCのコンタクトサイズをd2すればd2>d1である。
【0028】
次に、上記のメモリトランジスタMT2について、図4の断面図を参照して更に詳しく説明する。このメモリトランジスタMT2については、図3の第3コンタクトホールTCに相当する第3コンタクトホールTCが形成されていない。このため、メモリトランジスタMT2は対応するビット線BLに接続されていない。他の構造については図3のメモリトランジスタMT1と同じである。
【0029】
なお、第3コンタクトホールTCが形成されていないメモリトランジスタMT3は、メモリトランジスタMT2と同様構造を有しており、第3コンタクトホールTCが形成されているメモリトランジスタMT4はメモリトランジスタMT1と同様の構造を有している。もちろん、あるメモリトランジスタについて第3コンタクトホールTCを形成するかどうかは任意であり、マスクROMに書き込むべきプログラムに応じて選択されるものである。
【0030】
次に、上述したマスクROMの動作について説明する。例えば、行アドレスデコーダ101及び列アドレスデコーダ102によってメモリトランジスタMT1が選択されるとする。この場合、メモリトランジスタMT1に接続されたワード線WLがハイレベルとなると共に、メモリトランジスタMT1に接続されたビット線BLが選択される。なお、ビット線BLはメモリトランジスタMT1が選択される前に所定のプリチャージ電位にプリチャージされているものとする。
【0031】
すると、メモリトランジスタMT1はオン状態となる。メモリトランジスタMT1のドレイン領域は第3コンタクトホールTCを介してビット線BLに接続されているので、電源ラインVLの電源電位VddがメモリトランジスタMT1を通してビット線BLに出力される。このため、ビット線BLの電位はプリチャージ電位からVddに変化する。このとき、メモリトランジスタMT1の記憶状態を「1」と定義する。そして、このプログラムデータ「1」はビット線BLから出力バッファ103を通してマスクROMの外部に出力される。
【0032】
一方、行アドレスデコーダ101及び列アドレスデコーダ102によってメモリトランジスタMT2が選択されるとする。この場合、メモリトランジスタMT2に接続されたワード線WLがハイレベルとなると共に、メモリトランジスタMT2に接続されたビット線BLが選択される。ところが、メモリトランジスタMT2には、第3コンタクトホールTCが形成されていないため、ビット線BLに接続されない。したがって、ビット線BLの電位はプリチャージ電位のままである。このときのメモリトランジスタMT2の記憶状態を「0」と定義する。そして、このプログラムデータ「0」はビット線BLから出力バッファ103を通してマスクROMの外部に出力される。
【0033】
こうして、各メモリトランジスタに第3コンタクトホールTCを形成するか否かに基づいて、「1」、「0」のいずれかのプログラムデータをマスクROMの各アドレスに書き込み、そのデータを読み出すことが可能となる。
【0034】
上記の実施形態においては、各メモリトランジスタに対応して、第3コンタクトホールTCを形成するか否かに基づいて、プログラムデータを書き込み及び読み出し可能としている。これにより、マスクROMのTAT短縮化を図るものである。
すなわち、ユーザーからマスクROMを受注してから納品するまでの期間を極力短縮することができる。
【0035】
本発明はこれには限定されず、第3のコンタクトホールTCの代わりに、これよりも下層のコンタクトホールをプログラム書き込みに用いても良い。例えば、各メモリトランジスタに対応して、第2コンタクトホールSCを形成するか否かに基づいて、プログラムデータを書き込み及び読み出し可能としてもよい。図5には、そのような第2コンタクトホール切り換え方式において、第2コンタクトホールSCを形成しない場合の断面図を示した。この断面図は、図3の断面図に対応するものである。この場合には、第3コンタクトホールTCを用いた場合に比べてTATは長くなってしまう。これは第2コンタクトホールSCの形成工程が第3コンタクトホールTCの形成工程よりも前に行われるからである。
【0036】
しかしながら、この第2コンタクトホール切り換え方式には、プログラムデータが光学的に読み取れないというセキュリティ上の利点がある。すなわち、この方式では、各メモリトランジスタについて必ず第3コンタクトホールTCが形成され、第3コンタクトホールTCはWプラグによって埋め込まれているので、このWプラグが遮光マスクとなり、その下層の第2コンタクトホールSCが形成されているかどうかを光学的に検出できないのである(図5参照)。これは、スタックト・コンタクト構造を有していることが前提である。
【0037】
次に、スタックト・コンタクト構造の形成方法について図6を参照して説明する。ここでは、図1の第2コンタクトホールSC、Wプラグ23の形成を例として説明する。
【0038】
図6(A)に示すように、第1金属層21上に第2絶縁層22を形成する。第2絶縁層22は、平坦性やクラック防止のために、一般に複数の絶縁層を積層して成るもので、例えばCVD法によりTEOS膜、SOG膜、TEOS膜を積層して形成する。第2絶縁層22は、平坦化のために、いわゆる化学的機械研磨法(CMP法)を利用してもよい。ここで、第2絶縁層22の膜厚は例えば800nm程度である。
【0039】
次に図6(B)に示すように、ドライエッチング法により、第2絶縁層22に第2コンタクトホールSCを形成し、第1金属層21の表面を露出する。そして、図6(C)に示すように、全面にタングステンWをCVD法により堆積する。このとき、第2コンタクトホールSCはタングステンWによって埋め込まれる。
【0040】
次に図6(D)に示すように、タングステンWをエッチバックして、第2コンタクトホールSC内にのみ、タングステンWを残存させ、Wプラグ23を形成する。このときのエッチングガスは例えばSF6+Arである。その後、図6(E)に示すように、Wプラグ23上に第2金属層24を形成する。なお、第3の絶縁層23、第3コンタクトホールTC、Wプラグ26についても全く同様に形成することができる。
【0041】
上記の形成方法は全面に堆積させたタングステンWをエッチバックすることでWプラグ23を形成しているが、これに限らず、いわゆる選択CVD法により、第2コンタクトホールSCによって露出された第1金属層21の表面にタングステンWを選択成長させることによってWプラグ23を形成しても良い。
【0042】
なお、上述した実施形態においては、3層メタルプロセスが適用されたマスクROMについて説明したが、本発明はこれに限らず、2層メタルプロセスや、4層以上の多層メタルプロセスが適用されたマスクROMについても適用することができるものである。
【0043】
【発明の効果】
本発明は、多層メタルプロセスが適用されるマスクROMにおいて、メモリトランジスタをビット線に接続するか否かを各絶縁層に設けられるコンタクトホールの有無に基づいて切り換え、プログラミングを行うものであり、特に、各絶縁層に設けられるコンタクトホール及びこのコンタクトホールに埋め込まれる金属プラグが上下方向に整列されて積み上げられた構造、すなわちスタックト・コンタクト構造(Stacked Contact Structure)を有するものである。これにより、マスクROMのTAT短縮化を図ると共に、高速化と高集積化を図ることができる。
【図面の簡単な説明】
【図1】本発明の実施形態に係る図1はマスクROMの回路図である。
【図2】図1に示したマスクROMのメモリアレイのレイアウト図である。
【図3】図2のX−X線に沿った断面図である。
【図4】図2のY−Y線に沿った断面図である。
【図5】図2のX−X線に沿った他の断面図である。
【図6】スタックト・コンタクト構造の形成方法を説明する断面図である。
Claims (6)
- メモリトランジスタと、
該メモリトランジスタ上に交互に積層された絶縁膜及び金属層と、
前記絶縁層のそれぞれに設けられたコンタクトホールと、
該コンタクトホールに埋め込まれ、上下方向に隣接する金属層を電気的に接続するための金属プラグと、
最上層の金属層から成るビット線と、を有し、
前記絶縁層にそれぞれ設けられたコンタクトホールは上下方向に整列して形成され、かつ前記各絶縁層の中、いずれかの絶縁層に設けられるコンタクトホール及び金属プラグの有無に応じて、前記メモリトランジスタが前記ビット線に接続されるか否かが切り換えられることを特徴とする不揮発性半導体記憶装置。 - 前記最上層の絶縁層に設けられるコンタクトホール及び金属プラグの有無に応じて、前記メモリトランジスタが前記ビット線に接続されるか否かが切り換えられることを特徴とする請求項1記載の不揮発性半導体記憶装置。
- 前記最上層の絶縁層に設けられるコンタクトホールのサイズが、
下層の前記絶縁層に設けられるコンタクトホールのサイズより大きいことを特徴とする請求項1又は請求項2記載の不揮発性半導体記憶装置。 - メモリトランジスタと、
該メモリトランジスタ上に形成された第1絶縁層と、
該第1の絶縁層に設けられた第1コンタクトホールと、
該第1コンタクトホールに埋め込まれた第1金属プラグと、
該第1金属プラグ上に形成された第1金属層と、
該第1金属層上に形成された第2絶縁層と、
該第2の絶縁層に設けられた第2コンタクトホールと、
該第2コンタクトホールに埋め込まれた第2金属プラグと、
該第2金属プラグ上に形成された第2金属層と、
該第2金属層上に形成された第3絶縁層と、
該第3絶縁層上に形成された第3金属層から成るビット線と、を有し、
前記第3絶縁層に形成される第3コンタクトホール及び該第3コンタクトホールに埋め込まれる第3金属プラグの有無に応じて、前記メモリトランジスタが前記ビット線に接続されるか否かが切り換えられ、かつ前記第1、第2及び第3コンタクトホールは上下方向に整列されることを特徴とする不揮発性半導体記憶装置。 - メモリトランジスタと、
該メモリトランジスタ上に形成された第1絶縁層と、
該第1の絶縁層に設けられた第1コンタクトホールと、
該第1コンタクトホールに埋め込まれた第1金属プラグと、
該第1金属プラグ上に形成された第1金属層と、
該第1金属層上に形成された第2絶縁層と、
該第2絶縁層上に形成された第2金属層と、
該第2金属層上に形成された第3絶縁層と、
該第3絶縁層に設けられた第3コンタクトホールと、
該第3コンタクトホールに埋め込まれた第3金属プラグと、
該第3金属プラグ上に形成された第3金属層から成るビット線と、を有し、
前記第2絶縁層に形成される第2コンタクトホール及び該第2コンタクトホールに埋め込まれる第2金属プラグの有無に応じて、前記メモリトランジスタが前記ビット線に接続されるか否かが切り換えられ、かつ前記第1、第2及び第3コンタクトホールは上下方向に整列されることを特徴とする不揮発性半導体記憶装置。 - 前記第2及び第3コンタクトホールのサイズが、第1コンタクトホールのサイズより大きいことを特徴とする請求項4又は請求項5記載の不揮発性半導体記憶装置。
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