KR102416028B1 - 3차원 반도체 메모리 장치 및 그 제조 방법 - Google Patents

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Abstract

3차원 반도체 메모리 장치 및 그 제조 방법이 제공된다. 3차원 반도체 메모리 장치는 주변 회로 영역 및 셀 어레이 영역을 포함하는 기판, 상기 셀 어레이 영역의 상기 기판 상에 수직적으로 적층된 복수 개의 전극들을 포함하는 전극 구조체, 상기 주변 회로 영역의 상기 기판 상에 제공된 주변 로직 회로로서, 상기 주변 로직 회로는 상기 기판 내에 도핑된 제 1 불순물들을 포함하는 제 1 불순물 영역을 포함하는 것, 상기 제 1 불순물 영역과 연결되는 주변 콘택 플러그, 및 상기 제 1 불순물 영역과 상기 주변 콘택 플러그 사이에 개재되며, 상기 제 1 불순물 영역 내에 도핑된 제 2 불순물들을 포함하는 제 2 불순물 영역을 포함한다.

Description

3차원 반도체 메모리 장치 및 그 제조 방법{THREE-DIMENSIONAL SEMICONDUCTOR MEMORY DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 3차원 반도체 메모리 장치 및 그 제조 방법에 관한 것으로서, 보다 상세하게는 보다 고집적화된 3차원 반도체 메모리 장치의 제조 방법에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 반도체 장치의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 2차원 또는 평면적 반도체 장치의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 장치의 집적도는 증가하고는 있지만 여전히 제한적이다. 이에 따라, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 메모리 장치들이 제안되고 있다.
본원 발명이 해결하고자 하는 과제는 집적도가 보다 향상된 반도체 장치의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치는 주변 회로 영역 및 셀 어레이 영역을 포함하는 기판, 상기 셀 어레이 영역의 상기 기판 상에 수직적으로 적층된 복수 개의 전극들을 포함하는 전극 구조체, 상기 주변 회로 영역의 상기 기판 상에 제공된 주변 로직 회로로서, 상기 주변 로직 회로는 상기 기판 내에 도핑된 제 1 불순물들을 포함하는 제 1 불순물 영역을 포함하는 것, 상기 주변 로직 회로를 덮는 하부 절연막, 상기 전극 구조체 및 상기 하부 절연막을 덮는 상부 절연막, 상기 하부 절연막 및 상기 상부 절연막을 관통하여 상기 제 1 불순물 영역과 연결되는 주변 콘택 플러그, 및 상기 제 1 불순물 영역과 상기 주변 콘택 플러그 사이에 개재되며, 상기 제 1 불순물 영역 내에 도핑된 제 2 불순물들을 포함하는 제 2 불순물 영역을 포함하되, 상기 주변 콘택 플러그는 상기 제 2 불순물 영역과 접촉하는 하부 부분 및 상기 하부 부분으로부터 연속적으로 연장되는 상부 부분을 포함하되, 상기 하부 및 상부 부분들 각각은 상부 폭보다 작은 하부 폭을 가지며, 상기 하부 부분의 상기 상부 폭은 상기 상부 부분의 상기 하부 폭보다 클 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치는, 주변 회로 영역 및 셀 어레이 영역을 포함하는 기판, 상기 셀 어레이 영역의 상기 기판 상에 수직적으로 적층된 복수 개의 전극들을 포함하는 전극 구조체, 상기 주변 회로 영역의 상기 기판 상에 제공된 주변 로직 회로로서, 상기 주변 로직 회로는 주변 게이트 스택 및 상기 주변 게이트 스택 양측의 기판 내에 제공된 소오스 및 드레인 불순물 영역들, 상기 소오스 및 드레인 불순물 영역들과 각각 연결되는 주변 콘택 플러그들을 포함하되, 상기 소오스 및 드레인 불순물 영역들 각각은, 제 1 불순물들을 포함하는 제 1 불순물 영역, 및 상기 제 1 불순물들과 다른 제 2 불순물들을 포함하는 제 2 불순물 영역을 포함하되, 상기 주변 콘택 플러그들은 상기 소오스 및 드레인 불순물 영역들의 상기 제 2 불순물 영역들과 접촉할 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법은 주변 회로 영역 및 셀 어레이 영역을 포함하는 기판을 제공하는 것, 상기 주변 회로 영역의 상기 기판 상에 주변 구조체를 형성하되, 상기 주변 구조체는 주변 게이트 스택, 상기 주변 게이트 스택 양측의 기판 내에 제공된 소오스 및 드레인 불순물 영역들, 및 상기 주변 게이트 스택과 상기 소오스 및 드레인 불순물 영역들을 덮는 하부 절연막을 포함하는 것, 상기 하부 절연막을 관통하여 상기 소오스 및 드레인 불순물 영역들에 각각 접촉하는 희생 플러그들을 형성하는 것, 상기 주변 구조체와 이격되어 상기 셀 어레이 영역의 상기 기판 상에 수직적으로 적층된 전극들을 포함하는 전극 구조체를 형성하는 것, 상기 전극 구조체, 상기 주변 구조체, 및 상기 희생 플러그를 덮는 상부 절연막을 형성하는 것, 상기 상부 절연막을 관통하여 상기 희생 플러그들을 각각 노출시키는 상부 콘택 홀들을 형성하는 것, 상기 상부 콘택 홀들에 노출된 상기 희생 플러그들을 제거하는 것, 및 상기 하부 및 상부 콘택 홀들 내에 상기 소오스 및 드레인 불순물 영역들과 전기적으로 연결되는 주변 콘택 플러그들을 각각 형성하는 것을 포함한다.
본 발명의 실시예들에 따르면, 모스 트랜지스터와 접속되는 주변 콘택 플러그를 형성시, 콘택 홀을 상하부로 나누어 형성할 수 있다. 그러므로, 셀 어레이 영역에서 전극들의 적층 수가 증가할 때, 주변 콘택 플러그를 형성하기 위한 콘택 홀을 형성하는 공정의 마진이 향상될 수 있다.
주변 콘택 플러그를 형성시 희생 플러그를 이용함으로써, 상부 및 하부 콘택 홀들 내에 한번에 도전 물질을 채울 수 있다.
소오스 및 드레인 불순물 영역의 상부에 더미 불순물 영역을 형성함으로써, 희생 플러그를 제거시 소오스 및 드레인 불순물 영역이 손상되는 것을 방지할 수 있다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 평면도이다.
도 2a 내지 도 2j는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들로서, 도 1의 I-I'선을 따라 자른 단면을 나타낸다.
도 3a 내지 도 3c는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 일부분을 확대한 도면들로서, 도 2j의 A 부분을 나타낸다.
도 4a 및 도 4b는 도 2j의 B 부분을 확대한 도면들이다.
도 5는 도 2j의 C 부분을 확대한 도면이다.
도 6a 및 도 6b는 본 발명의 다양한 실시예들에 따른 3차원 반도체 메모리 장치의 주변 회로 영역을 나타내는 평면도들이다.
도 7a 내지 도 7h는 본 발명의 다양한 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법을 나타내는 단면도들이다.
도 8a 내지 도 8i는 본 발명의 다양한 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법을 나타내는 단면도들이다.
도 9는 본 발명의 다양한 실시예들에 따른 3차원 반도체 메모리 장치의 단면도이다.
이하, 도면들을 참조하여 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치 및 그 제조 방법에 대해 상세히 설명한다.
도 1는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 평면도이다. 도 2a 내지 도 2j는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들로서, 도 1의 I-I'선을 따라 자른 단면을 나타낸다.
도 1 및 도 2a를 참조하면, 기판(10)은 셀 어레이 영역(CAR), 연결 영역(CNR), 및 주변 회로 영역(PCR)을 포함할 수 있다. 연결 영역(CNR)은 셀 어레이 영역(CAR)과 주변 회로 영역(PCR) 사이에 위치할 수 있다.
기판(10)은 반도체 특성을 갖는 물질(예를 들면, 실리콘 웨이퍼), 절연성 물질(예를 들면, 유리), 절연성 물질에 의해 덮인 반도체 또는 도전체 중의 하나일 수 있다. 예를 들어, 기판(10)은 제 1 도전형을 갖는 실리콘 웨이퍼일 수 있다.
주변 로직 회로들이 주변 회로 영역(PCR)의 기판(10) 상에 메모리 셀들에 데이터를 기입 및 판독하기 위한 형성될 수 있다. 주변 로직 회로들은 로우 및 칼럼 디코더들, 페이지 버퍼, 및 제어 회로들을 포함할 수 있다. 즉, 주변 로직 회로들은 메모리 셀들과 전기적으로 연결되는 NMOS 및 PMOS 트랜지스터들, 저항(resistor), 및 캐패시터(capacitor)를 포함할 수 있다.
보다 상세하게, 주변 회로 영역(PCR)의 기판(10)에 활성 영역(ACT)을 정의하는 소자 분리막(12)이 형성될 수 있다. 주변 게이트 스택(PGS)이 활성 영역(ACT)을 가로질러 주변 회로 영역(PCR)의 기판(10) 상에 배치될 수 있다.
주변 게이트 스택(PGS)은 기판(10) 상에 차례로 적층된 주변 게이트 절연막(21), 불순물이 도핑된 폴리실리콘막(23), 게이트 금속막(25), 및 하드 마스크막(27)을 포함할 수 있다. 주변 게이트 절연막(21)은 열산화 공정에 의해 형성되는 실리콘 산화막일 수 있다. 주변 게이트 스택(PGS)의 양측벽들을 덮는 스페이서들이 형성될 수 있으며, 소오스 및 드레인 불순물 영역들(13)이 주변 게이트 스택(PGS)의 양측의 활성 영역(ACT)에 제 1 불순물들(예를 들어, 보론(B) 또는 인(P))을 도핑하여 형성될 수 있다.
주변 로직 회로들을 형성한 후에, 기판(10) 전면을 덮는 식각 정지막(31) 및 주변 절연막(33)이 차례로 형성될 수 있다. 식각 정지막(31)은 주변로직 회로들을 컨포말하게 덮도록 증착될 수 있다. 주변 절연막(33)은 복수 개의 절연막들 포함할 수 있으며, 예를 들어, 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막 또는 저유전(low-k)막 등을 포함할 수 있다.
도 1 및 도 2b를 참조하면, 주변 게이트 스택(PGS)을 노출시키는 제 1 하부 콘택 홀(33a) 및 소오스 및 드레인 불순물 영역들(13)을 각각 노출시키는 제 2 하부 콘택 홀들(33b)이 형성될 수 있다.
제 1 및 제 2 하부 콘택 홀들(33a, 33b)은 주변 절연막(33) 상에 마스크 패턴(미도시)을 형성한 후, 주변 절연막(33)을 이방성 식각하여 형성될 수 있다. 제 1 하부 콘택 홀들(33a)은 주변 게이트 스택(PGS)의 게이트 금속막(25)을 노출시킬 수 있으며, 제 2 하부 콘택 홀들(33b)은 소오스 및 드레인 불순물 영역들(13)의 일부분들을 노출시킬 수 있다.
제 1 및 제 2 하부 콘택 홀들(33a, 33b) 각각은 이방성 식각 공정에 의해 상부 폭보다 작은 하부 폭을 가질 수 있다. 제 2 하부 콘택 홀들(33b)을 형성시 이방성 식각에 의해 기판(10)의 상면이 리세스될 수 있다.
실시예들에 따르면, 제 1 및 제 2 하부 콘택 홀들(33a, 33b)을 형성한 후, 소오스 및 드레인 불순물 영역들(13) 내에 제 2 불순물들을 도핑하여 더미 불순물 영역들(15)이 될 수 있다. 제 2 불순물들은 제 1 불순물들과 다를 수 있으며, 예를 들어, 탄소(C), 질소(N) 또는 불소(F)를 포함할 수 있다.
더미 불순물 영역들(15)에서 제 2 불순물들이 제 1 불순물들과 혼재되어 있을 수 있다. 더미 불순물 영역(15)에서 제 2 불순물들의 농도는 소오스 및 드레인 불순물 영역들(13)에서 제 1 불순물들의 농도보다 작을 수 있다.
더미 불순물 영역들(15)을 형성하는 것은, 제 2 하부 콘택 홀들(33b)에 노출된 기판(10)으로 제 2 불순물들을 이온주입하는 것을 포함할 수 있다. 더미 불순물 영역들(15)은, 도 3a에 도시된 바와 같이, 소오스 및 드레인 불순물 영역들(13)보다 얕게 형성될 수 있다. 즉, 더미 불순물 영역들(15)은 제 2 하부 콘택 홀들(33b) 주위에 형성될 수 있다.
다른 예에 따르면, 더미 불순물 영역들(15)은, 도 3b에 도시된 바와 같이, 소오스 및 드레인 불순물 영역들(13)을 형성한 후, 주변 절연막(33)을 형성하기 전에 형성될 수도 있다. 더미 불순물 영역들(15)은, 이온주입 공정을 이용하여 제 1 불순물들을 기판(10) 내에 이온주입하여 소오스 및 드레인 불순물 영역들(13)을 형성한 후, 소오스 및 드레인 불순물 영역들(13)을 형성시 이용된 동일한 이온주입 마스크를 이용하여 소오스 및 드레인 불순물 영역들(13) 상에 얕게 제 2 불순물들을 이온주입하여 형성될 수도 있다.
이와 달리, 더미 불순물 영역들(15)을 형성하는 것은, 도 3c에 도시된 바와 같이, 소오스 및 드레인 불순물 영역들(13)과 함께 형성될 수 있다. 예를 들어, 소오스 및 드레인 불순물 영역들(13)을 형성시 제 1 불순물들과 제 2 불순물들이 함께 도핑될 수도 있다.
도 1 및 도 2c를 참조하면, 제 1 및 제 2 하부 콘택 홀들(33a, 33b)이 형성된 주변 절연막(33) 상에 균일한 두께로 희생 플러그막(41) 및 희생 매립막(43)이 차례로 형성될 수 있다.
희생 플러그막(41)은 주변 절연막(33)에 대해 식각 선택성을 갖는 물질로 형성될 수 있으며, 희생 매립막(43)은 희생 플러그막(41)에 대해 식각 선택성을 갖는 물질로 형성될 수 있다. 희생 플러그막(41)은 예를 들어, 폴리실리콘막(23), 실리콘막, 저마늄막, 또는 실리콘 저마늄막으로 형성될 수 있다. 희생 매립막(43)은, 예를 들어, 실리콘 산화막으로 형성될 수 있다.
희생 플러그막(41)은 단차 도포성이 우수한 증착 공정(예를 들어, 화학적 기상 증착(Chemical Vapor Deposition; CVD) 또는 원자층 증착(Atomic Layer Deposition; ALD)을 이용하여 증착될 수 있다. 여기서, 희생 플러그막(41)의 두께는 제 1 및 제 2 하부 콘택 홀들(33a, 33b)의 상부 폭의 약 1/2보다 작을 수 있다. 이에 따라, 희생 플러그막(41)은 제 1 및 제 2 하부 콘택 홀들(33a, 33b)의 내벽을 균일하게 덮으며, 제 1 및 제 2 하부 콘택 홀들(33a, 33b)의 일부를 채울 수 있다. 실시예들에 따르면, 희생 플러그막(41)은 더미 불순물 영역(15)과 직접 접촉할 수 있다. 이와 달리, 더미 불순물 영역(15)이 생략된 경우, 희생 플러그막(41)은 소오스 및 드레인 불순물 영역들(13)과 직접 접촉할 수도 있다.
희생 매립막(43)은 희생 플러그막(41)이 형성된 제 1 및 제 2 하부 콘택 홀들(33a, 33b)을 채우면서 희생 플러그막(41) 상에 증착될 수 있다.
도 1 및 도 2d를 참조하면, 희생 플러그막(41) 및 희생 매립막(43)을 형성한 후, 주변 절연막(33)의 상면이 노출되도록 평탄화 공정이 수행될 수 있다. 이에 따라, 각각의 제 1 및 제 2 하부 콘택 홀들(33a, 33b) 내에 희생 플러그(42) 및 희생 매립 패턴(44)이 형성될 수 있다.
이어서, 주변 절연막(33)을 패터닝하여 셀 어레이 영역(CAR) 및 연결 영역(CNR)의 기판(10)을 노출시키는 주변 절연 패턴(35)이 형성될 수 있다. 주변 절연 패턴(35)을 형성함으로써 주변 회로 영역(PCR)의 기판(10) 상에 주변 로직 구조체(PSTR)가 형성될 수 있으며, 주변 로직 구조체(PSTR)는 주변 게이트 스택(PGS), 소오스 및 드레인 불순물 영역들(13), 및 주변 절연 패턴(35)을 포함할 수 있다.
도 1 및 도 2e를 참조하면, 주변 절연 패턴(35)을 형성한 후, 셀 어레이 영역(CAR) 및 연결 영역(CNR)의 기판(10) 상에 몰드 구조체(110)가 형성될 수 있다. 몰드 구조체(110)는 수직적으로 번갈아 적층된 희생막들(SL) 및 절연막들(ILD)을 포함할 수 있다.
몰드 구조체(110)에서, 희생막들(SL)은 절연막들(ILD)에 대해 식각 선택성을 가지고 식각될 수 있는 물질로 형성될 수 있다. 일 예로, 희생막들(SL)은 절연막들(ILD)과 다른 절연 물질로 이루어질 수 있다. 예를 들어, 희생막들(SL)은 실리콘 질화막으로 형성될 수 있으며, 절연막들(ILD)은 실리콘 산화막으로 형성될 수 있다. 희생막들(SL)은 실질적으로 동일한 두께를 가질 수 있으며, 절연막들(ILD)은 일부 영역에서 두께가 달라질 수 있다.
보다 상세하게, 몰드 구조체(110)를 형성하는 것은, 기판(10) 전면 상에 희생막들(SL) 및 절연막들(ILD)이 수직적으로 번갈아 적층된 박막 구조체를 형성하는 것, 및 박막 구조체에 대한 트리밍(trimming) 공정을 수행하는 것을 포함할 수 있다. 여기서, 트리밍 공정은 셀 어레이 영역(CAR) 및 연결 영역(CNR)에서 박막 구조체를 덮는 마스크 패턴(미도시)을 형성하는 공정, 박막 구조체의 일 부분을 식각하는 공정, 마스크 패턴의 수평적 면적을 축소시키는 공정, 및 박막 구조체의 일 부분을 식각하는 공정과 마스크 패턴의 수평적 면적을 축소시키는 공정을 번갈아 반복하는 것을 포함할 수 있다.
트리밍 공정에 의해 몰드 구조체(110)는 셀 어레이 영역(CAR)에서 연결 영역(CNR)으로 연장되며, 연결 영역(CNR)에서 계단식 구조를 가질 수 있다. 몰드 구조체(110)는 주변 회로 영역(PCR)을 향해 내려가는 형태의 계단식 구조를 가질 수 있다. 이와 같이 형성된 몰드 구조체(110)의 수직적 높이는 주변 구조체의 높이보다 클 수 있다. 일 예로, 몰드 구조체(110)의 수직적 높이는 주변 구조체의 높이의 약 2배 이상일 수 있다.
이에 더하여, 몰드 구조체(110)를 형성하는 트리밍 공정에 의해 주변 절연 패턴(35)의 측벽에 더미 스페이서(DSP)가 형성될 수도 있다. 더미 스페이서(DSP)는 이방성 식각 공정시 식각되지 않고 잔류하는 희생막들(SL) 및 절연막들(ILD)의 일부분들로 이루어질 수 있다.
도 1 및 도 2f를 참조하면, 몰드 구조체(110)를 형성한 후, 기판(10) 전면 상에 상부 평탄 절연막(50)이 형성될 수 있다. 상부 평탄 절연막(50)은 몰드 구조체(110) 상에서 주변 구조체 상으로 연장될 수 있으며, 실질적으로 평탄한 상면을 가질 수 있다. 상부 평탄 절연막(50)은 희생막들(SL)에 대해 식각 선택성를 갖는 물질로 형성될 수 있다.
상부 평탄 절연막(50)을 형성한 후, 셀 어레이 영역(CAR)에서 몰드 구조체(110)를 관통하는 수직 구조체들(VS)이 형성될 수 있다. 수직 구조체들(VS)은, 평면적 관점에서, 일 방향으로 배열되거나, 지그재그 형태로 배열될 수 있다.
나아가, 수직 구조체들(VS)을 형성시, 연결 영역(CNR)에서 몰드 구조체(110)의 일부분들을 관통하는 더미 수직 구조체들(DVS)이 함께 형성될 수 있다. 더미 수직 구조체들(DVS)은 수직 구조체들(VS)과 실질적으로 동일한 구조를 가질 수 있으며, 희생막들(SL)의 단부들을 관통할 수 있다.
수직 구조체들(VS) 및 더미 수직 구조체들(DVS)을 형성하는 것은, 몰드 구조체(110), 관통하여 기판(10)을 노출시키는 수직 홀들을 형성하는 것, 및 각각의 수직 홀들 내에 하부 반도체 패턴(LSP) 및 상부 반도체 패턴(USP)을 형성하는 것을 포함할 수 있다. 여기서, 하부 및 상부 반도체 패턴들(LSP, USP)은 반도체 물질을 포함하되, 서로 다른 결정 구조를 가질 수 있다. 일 예에 따르면, 하부 반도체 패턴(LSP)은 기둥(pillar) 형태를 가질 수 있으며, 하부 반도체 패턴(LSP)의 상면은 주변 회로 영역(PCR)의 희생 플러그들(42)의 상면들보다 아래에 위치할 수 있다. 나아가, 상부 반도체 패턴들(USP) 각각의 상단에 도전 패드(D)가 형성될 수 있다. 도전 패드(D)는 불순물이 도핑된 불순물 영역이거나, 도전 물질로 이루어질 수 있다. 수직 구조체들(VS) 및 더미 수직 구조체들(DVS)에 대해서는 도 5를 참조하여 보다 상세히 설명하기로 한다.
도 1 및 도 2g를 참조하면, 제 1 층간 절연막(60)이 상부 평탄 절연막(50) 상에 형성될 수 있으며, 수직 구조체들(VS) 및 더미 수직 구조체들(DVS)의 상면들을 덮을 수 있다.
제 1 층간 절연막(60)을 형성한 후, 희생막들(SL)을 전극들(EL)로 대체(replacement)하는 공정이 수행될 수 있다. 몰드 구조체(110)의 희생막들(SL)을 전극들(EL)로 대체함에 따라, 수직적으로 번갈아 적층된 전극들(EL) 및 절연막들을 포함하는 전극 구조체(ST)가 형성될 수 있으며, 전극 구조체(ST)는 연결 영역(CNR)에서 계단식 구조를 가질 수 있다.
전극들(EL)로 대체하는 공정은, 셀 어레이 영역(CAR) 및 연결 영역(CNR)에서 제 1 층간 절연막(60), 상부 평탄 절연막(50) 및 몰드 구조체(110)를 관통하여 기판(10)을 노출시키는 트렌치들을 형성하는 것, 트렌치들에 노출된 희생막들(SL)을 제어하여, 절연막들 사이에 게이트 영역들을 형성하는 것, 및 게이트 영역들 내에 전극들(EL)을 각각 형성하는 것을 포함할 수 있다.
여기서, 트렌치들은 제 1 방향(D1)으로 연장되며, 제 1 방향(D1)과 교차하는 제 2 방향(D2)으로 서로 이격될 수 있다. 일 예에서, 트렌치들은 서로 다른 길이를 가질 수 있으며, 이와 같이 트렌치들을 형성함에 따라, 몰드 구조체(110)는, 평면적 관점에서, 실질적으로 H 형태를 가질 수 있다. 트렌치들은 수직 구조체들(VS)과 이격되며, 희생막들(SL) 및 절연막들(ILD)의 측벽들을 노출시킬 수 있다.
게이트 영역들을 형성하는 것은, 상부 평탄 절연막(50), 절연막들(ILD), 수직 구조체들(VS), 및 기판(10)에 대해 식각 선택성을 갖는 식각 레서피를 사용하여 희생막들(SL)을 등방성 식각하는 것을 포함할 수 있다.
전극들(EL)을 형성하는 것은, 게이트 영역들이 형성된 몰드 구조체(110) 상에 차례로 배리어 금속막 및 금속막을 차례로 증착하는 것, 및 트렌치 내벽에 증착된 배리어 금속막 및 금속막을 이방성 식각하는 것을 포함할 수 있다. 배리어 금속막은 예를 들어, TiN, TaN 또는 WN와 같은 금속 질화막으로 이루어질 수 있다. 그리고, 금속막은, 예를 들어, W, Al, Ti, Ta, Co 또는 Cu와 같은 금속 물질들로 이루어질 수 있다.
실시예들에 따르면, 전극들(EL)을 형성하기 전에, 도 5에 도시된 바와 같이, 게이트 영역들의 내벽들을 컨포말하게 덮는 수평 절연 패턴(HP)이 형성될 수 있다. 수평 절연 패턴(HP)은 NAND 플래시 메모리 트랜지스터의 데이터 저장막의 일부일 수 있다. 수평 절연 패턴(HP)은, 예를 들어, 알루미늄 산화막 및 하프늄 산화막 등과 같은 고유전막들 중의 하나일 수 있다. 또한, 수평 절연 패턴(HP)을 형성하기 전에, 하부 반도체 패턴(LSP)의 측벽 상에 열 산화막이 형성될 수 있다.
이에 더하여, 트렌치들에 노출된 기판(10) 내에 공통 소오스 영역들(CSR)이 형성될 수 있다. 공통 소오스 영역들(CSR)은 제 1 방향(D1)으로 나란히 연장될 수 있으며, 제 2 방향(D2)으로 서로 이격되어 배치될 수 있다. 공통 소오스 영역들(CSR)은 기판(10)과 다른 타입의 불순물을 기판(10) 내에 도핑하여 형성될 수 있다. 공통 소오스 영역들(CSR)은 예를 들어, N형의 불순물(예를 들어, 비소(As) 또는 인(P))을 포함할 수 있다.
계속해서, 도 1 및 도 2g를 참조하면, 전극 구조체(ST)를 형성한 후, 제 1 층간 절연막(60) 및 상부 평탄 절연막(50)을 패터닝하여 연결 영역(CNR)에 셀 콘택 홀들(50c) 및 주변 회로 영역(PCR)에 상부 콘택 홀들(50a, 50b)이 형성될 수 있다.
셀 콘택 홀들(50c) 및 상부 콘택 홀들(50a, 50b)은 제 1 층간 절연막(60) 상에 마스크 패턴(미도시)을 형성한 후, 제 1 층간 절연막(60) 및 상부 평탄 절연막(50)을 이방성 식각하여 형성될 수 있다. 일 예에서, 셀 콘택 홀들(50c) 및 상부 콘택 홀들(50a, 50b)이 동시에 형성되는 것으로 설명하였으나, 본 발명은 이에 한정되지 않는다. 다른 예에서, 상부 콘택 홀들(50a, 50b)은 셀 콘택 홀들(50c)의 일부를 먼저 형성한 후에, 셀 콘택 홀들(50c)의 다른 일부와 함께 형성될 수도 있다.
실시예들에 따르면, 셀 콘택 홀들(50c)은 연결 영역(CNR)에서 전극들(EL)의 끝단 부분들을 각각 노출시킬 수 있다. 셀 콘택 홀들(50c)은 서로 다른 수직적 길이(즉, 기판(10)의 상면에 수직한 방향에서의 길이)를 가질 수 있다.
일 예에 따르면, 상부 평탄 절연막(50)은 희생 매립 패턴(44)과 동일한 물질을 포함할 수 있으며, 상부 콘택 홀들(50a, 50b)을 형성시 희생 매립 패턴(44)이 식각될 수 있다. 이에 따라, 상부 콘택 홀들(50a, 50b)은 희생 플러그들(42)을 노출시킬 수 있다.
실시예들에서, 상부 콘택 홀들(50a, 50b)의 수직적 깊이는 셀 콘택 홀들(50c)의 최대 수직적 깊이보다 작을 수 있다. 그리고, 상부 콘택 홀들(50a, 50b)의 수직적 깊이는 하부 콘택 홀들(도 2b의 33a, 33b 참조)의 수직적 깊이보다 클 수 있다. 다시 말해, 상부 콘택 홀들(50a, 50b)의 종횡비가 하부 콘택 홀들(도 2b의 33a, 33b 참조)의 종횡비보다 클 수 있다. 상부 콘택 홀들(50a, 50b)은 이방성 식각에 의해 상부 폭보다 작은 하부 폭을 가질 수 있다. 상부 콘택 홀들(50a, 50b)의 하부 폭은 하부 콘택 홀들(33a, 33b)의 상부 폭 보다 작을 수 있다. 또한, 상부 콘택 홀들(50a, 50b)의 하부 폭은 희생 매립 패턴(44)의 상부 폭보다 클 수 있다.
도 1 및 도 2h를 참조하면, 상부 콘택 홀들(50a, 50b)에 노출된 희생 플러그들(42)을 제거하여, 하부 콘택 홀들(33a, 33b)의 내벽을 노출시킬 수 있다. 즉, 희생 플러그들(42)을 제거함에 따라 하부 콘택 홀들(33a, 33b)이 상부 콘택 홀들(50a, 50b)과 각각 연결될 수 있다.
실시예들에 따르면, 희생 플러그들(42)을 제거하는 것은 주변 절연 패턴(35)에 대해 식각 선택성을 갖는 식각 레서피를 이용하여 희생 플러그들(42)을 이방성 또는 등방성 식각하는 공정을 포함할 수 있다.
희생 플러그들(42)을 제거함에 따라, 제 1 하부 콘택 홀들(33a)에 주변 게이트 스택(PGS)의 금속막이 노출될 수 있으며, 제 2 하부 콘택 홀들(33b)에 더미 불순물 영역(15)이 노출될 수 있다. 더미 불순물 영역(15)은 희생 플러그들(42)을 제거하기 위한 식각 가스 또는 식각 에천트에 의해 소오스 및 드레인 불순물 영역들(13)이 손상되는 것을 방지할 수 있다. 예를 들어, 희생 플러그들(42)은 폴리실리콘막(23)으로 이루어질 수 있으며, 폴리실리콘막(23)을 식각하는 동안 더미 불순물 영역(15)은 소오스 및 드레인 불순물 영역들(13)이 형성된 기판(10)의 일부가 식각되는 것을 줄일 수 있다.
도 1 및 도 2i를 참조하면, 연결 영역(CNR)에서 셀 콘택 홀들(50c) 내에 셀 콘택 플러그들(CPLG)이 형성될 수 있으며, 주변 회로 영역(PCR)에서 하부 및 상부 콘택 홀들(33a, 33b, 50a, 50b) 내에 주변 콘택 플러그들(PPLGa, PPLGb)이 형성될 수 있다.
셀 콘택 플러그들(CPLG) 및 주변 콘택 플러그들(PPLGa, PPLGb)을 형성하는 것은, 상부 및 하부 콘택 홀들(50a, 50b, 33a, 33b) 및 셀 콘택 홀들(50c) 내에 배리어 금속막 및 금속막을 차례로 증착하는 것 및 제 1 층간 절연막(60)의 상면이 노출되도록 평탄화 공정을 수행하는 것을 포함할 수 있다. 여기서, 배리어 금속막은 예를 들어, TiN, TaN 또는 WN와 같은 금속 질화막으로 이루어질 수 있다. 금속막은 예를 들어, W, Al, Ti, Ta, Co 또는 Cu와 같은 금속 물질들로 이루어질 수 있다. 실시예들에 따르면, 셀 콘택 플러그들(CPLG) 및 주변 콘택 플러그들(PPLGa, PPLGb)이 동시에 형성되므로, 셀 콘택 플러그들(CPLG)의 상면들은 주변 콘택 플러그들(PPLGa, PPLGb)의 상면들과 실질적으로 공면을 이룰 수 있다. 나아가, 상부 및 하부 콘택 홀들(50a, 50b, 33a, 33b) 내에 한번에 금속막이 채워질 수 있으므로, 주변 콘택 플러그들(PPLGa, PPLGb) 각각은 경계면 없이 제 1 층간 절연막(60), 상부 평탄 절연막(50), 및 주변 절연 패턴(35)을 연속적으로 관통할 수 있다.
셀 콘택 플러그들(CPLG)은 제 1 층간 절연막(60) 및 상부 평탄 절연막(50)을 관통하여 전극들(EL)의 단부들에 각각 접속될 수 있다. 셀 콘택 플러그들(CPLG)의 수직적 길이들은 셀 어레이 영역(CAR)에 인접할수록 감소될 수 있다.
주변 콘택 플러그들(PPLGa, PPLGb)은 주변 게이트 스택(PGS)의 게이트 금속막(25)과 접촉하는 제 1 주변 콘택 플러그(PPLGa) 및 소오스 및 드레인 불순물 영역들(13)과 전기적으로 연결되는 제 2 주변 콘택 플러그들(PPLGb)을 포함할 수 있다. 여기서, 제 2 주변 콘택 플러그들(PPLGb)의 바닥면들은 기판(10)의 상면보다 아래에 위치할 수 있으며, 더미 불순물 영역들(15)과 접촉할 수 있다.
제 1 및 제 2 주변 콘택 플러그들(PPLGa, PPLGb)은 제 1 층간 절연막(60), 상부 평탄 절연막(50) 및 주변 절연 패턴(35)을 연속적으로 관통할 수 있으며, 제 1 및 제 2 주변 콘택 플러그들(PPLGa, PPLGb)의 폭이 주변 절연 패턴(35)과 상부 평탄 절연막(50)의 경계에서 달라질 수 있다. 다시 말해, 각각의 제 1 및 제 2 주변 콘택 플러그들(PPLGa, PPLGb) 각각은 주변 절연 패턴(35)을 관통하는 하부 부분(P1) 및 하부 부분(P1)으로부터 연속적으로 연장되어 상부 평탄 절연막(50) 및 제 1 층간 절연막(60)을 관통하는 상부 부분(P2)을 포함할 수 있다. 여기서, 상부 부분(P2)의 수직적 길이(즉, 기판(10)의 상면에 대해 수직한 방향에서의 길이)는 하부 부분(P1)의 수직적 길이보다 클 수 있다. 하부 및 상부 부분들(P1, P2) 각각은 상부에서 하부로 갈수록 감소하는 폭을 가질 수 있으며, 하부 부분(P1)의 상부 폭은 상부 부분(P2)의 하부 폭보다 클 수 있다.
도 1 및 도 2j를 참조하면, 제 1 층간 절연막(60) 상에 셀 콘택 플러그들(CPLG) 및 제 1 및 제 2 주변 콘택 플러그들(PPLGa, PPLGb)을 덮는 제 2 층간 절연막(70)이 형성될 수 있다.
제 2 층간 절연막(70) 내에 비트 라인 콘택 플러그들(BPLG), 연결 콘택 플러그들(CNT), 및 주변 연결 콘택 플러그들(PCNT)이 형성될 수 있다.
비트 라인 콘택 플러그들(BPLG)은 셀 어레이 영역(CAR)의 제 2 층간 절연막(70)을 관통하여 수직 구조체들(VS)에 각각 접속될 수 있다. 연결 콘택 플러그들(CNT)이 연결 영역(CNR)의 제 2 층간 절연막(70)을 관통하여 셀 콘택 플러그들(CPLG)에 각각 접속될 수 있다. 주변 연결 콘택 플러그들(PCNT)이 주변 회로 영역(PCR)의 제 2 층간 절연막(70)을 관통하여 제 1 및 제 2 주변 콘택 플러그들(PPLGa, PPLGb)에 각각 접속될 수 있다.
이어서, 제 2 층간 절연막(70) 상에 비트 라인들(BL), 연결 배선들(ICL), 및 주변 배선들(PCL)이 형성될 수 있다. 비트 라인들(BL)은 셀 어레이 영역(CAR)의 제 2 층간 절연막(70) 상에서 제 2 방향(D2)으로 연장되며 비트 라인 콘택 플러그들(BPLG)과 연결될 수 있다. 연결 배선들(ICL)은 연결 영역(CNR)의 제 2 층간 절연막(70) 상에 연결 콘택 플러그들(CNT)과 연결될 수 있다. 주변 배선들(PCL)은 주변 회로 영역(PCR)의 제 2 층간 절연막(70) 상에서 주변 연결 콘택 플러그들(PCNT)과 연결될 수 있다.
도 3a 내지 도 3c는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 일부분을 확대한 도면들로서, 도 2j의 A 부분을 나타낸다.
도 3a를 참조하면, 더미 불순물 영역(15)이 소오스 및 드레인 불순물 영역(13) 내에 국소적으로 형성될 수 있다. 즉, 더미 불순물 영역(15)의 폭은 소오스 및 드레인 불순물 영역(13)의 폭보다 작을 수 있다. 제 2 주변 콘택 플러그(PPLGb)의 바닥면이 더미 불순물 영역(15)과 직접 접촉할 수 있으며, 소오스 및 드레인 불순물 영역(13)과 이격될 수 있다. 더미 불순물 영역(15)은 제 2 주변 콘택 플러그(PPLGb)에서 기판(10) 내로 리세스된 부분을 둘러쌀 수 있다.
도 3b를 참조하면, 더미 불순물 영역(15)이 소오스 및 드레인 불순물 영역(13)의 상부 영역에 형성될 수 있다. 즉, 더미 불순물 영역(15)의 깊이는 상기 소오스 및 드레인 불순물 영역(13)의 깊이보다 얕을 수 있다. 제 2 주변 콘택 플러그(PPLGb)의 바닥면은 더미 불순물 영역(15) 내에 위치하여, 소오스 및 드레인 불순물 영역(13)과 이격될 수 있다.
도 3c에 도시된 실시예에서, 더미 불순물 영역(15)은 생략될 수 있다. 이러한 경우, 제 2 주변 콘택 플러그(PPLGb)가 소오스 및 드레인 불순물 영역(13)과 직접 접촉할 수 있다.
다른 예로, 제 2 주변 콘택 플러그(PPLGb)가 소오스 및 드레인 불순물 영역(13)과 직접 접촉할 수 있으며, 여기서, 소오스 및 드레인 불순물 영역(13) 내에 제 1 불순물들(예를 들어, 보론(B) 또는 인(P))과 제 2 불순물들(예를 들어, 탄소(C), 질소(N), 또는 불소(F))이 혼재되어(co-doped) 있을 수 있다.
도 4a 및 도 4b는 도 2j의 B 부분을 확대한 도면들이다.
도 4a 및 도 4b를 참조하면, 제 2 주변 콘택 플러그(PPLGb)에서 하부 및 상부 부분들(P1, P2) 각각은 상부에서 하부로 갈수록 감속하는 폭을 가질 수 있다. 제 2 주변 콘택 플러그(PPLGb)에서 하부 부분(P1)의 상부 폭(W1)은 상부 부분(P2)의 하부 폭(W2)보다 클 수 있다. 이에 따라, 제 2 주변 콘택 플러그(PPLGb)는 주변 절연 패턴(35)과 상부 평탄 절연막(50) 간의 경계에서 변곡점을 가질 수 있다. 그리고, 상부 평탄 절연막(50)의 바닥면은 제 2 주변 콘택 플러그(PPLGb)의 하부 부분(P1)의 상면 일부를 직접 덮을 수 있다.
제 2 주변 콘택 플러그(PPLGb)의 상부 부분(P2)은, 도 4a에 도시된 바와 같이, 제 2 주변 콘택 플러그(PPLGb)의 하부 부분(P1)과 수직적으로 정렬될 수 있다. 이와 달리, 제 2 주변 콘택 플러그(PPLGb)의 상부 부분(P2)은, 도 4b에 도시된 바와 같이, 제 2 주변 콘택 플러그(PPLGb)의 하부 부분(P1)과 어긋나게 배치될 수도 있다. 다시 말해, 제 2 주변 콘택 플러그(PPLGb)의 상부 부분(P2)은 하부 부분(P1)으로부터 연속적으로 연장되되, 상부 부분(P2)의 중심이 하부 부분(P1)의 중심과 어긋날 수 있다.
도 5는 도 2j의 C 부분을 확대한 도면이다.
도 5를 참조하면, 수직 구조체들(VS) 각각은 하부 반도체 패턴(LSP) 및 상부 반도체 패턴(USP)을 포함할 수 있다.
하부 반도체 패턴(LSP)은, 수직 홀들에 노출된 기판(10)을 씨드층(seed layer)으로 사용하는 선택적 에피택시얼 성장(Selective Epitaxial Growth; SEG) 공정을 수행하여 형성될 수 있다. 이에 따라, 하부 반도체 패턴(LSP)은 수직 홀들의 하부 영역을 채우는 필라(pillar) 형태로 형성될 수 있다. 하부 반도체 패턴(LSP)은 단결정 또는 다결정 실리콘으로 형성될 수 있으나, 이에 한정되지 않는다. 예를 들면, 하부 반도체 패턴(LSP)은 탄소 나노 구조물들, 유기 반도체 물질들 및 화합물 반도체들로 형성될 수도 있다.
상부 반도체 패턴(USP)은 하부 반도체 패턴(LSP)이 형성된 수직 홀들 내에 형성될 수 있다. 상부 반도체 패턴(USP)은 하부 반도체 패턴(LSP)과 접촉할 수 있다.
보다 상세하게, 도 5를 참조하면, 상부 반도체 패턴(USP)은 제 1 반도체 패턴(SP1) 및 제 2 반도체 패턴(SP2)을 포함할 수 있다. 제 1 반도체 패턴(SP1)은 하부 반도체 패턴(LSP)과 접속될 수 있으며, 하단이 닫힌 파이프 형태 또는 마카로니 형태일 수 있다. 이러한 형태의 제 1 반도체 패턴(SP1)의 내부는 매립 절연 패턴(VI)으로 채워질 수 있다. 또한, 제 1 반도체 패턴(SP1)은 제 2 반도체 패턴(SP2)의 내벽과 하부 반도체 패턴(LSP)의 상면과 접촉될 수 있다. 즉, 제 1 반도체 패턴(SP1)은 제 2 반도체 패턴(SP2)과 하부 반도체 패턴(LSP)을 전기적으로 연결할 수 있다.
상부 반도체 패턴(USP)은 실리콘(Si), 게르마늄(Ge) 또는 이들의 혼합물을 포함할 수 있으며, 불순물이 도핑된 반도체이거나 불순물이 도핑되지 않은 상태의 진성 반도체(intrinsic semiconductor)일 수도 있다. 또한, 상부 반도체 패턴(USP)은 단결정, 비정질(amorphous), 및 다결정(polycrystalline) 중에서 선택된 적어도 어느 하나를 포함하는 결정 구조를 가질 수 있다.
실시예들에 따르면, 상부 반도체 패턴(USP)을 형성하기 전에, 수직 홀들 내에 도 5에 도시된 바와 같이, 수직 절연 패턴(VP)이 형성될 수 있다. 즉, 수직 절연 패턴(VP)은 전극들(EL)과 수직 구조체(VS) 사이에서 절연막(ILD)과 수직 구조체 사이로 수직적으로 연장될 수 있다. 또한, 수평 절연 패턴(HP)은 전극들(EL)과 제 1 블록킹 절연막(BLK1) 사이에서 전극들(EL)의 상부면들 및 하부면들로 수평적으로 연장될 수 있다.
수직 절연 패턴(VP)은 하나의 박막 또는 복수의 박막들로 구성될 수 있다. 본 발명의 실시예들에서, 수직 절연 패턴(VP)은 NAND 플래시 메모리 장치의 메모리 요소로서, 터널 절연막(TIL), 전하 저장막(CIL), 및 블록킹 절연막(BLK)을 포함할 수 있다. 예를 들어, 전하 저장막은 트랩 절연막, 부유 게이트 전극 또는 도전성 나노 도트들(conductive nano dots)을 포함하는 절연막일 수 있다. 더 구체적으로, 전하 저장막(CIL)은 실리콘 질화막, 실리콘 산화질화막, 실리콘-풍부 질화막(Si-rich nitride), 나노크리스탈 실리콘(nanocrystalline Si) 및 박층화된 트랩막(laminated trap layer) 중의 적어도 하나를 포함할 수 있다. 터널 절연막(TIL)은 전하 저장막(CIL)보다 큰 밴드 갭을 갖는 물질들 중의 한가지일 수 있으며, 블록킹 절연막(BLK)은 알루미늄 산화막 및 하프늄 산화막 등과 같은 고유전막일 수 있다.
이와 달리, 수직 절연 패턴(VP)은 상변화 메모리를 위한 박막 또는 가변저항 메모리를 위한 박막을 포함할 수도 있다.
도 6a 및 도 6b는 본 발명의 다양한 실시예들에 따른 3차원 반도체 메모리 장치의 주변 회로 영역을 나타내는 평면도들이다.
설명의 간략함을 위해, 도 2a 내지 도 2j를 참조하여 설명된 제조 방법에 의해 형성된 3차원 반도체 메모리 장치와 동일한 기술적 특징들에 대한 설명은 생략될 수 있다.
도 6a 및 도 6b를 참조하면, 주변 회로 영역(PCR)에서, 제 1 및 제 2 주변 콘택 플러그들(PPLGa, PPLGb) 각각은, 앞서 설명한 것처럼, 하부 부분(P1) 및 상부 부분(P2)을 포함할 수 있다.
도 6a에 도시된 실시예에서, 제 1 및 제 2 주변 콘택 플러그들(PPLGa, PPLGb) 각각에서, 하부 부분(P1)의 상면은 일 방향으로 장축을 갖는 타원 형태를 가질 수 있다. 이에 따라, 각각의 제 1 및 제 2 주변 콘택 플러그들(PPLGa, PPLGb)에서, 하부 부분(P1)과 상부 부분(P2) 간의 오정렬되거나, 주변 절연 패턴(35)과 상부 평탄 절연막(50) 사이에서 제 1 및 제 2 주변 콘택 플러그(PPLGa, PPLGb)가 끊어지는 것을 방지할 수 있다.
제 1 및 제 2 주변 콘택 플러그(PPLGa, PPLGb) 각각에서, 하부 부분(P1)의 상면은, 도 6b에 도시된 바와 같이, 다각형 형상을 가질 수도 있다. 예를 들어, 제 1 및 제 2 주변 콘택 플러그(PPLGa, PPLGb)의 하부 부분(P1)의 상면은 제 1 방향으로 연장되는 제 1 부분 및 제 2 방향으로 연장되는 제 2 부분을 포함할 수 있다.
도 7a 내지 도 7h는 본 발명의 다양한 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법을 나타내는 단면도들이다.
설명의 간략함을 위해, 앞서 도 2a 내지 도 2j를 참조하여 앞서 설명된 3차원 반도체 메모리 장치의 제조 방법과 동일한 기술적 특징들에 대한 설명은 생략될 수 있다.
도 7a를 참조하면, 주변 게이트 스택(PGS) 및 소오스 및 드레인 불순물 영역들(13)이 형성된 기판(10)의 전면을 덮는 버퍼 절연막(11) 및 하부 희생막이 차례로 형성될 수 있다.
하부 희생막은 기판(10)의 상면 및 주변 게이트 스택(PGS)을 컨포말하게 덮을 수 있다. 하부 희생막은 버퍼 절연막(11)에 대해 식각 선택성을 갖는 물질로 형성될 수 있다. 버퍼 절연막(11)은 하부 희생막과 기판(10) 사이에서 하부 희생막과 주변 게이트 스택(PGS) 사이로 연장될 수 있다. 버퍼 절연막(11)은 실리콘 산화막일 수 있으며, 열산화 공정 또는 증착 공정을 이용하여 형성될 수 있다.
실시예들에 따르면, 주변 회로 영역(PCR)과 연결 영역(CNR) 사이에서 하부 희생막의 일부분을 식각할 수 있다. 이에 따라, 셀 어레이 영역(CAR) 및 연결 영역(CNR) 상에 하부 희생 패턴(LSL)이 형성될 수 있으며, 주변 회로 영역(PCR) 상에 더미 희생 패턴(DSL)이 형성될 수 있다.
이어서, 기판(10) 전면을 덮는 하부 평탄 절연막(20)이 형성될 수 있다. 하부 평탄 절연막(20)은 균일한 두께를 가지며, 하부 희생 패턴(LSL) 및 더미 희생 패턴(DSL) 상에 증착될 수 있다. 하부 평탄 절연막(20)은 평탄화 공정에 의해 평탄한 상면을 가질 수 있으며, 하부 평탄 절연막(20)의 상면은 더미 희생 패턴(DSL)의 최상면과 실질적으로 공면을 이룰 수도 있다.
도 7b를 참조하면, 하부 평탄 절연막(20) 및 더미 희생 패턴(DSL)을 관통하는 하부 콘택 홀들(33a, 33b)이 형성될 수 있다. 하부 콘택 홀들(33a, 33b)은 주변 게이트 스택(PGS)을 노출시키는 제 1 하부 콘택 홀들(33a) 및 소오스 및 드레인 불순물 영역들(13)을 각각 노출시키는 제 2 하부 콘택 홀들(33b)을 포함할 수 있다.
하부 콘택 홀들(33a, 33b)을 형성한 후, 앞서 도 2b를 참조하여 설명한 것처럼, 소오스 및 드레인 불순물 영역들(13) 상에 제 2 불순물들(예를 들어, 탄소(C), 질소(N) 또는 불소(F))을 도핑하여 더미 불순물 영역들(15)이 될 수 있다.
도 7c를 참조하면, 각각의 하부 콘택 홀들(33a, 33b) 내에 희생 플러그(42) 및 희생 매립 패턴(44)이 형성될 수 있다.
일 예에서, 희생 플러그(42)의 상면 및 희생 매립 패턴(44)의 상면은 하부 평탄 절연막(20)의 상면과 실질적으로 공면을 이룰 수 있다. 희생 플러그(42)는 하부 평탄 절연막(20) 및 더미 희생 패턴(DSL)에 대해 식각 선택성을 갖는 물질로 형성될 수 있다.
도 7d를 참조하면, 하부 평탄 절연막(20) 상에 수직적으로 번갈아 적층된 희생막들(SL) 및 절연막들(ILD)을 포함하는 몰드 구조체(110)가 형성될 수 있다.
몰드 구조체(110)는 연결 영역(CNR)의 하부 평탄 절연막(20) 상에서 계단식 구조를 가질 수 있다. 몰드 구조체(110)를 형성시, 주변 회로 영역(PCR)의 더미 희생 패턴(DSL)이 노출되거나, 주변 회로 영역(PCR)의 희생 플러그(42)의 상면이 노출될 수도 있다.
도 7e를 참조하면, 몰드 구조체(110)를 형성한 후, 기판(10) 전면에 상부 평탄 절연막(50)이 형성될 수 있다. 상부 평탄 절연막(50)은 셀 어레이 영역(CAR)에서 주변 회로 영역(PCR)으로 연장되며, 실질적으로 평탄한 상면을 가질 수 있다.
상부 평탄 절연막(50)을 형성한 후, 앞서 도 2f를 참조하여 설명한 것처럼, 수직 구조체들(VS) 및 더미 수직 구조체들(DVS)이 형성될 수 있다. 이 실시예에서, 수직 구조체들(VS) 및 더미 수직 구조체들(DVS)은 몰드 구조체(110), 하부 평탄 절연막(20), 하부 희생 패턴(LSL), 및 버퍼 절연막(11)을 관통하여 기판(10)과 연결될 수 있다.
도 7f를 참조하면, 하부 희생 패턴(LSL) 및 희생막들(SL)을 전극들(EL)로 대체함으로써 전극 구조체(ST)가 형성될 수 있다. 하부 희생 패턴(LSL) 및 희생막들(SL)을 전극들(EL)로 대체하는 공정은, 앞서 도 2g를 참조하여 설명한 것처럼, 트렌치들을 형성하는 것, 트렌치들에 노출된 하부 희생 패턴(LSL) 및 희생막들(SL)을 제거하여 게이트 영역들을 형성하는 것, 및 게이트 영역들 내에 전극들(EL)을 각각 형성하는 것을 포함할 수 있다.
전극 구조체(ST)를 형성한 후, 제 1 층간 절연막(60) 및 상부 평탄 절연막(50)을 패터닝하여 연결 영역(CNR)에 셀 콘택 홀들(50c) 및 주변 회로 영역(PCR)에 상부 콘택 홀들(50a, 50b)이 형성될 수 있다.
상부 평탄 절연막(50)에 상부 콘택 홀들(50a, 50b)을 형성시, 희생 매립 패턴(44)이 제거되어 희생 플러그들(42)이 노출될 수 있다. 셀 콘택 홀들(50c)은 연결 영역(CNR)에서 전극들(EL)의 끝단 부분들을 각각 노출시킬 수 있으며, 최하층의 전극(EL)을 노출시키는 셀 콘택 홀은 제 1 층간 절연막(60), 상부 평탄 절연막(50), 및 하부 평탄 절연막(20)을 관통할 수 있다.
계속해서, 상부 콘택 홀들(50a, 50b)에 노출된 희생 플러그들(42)을 제거함으로써, 더미 불순물 영역(15)이 하부 콘택 홀들(33a, 33b)에 노출될 수 있다. 여기서, 희생 플러그들(42)은 하부 평탄 절연막(20) 및 더미 희생 패턴(DSL)에 대해 식각 선택성을 갖는 식각 레서피를 이용하여 식각될 수 있다. 희생 플러그들(42)을 제거하는 식각 공정에 의해 하부 콘택 홀들(33a, 33b)에 의해 기판(10)이 노출될 수 있으며, 희생 플러그들(42)을 식각하는 동안 더미 불순물 영역(15)은 하부 콘택 홀들(33a, 33b)에 의해 노출된 기판(10)이 식각 또는 손상되는 것을 방지할 수 있다.
도 7g를 참조하면, 연결 영역(CNR)에서 셀 콘택 홀들(50c) 내에 셀 콘택 플러그들(CPLG)이 형성될 수 있으며, 주변 회로 영역(PCR)에서 하부 및 상부 콘택 홀들(33a, 33b, 50a, 50b) 내에 제 1 및 제 2 주변 콘택 플러그들(PPLGa, PPLGb)이 형성될 수 있다.
제 1 및 제 2 주변 콘택 플러그들(PPLGa, PPLGb) 각각은, 도 2i를 참조하여 설명한 것처럼, 하부 평탄 절연막(20)을 관통하는 하부 부분(P1) 및 하부 부분(P1)에서 연속적으로 연장되며 상부 평탄 절연막(50) 및 제 1 층간 절연막(60)을 관통하는 상부 부분(P2)을 포함할 수 있다.
이 실시예에서, 제 1 및 제 2 주변 콘택 플러그(PPLGa, PPLGb)의 하부 부분(P1)의 상면은 최하층 전극(EL)과 그 바로 위의 전극(EL) 사이에 위치할 수 있다. 제 1 및 제 2 주변 콘택 플러그(PPLGa, PPLGb)의 상면은 하부 반도체 패턴(LSP)의 상면보다 위에 위치할 수 있다.
도 7h를 참조하면, 제 2 층간 절연막(70)이 셀 콘택 플러그들(CPLG) 및 제 1 및 제 2 주변 콘택 플러그들(PPLGa, PPLGb)의 상면들을 덮으며 제 1 층간 절연막(60) 상에 형성될 수 있다.
앞서 설명한 바와 같이, 제 2 층간 절연막(70) 내에 비트 라인 콘택 플러그들(BPLG), 연결 콘택 플러그들(CNT), 및 주변 연결 콘택 플러그들(PCNT)이 형성될 수 있다. 또한, 제 2 층간 절연막(70) 상에 비트 라인들(BL), 연결 배선들(ICL), 및 주변 배선들(PCL)이 형성될 수 있다.
도 8a 내지 도 8i는 본 발명의 다양한 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법을 나타내는 단면도들이다.
설명의 간략함을 위해, 앞서 도 2a 내지 도 2j를 참조하여 앞서 설명된 3차원 반도체 메모리 장치의 제조 방법과 동일한 기술적 특징들에 대한 설명은 생략될 수 있다.
도 8a 내지 도 8h에 도시된 실시예에 따르면, 더미 불순물 영역(15) 및 희생 플러그(42)를 형성하는 것은 몰드 구조체(110)의 일부분, 즉, 하부 몰드 구조체(110a)를 형성한 후에 진행될 수 있다.
도 8a를 참조하면, 주변 회로 영역(PCR)의 기판(10) 상에 주변 로직 구조체(PSTR)가 형성될 수 있다. 여기서, 주변 로직 구조체(PSTR)는 주변 게이트 스택(PGS), 소오스 및 드레인 불순물 영역들(13), 및 주변 절연 패턴(35)을 포함할 수 있다. 여기서, 주변 절연 패턴(35)은 주변 게이트 스택(PGS) 및 소오스 및 드레인 불순물 영역들(13)을 덮되, 셀 어레이 영역(CAR) 및 연결 영역(CNR)에서 기판(10)을 노출시킬 수 있다.
도 8b를 참조하면, 셀 어레이 영역(CAR) 및 연결 영역(CNR)의 기판(10) 상에 하부 몰드 구조체(110a)가 형성될 수 있다.
하부 몰드 구조체(110a)는 기판(10) 상에 수직적으로 번갈아 적층된 하부 희생막들(SLa) 및 하부 절연막들을 포함할 수 있다. 하부 몰드 구조체(110a)는 주변 로직 구조체(PSTR)가 형성된 기판(10) 전면 상에 하부 희생막들(SLa) 및 하부 절연막들을 번갈아 적층한 후, 하부 희생막들(SLa) 및 하부 절연막들에 대한 트리밍 공정을 수행하여 형성될 수 있다. 이에 따라, 하부 몰드 구조체(110a)는 연결 영역(CNR)에서 계단식 구조를 가질 수 있다.
이에 더하여, 하부 몰드 구조체(110a)를 형성하는 동안 주변 절연 패턴(35)의 측벽에 더미 스페이서(DSP)가 형성될 수 있다. 더미 스페이서(DSP)는 이방성 식각 공정시 식각되지 않고 잔류하는 하부 희생막들(SLa) 및 하부 절연막들의 일부분들로 이루어질 수 있다.
도 8c를 참조하면, 기판(10) 전면 상에 하부 평탄 절연막(20)이 형성될 수 있다. 하부 평탄 절연막(20)은 하부 몰드 구조체(110a)와 주변 로직 구조체(PSTR) 사이를 채울 수 있으며, 실질적으로 평탄한 상면을 가질 수 있다.
하부 평탄 절연막(20)은 기판(10) 전면을 덮는 절연막을 형성한 후 절연막에 대한 평탄화 공정을 수행하여 형성될 수 있다. 하부 평탄 절연막(20)은 주변 로직 구조체(PSTR)를 덮을 수도 있다.
계속해서, 하부 평탄 절연막(20) 및 주변 절연 패턴(35)을 관통하는 제 1 및 제 2 하부 콘택 홀들(33a, 33b)이 형성될 수 있다. 제 1 및 제 2 하부 콘택 홀들(33a, 33b)을 형성한 후, 앞서 설명한 것처럼, 소오스 및 드레인 불순물 영역들(13) 내에 더미 불순물 영역들(15)이 형성될 수 있다.
도 8d를 참조하면, 더미 불순물 영역들(15)을 형성한 후, 제 1 및 제 2 하부 콘택 홀들(33a, 33b) 내에 희생 플러그들(42) 및 희생 매립 패턴들(44)이 형성될 수 있다.
도 8e를 참조하면, 하부 몰드 구조체(110a) 상에 상부 몰드 구조체(110b)가 형성될 수 있다.
상부 몰드 구조체(110b)는 하부 몰드 구조체(110a) 상에 수직적으로 번갈아 적층된 상부 희생막들(SLb) 및 상부 절연막들(ILDb)을 포함할 수 있다. 상부 몰드 구조체(110b)는 기판(10) 전면 상에 상부 희생막들(SLb) 및 상부 절연막들(ILDb)을 번갈아 적층한 후, 상부 희생막들(SLb) 및 상부 절연막들(ILDb)에 대한 트리밍 공정을 수행하여 형성될 수 있다. 상부 몰드 구조체(110b)는 연결 영역(CNR)에서 계단식 구조를 가질 수 있다.
상부 몰드 구조체(110b)를 형성시 주변 회로 영역(PCR)의 희생 플러그들(42) 및 희생 매립 패턴들(44)의 상면들을 노출될 수 있다.
도 8f를 참조하면, 주변 로직 구조체(PSTR) 및 하부 평탄 절연막(20) 상에 상부 몰드 구조체(110b)를 덮는 상부 평탄 절연막(50)이 형성될 수 있다.
상부 평탄 절연막(50)을 형성한 후, 하부 및 상부 몰드 구조체(110a, 110b)를 관통하는 수직 구조체들(VS)이 형성될 수 있다. 일 예에서, 수직 구조체들(VS)을 형성하는 것은, 하부 및 상부 몰드 구조체(110a, 110b)를 관통하여 기판(10)을 노출시키는 수직 홀들을 형성하는 것, 및 각각의 수직 홀들 내에 기판(10)과 접촉하는 수직 반도체 패턴을 형성하는 것, 및 수직 반도체 패턴과 하부 및 상부 몰드 구조체들(110a, 110b) 사이에 수직 절연 패턴(VP)을 형성하는 것을 포함할 수 있다.
수직 구조체들(VS)을 형성시, 앞서 설명한 것처럼, 연결 영역(CNR)에서 하부 및 상부 몰드 구조체(110a, 110b)를 관통하는 더미 수직 구조체들(DVS)이 형성될 수도 있다.
도 8g를 참조하면, 수직 구조체들(VS) 및 더미 수직 구조체들(DVS)을 형성한 후, 제 1 층간 절연막(60)이 형성될 수 있다. 제 1 층간 절연막(60)은 상부 평탄 절연막(50) 상에서 수직 구조체들(VS) 및 더미 수직 구조체들(DVS)의 상면들을 덮을 수 있다.
이어서, 하부 희생막들(SLa) 및 상부 희생막들(SLb)을 전극들(EL)로 대체함으로써, 기판(10) 상에 수직적으로 적층된 전극들(EL)을 포함하는 전극 구조체(ST)가 형성될 수 있다.
전극 구조체(ST)를 형성한 후, 앞서 설명한 것처럼, 제 1 층간 절연막(60) 및 상부 평탄 절연막(50)을 관통하는 셀 콘택 홀들(50c) 및 상부 콘택 홀들(50a, 50b)이 형성될 수 있다. 셀 콘택 홀들(50c)은 전극들(EL)의 단부들을 각각 노출시킬 수 있으며, 상부 콘택 홀들(50a, 50b)은 희생 플러그들(42)을 각각 노출시킬 수 있다.
이어서, 상부 콘택 홀들(50a, 50b)에 노출된 희생 플러그들(42)을 제거함으로써, 하부 콘택 홀들(33a, 33b)의 내벽 및 더미 불순물 영역(15)이 노출될 수 있다.
도 8h를 참조하면, 연결 영역(CNR)에서 셀 콘택 홀들(50c) 내에 셀 콘택 플러그들(CPLG)이 형성될 수 있으며, 주변 회로 영역(PCR)에서 하부 및 상부 콘택 홀들(33a, 33b, 50a, 50b) 내에 제 1 및 제 2 주변 콘택 플러그들(PPLGa, PPLGb)이 형성될 수 있다. 제 1 및 제 2 주변 콘택 플러그들(PPLGa, PPLGb) 각각은, 앞서 설명한 것처럼, 하부 부분(P1) 및 상부 부분(P2)을 포함할 수 있다. 실시예들에서, 제 1 및 제 2 주변 콘택 플러그(PPLGa, PPLGb)의 하부 부분(P1)의 수직적 길이는 주변 절연 패턴(35)의 두께 및 하부 평탄 절연막(20)의 두께에 따라 달라질 수 있다.
도 8i를 참조하면, 제 2 층간 절연막(70)이 셀 콘택 플러그들(CPLG) 및 제 1 및 제 2 주변 콘택 플러그들(PPLGa, PPLGb)의 상면들을 덮으며 제 1 층간 절연막(60) 상에 형성될 수 있다.
비트 라인 콘택 플러그들(BPLG), 연결 콘택 플러그들(CNT), 및 주변 연결 콘택 플러그들(PCNT)이, 앞서 설명한 바와 같이, 제 2 층간 절연막(70) 내에 형성될 수 있다. 또한, 비트 라인들(BL), 연결 배선들(ICL), 및 주변 배선들(PCL)이 제 2 층간 절연막(70) 상에 형성될 수 있다.
도 9는 본 발명의 다양한 실시예들에 따른 3차원 반도체 메모리 장치의 단면도이다.
도 9를 참조하면, 셀 어레이 영역의 기판(10) 상에 제 1 및 제 2 전극 구조체들(ST1, ST2)이 서로 이격되어 배치될 수 있다. 제 1 및 제 2 전극 구조체들(ST1, ST2) 각각은 기판(10) 상에 번갈아 적층된 전극들(EL) 및 절연막들(ILD)을 포함할 수 있다. 일 예에서, 제 1 및 제 2 전극 구조체들(ST1, ST2)은 일 방향으로 연장될 수 있으며, 제 1 및 제 2 전극 구조체들(ST1, ST2) 사이에 매립 절연막(120)이 배치될 수 있다.
채널 구조체(CHS)는 제 1 전극 구조체(ST1)를 관통하는 제 1 수직 반도체 기둥들(VSP1), 및 제 2 전극 구조체(ST2)를 관통하는 제 2 수직 반도체 기둥들(VSP2), 및 제 1 및 제 2 수직 반도체 기둥들(VSP1, VSP2)을 연결하는 수평 반도체 패턴(HSP)을 포함할 수 있다.
제 1 및 제 2 수직 반도체 기둥들(VSP1, VSP2)은 제 1 및 제 2 전극 구조체들(ST1, ST2)을 관통하는 수직 홀들 내에 제공될 수 있다. 제 1 및 제 2 수직 반도체 기둥들(VSP1, VSP2) 각각은 그것의 상단에 도전 패드(D)를 포함할 수 있다. 제 1 수직 반도체 기둥(VSP1)은 비트 라인들(BL)에 연결될 수 있으며, 제 2 수직 반도체 기둥(VSP2)은 공통 소스 라인(CSL)에 연결될 수 있다.
수평 반도체 패턴(HSP)은 기판(10)에 형성된 수평 리세스 영역 내에 제공될 수 있다. 수평 반도체 패턴(HSP)은 제 1 전극 구조체(ST1)의 아래에서 제 2 전극 구조체(ST2)의 아래로 연장되어 제 1 수직 반도체 기둥(VSP1) 및 제 2 수직 반도체 기둥(VSP2)을 수평적으로 연결할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 주변 회로 영역 및 셀 어레이 영역을 포함하는 기판;
    상기 셀 어레이 영역의 상기 기판 상에 수직적으로 적층된 복수 개의 전극들을 포함하는 전극 구조체;
    상기 주변 회로 영역의 상기 기판 상에 제공된 주변 로직 회로로서, 상기 주변 로직 회로는 상기 기판 내에 도핑된 제 1 불순물들을 포함하는 제 1 불순물 영역을 포함하는 것;
    상기 제 1 불순물 영역과 연결되는 주변 콘택 플러그; 및
    상기 제 1 불순물 영역과 상기 주변 콘택 플러그 사이에 개재되며, 상기 제 1 불순물 영역 내에 도핑되며 상기 제 1 불순물들과 다른 제 2 불순물들을 포함하는 제 2 불순물 영역을 포함하되,
    상기 주변 콘택 플러그는 상기 제 2 불순물 영역과 접촉하는 하부 부분 및 상기 하부 부분으로부터 연속적으로 연장되는 상부 부분을 포함하되, 상기 하부 및 상부 부분들 각각은 상부 폭보다 작은 하부 폭을 가지며, 상기 하부 부분의 상기 상부 폭은 상기 상부 부분의 상기 하부 폭보다 크고,
    상기 주변 콘택 플러그의 상기 하부 부분은 타원형의 상면을 갖고, 상기 상부 부분은 원형의 상면을 갖는 3차원 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 주변 콘택 플러그의 바닥면은 상기 제 1 불순물 영역과 이격되는 3차원 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 주변 콘택 플러그의 바닥면은 상기 기판의 상면보다 아래에 위치하는 3차원 반도체 메모리 장치.
  4. 제 1 항에 있어서,
    상기 제 2 불순물 영역의 깊이는 상기 제 1 불순물 영역의 깊이보다 얕은 3차원 반도체 메모리 장치.
  5. 제 1 항에 있어서,
    상기 주변 로직 회로를 덮는 하부 절연막; 및
    상기 전극 구조체 상에서 상기 하부 절연막으로 연장되는 상부 절연막을 더 포함하되,
    상기 상부 절연막의 바닥면은 상기 주변 콘택 플러그의 상기 하부 부분의 상면 일부를 덮는 3차원 반도체 메모리 장치.
  6. 제 1 항에 있어서,
    상기 제 2 불순물 영역의 폭은 상기 제 1 불순물 영역의 폭보다 작은 3차원 반도체 메모리 장치.
  7. 제 1 항에 있어서,
    상기 제 2 불순물 영역은 탄소(C), 질소(N), 또는 불소(F)를 포함하는 3차원 반도체 메모리 장치.
  8. 제 1 항에 있어서,
    상기 주변 콘택 플러그에서, 상기 하부 부분의 수직적 길이는 상기 상부 부분의 수직적 길이보다 작은 3차원 반도체 메모리 장치.
  9. 제 1 항에 있어서,
    상기 주변 콘택 플러그의 상기 상부 부분의 상면은 상기 전극 구조체의 최상층 전극의 상면보다 위에 위치하는 3차원 반도체 메모리 장치.
  10. 제 1 항에 있어서,
    상기 전극 구조체를 관통하여 상기 기판에 연결되는 복수 개의 수직 구조체들을 더 포함하되,
    상기 수직 구조체들 각각은, 상기 전극 구조체의 하부 부분을 관통하여 상기 기판과 연결되는 하부 반도체 패턴 및 상기 전극 구조체의 상부 부분을 관통하여 상기 하부 반도체 패턴과 연결되는 상부 반도체 패턴을 포함하되,
    상기 하부 반도체 패턴의 상면은 상기 주변 콘택 플러그의 상기 하부 부분의 상면보다 아래에 위치하는 3차원 반도체 메모리 장치.
  11. 제 1 항에 있어서,
    상기 주변 로직 회로를 덮는 하부 절연막;
    상기 전극 구조체 상에서 상기 하부 절연막으로 연장되는 상부 절연막; 및
    상기 상부 절연막을 관통하여 상기 전극 구조체의 상기 전극들의 단부들에 각각 접속되는 셀 콘택 플러그들을 더 포함하되,
    상기 주변 콘택 플러그의 상면은 상기 셀 콘택 플러그들의 상면들과 공면을 이루는 3차원 반도체 메모리 장치.
  12. 주변 회로 영역 및 셀 어레이 영역을 포함하는 기판;
    상기 셀 어레이 영역의 상기 기판 상에 수직적으로 적층된 복수 개의 전극들을 포함하는 전극 구조체;
    상기 주변 회로 영역의 상기 기판 상에 제공된 주변 로직 회로로서, 상기 주변 로직 회로는 주변 게이트 스택 및 상기 주변 게이트 스택 양측에서 상기 기판 내에 제공된 소오스 및 드레인 불순물 영역들; 및
    상기 소오스 및 드레인 불순물 영역들과 각각 연결되는 주변 콘택 플러그들을 포함하되,
    상기 소오스 및 드레인 불순물 영역들 각각은:
    제 1 불순물들을 포함하는 제 1 불순물 영역; 및
    상기 제 1 불순물들과 다른 제 2 불순물들을 포함하는 제 2 불순물 영역을 포함하되,
    상기 주변 콘택 플러그들은 상기 소오스 및 드레인 불순물 영역들의 상기 제 2 불순물 영역들과 접촉하고,
    상기 제2 불순물 영역은 상기 주변 게이트 스택과 이격되고, 상기 주변 게이트 스택과 상기 제2 불순물 영역 사이에 상기 제1 불순물 영역의 일부가 배치되는 3차원 반도체 메모리 장치.
  13. 제 12 항에 있어서,
    상기 주변 콘택 플러그들 각각은:
    상기 제 2 불순물 영역과 접촉하는 하부 부분; 및
    상기 하부 부분으로부터 연속적으로 연장되는 상부 부분을 포함하되,
    상기 하부 및 상부 부분들 각각은 상부 폭보다 작은 하부 폭을 가지며, 상기 하부 부분의 상기 상부 폭은 상기 상부 부분의 상기 하부 폭보다 큰 3차원 반도체 메모리 장치.
  14. 제 13 항에 있어서,
    상기 주변 콘택 플러그의 상기 하부 부분과 상기 상부 부분은 경계면 없이 연속적으로 연장되는 3차원 반도체 메모리 장치.
  15. 제 12 항에 있어서,
    상기 소오스 및 드레인 불순물 영역들의 상기 제 2 불순물 영역들은 상기 제 1 불순물들과 상기 제 2 불순물들이 혼재된 3차원 반도체 메모리 장치.
  16. 제 12 항에 있어서,
    상기 제 2 불순물 영역의 깊이는 상기 제 1 불순물 영역의 깊이보다 얕은 3차원 반도체 메모리 장치.
  17. 제 12 항에 있어서,
    상기 제 2 불순물 영역의 폭은 상기 제 1 불순물 영역의 폭보다 작은 3차원 반도체 메모리 장치.
  18. 제 12 항에 있어서,
    상기 전극 구조체를 관통하여 상기 기판에 연결되는 복수 개의 수직 구조체들을 더 포함하되,
    상기 수직 구조체들 각각은, 상기 전극 구조체의 하부 부분을 관통하여 상기 기판과 연결되는 하부 반도체 패턴 및 상기 전극 구조체의 상부 부분을 관통하여 상기 하부 반도체 패턴과 연결되는 상부 반도체 패턴을 포함하되,
    상기 하부 반도체 패턴의 상면은 상기 주변 콘택 플러그의 상기 하부 부분의 상면보다 아래에 위치하는 3차원 반도체 메모리 장치.
  19. 주변 회로 영역 및 셀 어레이 영역을 포함하는 기판을 제공하는 것;
    상기 주변 회로 영역의 상기 기판 상에 주변 구조체를 형성하되, 상기 주변 구조체는 주변 게이트 스택, 상기 주변 게이트 스택 양측의 기판 내에 제공된 소오스 및 드레인 불순물 영역들, 및 상기 주변 게이트 스택과 상기 소오스 및 드레인 불순물 영역들을 덮는 하부 절연막을 포함하는 것;
    상기 하부 절연막을 관통하여 상기 소오스 및 드레인 불순물 영역들에 각각 접촉하는 희생 플러그들을 형성하는 것;
    상기 주변 구조체와 이격되어 상기 셀 어레이 영역의 상기 기판 상에 수직적으로 적층된 전극들을 포함하는 전극 구조체를 형성하는 것;
    상기 전극 구조체, 상기 주변 구조체, 및 상기 희생 플러그를 덮는 상부 절연막을 형성하는 것;
    상기 상부 절연막을 관통하여 상기 희생 플러그들을 각각 노출시키는 상부 콘택 홀들을 형성하는 것;
    상기 상부 콘택 홀들에 노출된 상기 희생 플러그들을 제거하는 것; 및
    상기 하부 및 상부 콘택 홀들 내에 상기 소오스 및 드레인 불순물 영역들과 전기적으로 연결되는 주변 콘택 플러그들을 각각 형성하는 것을 포함하는 3차원 반도체 메모리 장치의 제조 방법.
  20. 제 19 항에 있어서,
    상기 소오스 및 드레인 불순물 영역들을 형성하는 것은:
    상기 기판 내에 제 1 불순물들을 도핑하여 제 1 불순물 영역을 형성하는 것; 및
    상기 제 1 불순물 영역 내에 상기 제 1 불순물들과 다른 제 2 불순물들을 도핑하여 제 2 불순물 영역을 형성하는 것을 포함하되,
    상기 희생 플러그들은 상기 소오스 및 드레인 불순물 영역들의 상기 제 2 불순물 영역들과 접촉하는 3차원 반도체 메모리 장치의 제조 방법.


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