KR102411067B1 - 3차원 반도체 장치의 제조 방법 - Google Patents

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Abstract

3차원 반도체 장치의 제조 방법이 제공된다. 3차원 반도체 장치의 제조 방법은 패턴 영역 및 이에 인접한 버퍼 영역을 포함하는 하부막 상에 제 1 및 제 2 하드 마스크막들을 차례로 적층하는 것, 상기 제 2 하드 마스크막을 패터닝하여, 상기 패턴 영역에서 상기 제 1 하드 마스크막을 노출시키는 복수 개의 제 1 마스크 홀들 및 상기 버퍼 영역에서 적어도 하나의 리세스부를 갖는 제 2 하드 마스크 패턴을 형성하는 것, 및 상기 제 2 하드 마스크 패턴을 식각 마스크로 이용하여 상기 제 1 하드 마스크막을 식각함으로써, 상기 패턴 영역에서 상기 하부막의 상면을 노출시키는 복수 개의 식각 마스크 홀들 및 상기 버퍼 영역에서 상기 하부막의 상면과 이격된 바닥면을 갖는 적어도 하나의 버퍼 마스크 홀을 갖는 제 1 하드 마스크 패턴을 형성하는 것을 포함한다.

Description

3차원 반도체 장치의 제조 방법{METHOD FOR FABRICATING THREE-DIMENSIONAL SEMICONDUCTOR DEVICES}
본 발명은 반도체 장치의 제조 방법에 관한 것으로서, 보다 상세하게 3차원 반도체 장치의 제조 방법에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 반도체 장치의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 2차원 또는 평면적 반도체 장치의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 장치의 집적도는 증가하고는 있지만 여전히 제한적이다. 이에 따라, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 메모리 장치들이 제안되고 있다.
본원 발명이 해결하고자 하는 과제는 신뢰성이 보다 향상된 3차원 반도체 장치의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 3차원 반도체 장치의 제조 방법은 패턴 영역 및 이에 인접한 버퍼 영역을 포함하는 하부막 상에 제 1 및 제 2 하드 마스크막들을 차례로 적층하는 것, 상기 제 2 하드 마스크막을 패터닝하여, 상기 패턴 영역에서 상기 제 1 하드 마스크막을 노출시키는 복수 개의 제 1 마스크 홀들 및 상기 버퍼 영역에서 적어도 하나의 리세스부를 갖는 제 2 하드 마스크 패턴을 형성하는 것, 및 상기 제 2 하드 마스크 패턴을 식각 마스크로 이용하여 상기 제 1 하드 마스크막을 식각함으로써, 상기 패턴 영역에서 상기 하부막의 상면을 노출시키는 복수 개의 식각 마스크 홀들 및 상기 버퍼 영역에서 상기 하부막의 상면과 이격된 바닥면을 갖는 적어도 하나의 버퍼 마스크 홀을 갖는 제 1 하드 마스크 패턴을 형성하는 것을 포함한다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 3차원 반도체 장치의 제조 방법은 패턴 영역들 및 상기 패턴 영역들 사이의 버퍼 영역을 포함하는 기판을 제공하는 것, 상기 기판 상에 희생막들 및 절연막들이 번갈아 적층된 박막 구조체를 형성하는 것, 상기 박막 구조체 상에 제 1 하드 마스크 패턴을 형성하되, 상기 제 1 하드 마스크 패턴은 상기 버퍼 영역에서 상기 박막 구조체의 상면과 이격된 바닥면을 갖는 적어도 하나의 버퍼 마스크 홀 및 각각의 상기 패턴 영역들에서 상기 박막 구조체의 상면을 노출시키는 복수 개의 식각 마스크 홀들을 갖는 것, 및 상기 제 1 하드 마스크 패턴을 식각 마스크로 이용하여 상기 마스크 홀들을 통해 상기 박막 구조체를 이방성 식각하는 것을 포함한다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 3차원 반도체 장치의 제조 방법은 패턴 영역들 및 상기 패턴 영역들 사이의 버퍼 영역을 포함하는 하부막 상에 제 1 및 제 2 하드 마스크막들을 차례로 적층하는 것, 상기 제 2 하드 마스크막 상에 제 1 마스크 패턴을 형성하되, 상기 제 1 마스크 패턴은 상기 버퍼 영역에서 제 1 오프닝들을 갖는 것, 상기 제 1 마스크 패턴을 식각 마스크로 이용하여 상기 제 2 하드 마스크막의 일부를 식각함으로써 리세스부를 형성하는 것, 상기 제 1 마스크 패턴을 제거한 후, 상기 제 2 하드 마스크막 상에 상기 리세스부를 채우는 제 2 마스크 패턴을 형성하되, 상기 제 2 마스크 패턴은 상기 패턴 영역들에서 제 2 오프닝들을 갖는 것, 상기 제 2 마스크 패턴을 식각 마스크로 이용하여 상기 제 2 하드 마스크막을 식각함으로써 제 1 마스크 홀들을 형성하는 것, 및 상기 리세스부 및 상기 제 1 마스크 홀들을 갖는 상기 제 2 하드 마스크막을 식각 마스크로 이용하여 상기 제 1 하드 마스크막을 식각함으로써, 상기 패턴 영역들에서 상기 하부막을 노출시키는 식각 마스크 홀들을 형성하는 것을 포함한다.
본 발명의 실시예들에 따르면, 두꺼운 박막 구조체를 관통하는 채널 홀들이 형성되는 패턴 영역들 사이의 스페이스 영역에서, 하드 마스크 패턴의 두께를 감소시킬 수 있다. 즉, 스페이스 영역과 패턴 영역들 간의 하드 마스크 패턴의 두께 차이를 줄일 수 있다.
이에 따라, 채널 홀들을 형성할 때 스페이스 영역에 두껍게 잔류하는 하드 마스크 패턴에 의해 패턴 영역들의 가장자리에 위치하는 채널 홀들이 변형되는 것을 줄일 수 있다. 즉, 패턴 영역의 가장자리에 위치하는 채널 홀이 중심에 위치하는 채널 홀에 비해 크기 또는 모양이 달라지는 것을 줄일 수 있다. 따라서, 신뢰성이 보다 향상된 3차원 반도체 장치를 구현할 수 있다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 셀 어레이를 나타내는 평면도이다.
도 2, 도 4, 도 6 내지 도 12는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들로서, 도 1의 I-I' 선을 따라 자른 단면들이다.
도 3a 내지 도 3f는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법에서 도 2에 도시된 제 1 마스크 패턴의 평면도들이다.
도 5a 내지 도 5f는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법에서 도 4에 도시된 제 2 마스크 패턴의 평면도들이다.
이하, 도면들을 참조하여 본 발명의 실시예들에 따른 3차원 반도체 장치의 제조 방법에 대해 상세히 설명한다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 셀 어레이를 나타내는 평면도이다. 도 2, 도 4, 도 6 내지 도 12는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들로서, 도 1의 I-I' 선을 따라 자른 단면들이다.
도 3a 내지 도 3f는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법에서 도 2에 도시된 제 1 마스크 패턴의 평면도들이다.
도 5a 내지 도 5f는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법에서 도 4에 도시된 제 2 마스크 패턴의 평면도들이다.
도 1 및 도 2를 참조하면, 기판(10) 상에 박막 구조체(110)가 형성될 수 있다. 박막 구조체(110)는 번갈아 반복적으로 적층된 희생막들(SL) 및 절연막들(ILD)을 포함할 수 있다. 실시예들에 따르면, 박막 구조체(110)는 패턴 영역들(R1) 및 패턴 영역들(R1) 사이의 버퍼 영역(R2)을 포함할 수 있다. 패턴 영역들(R1)의 면적이 버퍼 영역(R2)의 면적보다 클 수 있다.
기판(10)은 반도체 특성을 갖는 물질(예를 들면, 실리콘 웨이퍼), 절연성 물질(예를 들면, 유리), 절연성 물질에 의해 덮인 반도체, 또는 도전체 중의 하나일 수 있다. 예를 들어, 기판(10)은 제 1 도전형을 갖는 실리콘 웨이퍼일 수 있다.
희생막들(SL)은 절연막들(ILD)에 대해 식각 선택성을 가지고 식각될 수 있는 물질로 형성될 수 있다. 예를 들어, 희생막들(SL) 및 절연막들(ILD)은 케미컬 용액을 이용한 습식 식각 공정에서의 높은 식각 선택비를 가지며, 식각 가스를 이용한 건식 식각 공정에서 낮은 식각 선택비를 가질 수 있다.
일 예로, 희생막들(SL) 및 절연막들(ILD)은 절연 물질로 형성되되, 서로 식각 선택성을 가질 수 있다. 예를 들어, 예를 들어, 희생막들(SL)은 실리콘 질화막으로 형성될 수 있으며, 절연막들(ILD)은 실리콘 산화막으로 형성될 수 있다.
실시예들에서, 희생막들(SL)은 실질적으로 동일한 두께를 가질 수 있다. 이와 달리, 희생막들(SL) 중 최하층의 희생막(SL)은 다른 희생막들(SL)에 비해 두껍게 형성될 수도 있다. 절연막들(ILD)은 실질적으로 동일한 두께를 가지거나, 절연막들(ILD) 중 일부는 두께가 다를 수도 있다.
박막 구조체(110)를 형성하기 전에, 기판(10)의 상면을 덮는 버퍼 절연막(11)이 형성될 수 있다. 버퍼 절연막(11)은 실리콘 산화막일 수 있으며, 열산화 공정 또는 증착 공정을 이용하여 형성될 수 있다.
실시예들에서, 박막 구조체(110)의 수직적 두께(또는 높이)는 반도체 메모리 장치의 집적도에 따라 달라질 수 있다. 즉, 박막 구조체(110)의 수직적 두께는 절연막들(ILD) 및 희생막들(SL)의 적층 수에 따라 달라질 수 있다.
박막 구조체(110)를 형성한 후, 패턴 영역들(R1)에 박막 구조체(110)를 관통하는 채널 홀들이 형성될 수 있다. 채널 홀들을 형성시 두꺼운 박막 구조체(110)에 대한 식각 선택비가 우수한 마스크 구조체가 요구된다. 이에 따라 박막 구조체(110)를 형성한 후, 박막 구조체(110)를 관통하는 채널 홀들을 형성시 식각 마스크로 이용되는 제 1 하드 마스크 패턴이 박막 구조체(110) 상에 형성될 수 있다. 제 1 하드 마스크 패턴의 형성 방법에 대해 도 2 내지 도 6을 참조하여 상세히 설명하기로 한다.
계속해서, 도 2를 참조하면, 박막 구조체(110) 상에 제 1 및 제 2 하드 마스크막들(120, 130)이 차례로 적층될 수 있다.
제 1 하드 마스크막(120)은 박막 구조체(110)를 식각하는 공정에서 박막 구조체(110)에 대해 식각 선택성을 갖는 물질로 형성될 수 있다. 제 1 하드 마스크막(120)은 화학기상증착(chemical vapor deposition) 방법 또는 스핀-온 코팅(spin-on coating) 방법을 이용하여 형성될 수 있다. 제 1 하드 마스크막(120)의 두께는 박막 구조체(110)의 두께에 따라 달라질 수 있다.
제 1 하드 마스크막(120)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 폴리 실리콘과 같은 실리콘 함유 물질, 비정질 카본막(ACL; Amorphous Carbon Layer) 또는 에스오에이치막(Spin-On Hardmask) 등과 같은 탄소 함유 물질, 텅스텐과 같은 금속 물질 또는 유기 물질을 포함할 수 있다. 제 1 하드 마스크막(120)은, 예를 들어, 에스오에이치막 또는 비정질 카본막으로 형성될 수 있다. 에스오에이치막(SOH layer)은 탄소 함유 에스오에이치막(carbon-based SOH layer) 또는 실리콘 함유 에스오에이치막(silicon-based SOH layer)을 포함할 수 있다.
제 2 하드 마스크막(130)은 제 1 하드 마스크막(120)을 식각하는 공정에서 제 1 하드 마스크막(120)에 대해 식각 선택성을 갖는 물질로 형성될 수 있다. 제 2 하드 마스크막(130)은 화학기상증착(chemical vapor deposition) 방법 또는 스핀-온 코팅(spin-on coating) 방법을 이용하여 형성될 수 있다. 제 2 하드 마스크막(130)은 제 1 하드 마스크막(120)보다 얇을 수 있다. 제 2 하드 마스크막(130)은, 예를 들어, 폴리실리콘, SiON, SiO2, Si3N4, SiCN, SiC 등과 같은 실리콘 함유 물질 중에서 선택될 수 있다.
제 1 마스크 패턴(140)이 제 2 하드 마스크막(130) 상에 형성될 수 있다. 제 1 마스크 패턴(140)은 박막 구조체(110)의 버퍼 영역(R2) 상에 제공되는 제 1 오프닝들(141)을 가질 수 있다. 일 예로, 제 1 마스크 패턴(140)은 제 2 하드 마스크막(130) 상에 레지스트 물질을 도포하여 포토레지스트층을 형성하고, 포토레지스트층에 대해 노광(Exposure) 및 현상(development) 공정을 수행하여 형성될 수 있다.
실시예들에서, 제 1 오프닝들(141)은 제 2 방향(D2)으로 제 1 폭(W1)을 가질 수 있으며, 제 1 폭(W1)은 제 1 방향(D1)으로 제 1 오프닝들(141) 간의 간격보다 작을 수 있다. 예를 들어, 제 1 폭(D1)은 제 2 방향(D2)으로 제 1 오프닝들(141) 간의 간격의 약 1/5보다 작을 수 있다.
도 3a에 도시된 실시예에 따르면, 제 1 마스크 패턴(140)의 제 1 오프닝들(141)은 제 1 방향(D1)으로 연장되는 라인 형태를 가질 수 있으며, 제 2 방향(D2)으로 일정 간격 서로 이격되어 형성될 수 있다.
도 3b에 도시된 실시예에 따르면, 제 1 마스크 패턴(140)의 제 1 오프닝들(141)을 제 1 방향(D1)으로 장축을 갖는 바(bar) 형태, 직사각형 또는 타원형일 수 있다. 제 1 오프닝들(141)은 제 1 방향(D1) 및 제 2 방향(D2)으로 서로 이격되어 형성될 수 있으며, 제 1 방향(D1)으로 제 2 오프닝들(151) 간의 거리는 제 2 방향(D2)으로 제 2 오프닝들(151) 간의 거리보다 작을 수 있다.
도 3c에 도시된 실시예에 따르면, 제 1 마스크 패턴(140)의 제 1 오프닝들(141)은 원형으로 형성될 수 있으며, 제 1 오프닝들(141)은 제 1 방향(D1)을 따라 일렬로 배열될 수 있으며, 제 1 오프닝들(141)의 열들은 제 2 방향(D2)으로 서로 이격될 수 있다.
도 3d에 도시된 실시예에 따르면, 제 1 마스크 패턴(140)의 제 1 오프닝들(141)은 제 1 방향(D1)으로 연장되는 라인 형태로 형성되되, 각 버퍼 영역(R2)에서 복수 개의 제 1 오프닝들(141)을 포함할 수 있으며, 제 2 방향(D2)으로 서로 이격될 수 있다.
도 3e에 도시된 실시예에 따르면, 제 1 마스크 패턴(140)의 제 1 오프닝들(141)은 원형으로 형성될 수 있으며, 제 1 오프닝들(141)은 제 2 방향(D2)을 따라 2열 또는 3열로 배열될 수도 있다 다시 말해, 제 1 방향(D1)으로 배열된 제 1 오프닝들(141)이 하나의 열을 구성할 수 있으며, 복수 개의 열들이 제 2 방향(D2)으로 서로 이격될 수 있다.
도 3f에 도시된 실시예에 따르면, 제 1 마스크 패턴(140)의 제 1 오프닝들(141)은 제 1 방향(D1)을 따라 3열로 제 1 오프닝들(141)이 형성되되, 제 2 열의 제 1 오프닝들(141)은 제 1 및 제 3 열의 제 1 오프닝들(141)과 사선 방향에 배치될 수 있다. 다시 말해, 하나의 열 그룹은 제 1 방향(D1)을 따라 지그재그 형태로 배열되는 제 1 오프닝들(141)을 포함할 수 있다.
계속해서, 도 2를 참조하면, 제 1 오프닝들(141)을 갖는 제 1 마스크 패턴(140)을 식각 마스크로 이용하여 제 2 하드 마스크막(130)의 일부를 식각함으로써 제 2 하드 마스크막(130)에 리세스부들(131)이 형성될 수 있다. 리세스부들(131)에서 제 2 하드 마스크막(130)의 두께가 감소되어 제 2 하드 마스크막(130)의 일부분이 잔류할 수 있다. 리세스부들(131)은 도 3a 내지 도 3f에 도시된 바와 같이 다양한 형태를 가질 수 있다.
제 2 하드 마스크막(130)에 리세스부들(131)을 형성한 후, 제 1 마스크 패턴(140)은 제거될 수 있다.
도 1 및 도 4를 참조하면, 제 2 하드 마스크막(130) 상에 리세스부들(131)을 채우는 제 2 마스크 패턴(150)이 형성될 수 있다. 제 2 마스크 패턴(150)은 박막 구조체(110)의 각 패턴 영역들(R1) 상에 제공되는 제 2 오프닝들(151)을 가질 수 있다. 실시예들에서, 제 2 오프닝들(151)은 제 2 방향(D2)으로 리세스부들(131)의 제 1 폭(W1)보다 큰 제 2 폭(W2)을 가질 수 있다.
일 예로, 제 2 마스크 패턴(150)은 제 2 하드 마스크막(130) 상에 레지스트 물질을 도포하여 포토레지스트층을 형성하고, 포토레지스트층에 대해 노광(Exposure) 및 현상(development) 공정을 수행하여 형성될 수 있다.
도 5a 내지 도 5f를 참조하면, 각 패턴 영역(R1)에서, 제 2 오프닝들(151)은 제 1 방향(D1)을 따라 지그재그 형태로 배열되거나 매트릭스 형태로 배열될 수 있다. 제 1 방향(D1)으로 서로 이격되어 배열되는 제 2 오프닝들(151)은 하나의 열을 구성할 수 있으며, 제 2 오프닝들(151)의 복수 개의 열들이 각 패턴 영역(R1)에 형성될 수 있다. 제 1 방향(D1)으로 배열되는 제 1 오프닝들(141)의 열들의 개수는 도시된 것에 한정되지 않으며, 예를 들어, 3열, 4열, 5열, 6열, 8열, 11열, 또는 12열 등 다양하게 변경될 수 있다.
평면적 관점에서, 각 리세스부(131)와 이에 가장 인접한 제 2 오프닝(151) 간의 거리(A)는, 제 2 방향(D2)으로 서로 인접하는 제 2 오프닝들(151) 간의 최대 거리(B)보다 작을 수 있다. 다시 말해, 제 1 폭(W1)을 갖는 리세스부(131)는 제 1 폭(W1)보다 큰 제 2 폭(W2)을 갖는 제 2 오프닝들(151) 사이에 배치될 수 있다. 이에 더하여, 각 리세스부(131)와 이에 가장 인접한 제 2 오프닝(151) 간의 거리(A)는, 서로 인접하는 상기 제 2 오프닝들(151) 제 1 거리(C)와 실질적으로 동일하거나 클 수 있다.
계속해서, 도 4를 참조하면, 제 2 오프닝들(151)을 갖는 제 2 마스크 패턴(150)을 식각 마스크로 이용하여 제 2 하드 마스크막(130)을 이방성 식각함으로써, 제 1 마스크 홀들(133)을 갖는 제 2 하드 마스크 패턴(130a)이 형성될 수 있다. 제 2 하드 마스크 패턴(130a)의 제 1 마스크 홀들(133)은 제 1 하드 마스크막(120)을 노출시킬 수 있다. 실시예들에서, 제 1 마스크 홀들(133)을 형성하는 동안 리세스부들(131)은 제 2 마스크 패턴(150)으로 채워져 있으므로, 버퍼 영역(R2)에서 제 1 하드 마스크막(120)은 노출되지 않을 수 있다.
제 2 하드 마스크 패턴(130a)을 형성한 후, 제 2 마스크 패턴(150)은 제거될 수 있다.
도 1 및 도 6을 참조하면, 제 2 하드 마스크 패턴(130a)을 식각 마스크로 이용하여 제 1 하드 마스크막(120)에 대한 1차 식각 공정이 수행될 수 있다.
실시예들에 따르면, 1차 식각 공정에 의해 패턴 영역들(R1)에서 제 1 하드 마스크막(120)에 예비 마스크 홀들(121)이 형성될 수 있으며, 버퍼 영역(R2)에서 제 2 하드 마스크 패턴(130a)에 제 2 마스크 홀들(135)이 형성될 수 있다. 일 예로, 1차 식각 공정에서, 예비 마스크 홀들(121)의 식각 깊이(d)는 제 1 하드 마스크막(120)의 두께 감소량(t1-t2)의 약 5배 이상일 수 있으며, 예비 마스크 홀들(121) 아래에 제 1 하드 마스크막(120)의 일부가 잔류할 수 있다.
1차 식각 공정을 실시하는 동안 제 2 하드 마스크 패턴(130a)의 두께가 감소될 수 있다. 이에 따라, 리세스부에서 잔류하는 제 2 하드 마스크 패턴(130a)이 식각되어 제 1 하드 마스크막(120)을 노출시키는 제 2 마스크 홀들(135)이 형성될 수 있다.
계속해서, 도 1 및 도 7을 참조하면, 제 1 및 제 2 마스크 홀들(133, 135)을 갖는 제 2 하드 마스크 패턴(130a)을 식각 마스크로 이용하여 제 1 하드 마스크막(120)에 대한 2차 식각 공정이 수행될 수 있다. 제 1 하드 마스크막(120)에 대한 2차 식각 공정은 1차 식각 공정과 동일한 조건에서 연속적으로 수행될 수 있다.
2차 식각 공정에 의해 패턴 영역들(R1)에서 식각 마스크 홀들 (123)및 버퍼 영역(R2)에서 버퍼 마스크 홀(125)을 갖는 제 1 하드 마스크 패턴(120a)이 형성될 수 있다. 식각 마스크 홀들(123)은 2차 식각 공정시 예비 마스크 홀들(121)에 노출된 제 1 하드 마스크막(120)의 일부가 식각되어 형성될 수 있다.
2차 식각 공정 동안, 버퍼 영역(R2)에서 제 2 마스크 홀(135)에 노출된 제 1 하드 마스크막(120)의 일부가 식각되어 버퍼 마스크 홀(125)이 형성될 수 있다. 2차 식각 공정 동안, 버퍼 영역(R2)에서 잔류하는 제 1 하드 마스크막의 두께가 예비 마스크 홀들(121)에서 잔류하는 제 1 하드 마스크막(120)의 두께보다 크기 때문에, 식각 마스크 홀들(123)을 형성하는 동안 버퍼 영역(R2)에서 박막 구조체(110)는 노출되지 않을 수 있다. 나아가, 2차 식각 공정 동안, 제 2 하드 마스크 패턴(130a)의 두께가 감소될 수 있다. 제 1 하드 마스크 패턴(120a)을 형성한 후, 제 2 하드 마스크 패턴(130a)은 제거될 수 있다.
도 1 및 도 8을 참조하면, 제 1 하드 마스크 패턴(120a)을 식각 마스크로 이용하여, 박막 구조체(110) 및 버퍼 절연막(11)을 이방성 식각함으로써 패턴 영역들(R1)에 채널 홀들(CH)이 형성될 수 있다. 채널 홀들(CH)은 박막 구조체(110) 및 버퍼 절연막(11)을 관통하여 기판(10)의 상면을 노출시킬 수 있다. 이방성 식각 공정에 의해 채널 홀들(CH) 각각은 상부 폭보다 작은 하부 폭을 가질 수 있으며, 경사진 내벽을 가질 수 있다. 또한, 이방성 식각 공정에서 기판(10)의 상면까지 과도 식각(over-etch)될 수 있으며, 이에 따라, 채널 홀들(CH)에 노출된 기판(10)의 상면이 리세스될 수 있다.
보다 상세하게, 채널 홀들(CH)을 형성하는 이방성 식각 공정에 사용되는 식각 가스가 이온화되어 식각 이온들이 생성될 수 있다. 식각 이온들은 제 1 하드 마스크 패턴(120a)에서 식각 마스크 홀들(123)의 측벽들에 의해 산란되어 채널 홀(CH)의 내측벽 일부에 집중될 수 있다. 이에 따라 채널 홀(CH)의 일부분에서 폭이 증가될 수 있다. 이에 따라, 박막 구조체(110)의 상부 영역(예를 들어, 최상층 절연막)에서 네가티브 경사진(negatively sloped) 측벽을 가질 수 있다.
실시예들에서, 채널 홀들(CH)을 형성하는 이방성 식각 공정에 의해 제 1 하드 마스크 패턴(120a)의 두께가 감소될 수 있으며, 식각 마스크 홀(123)의 상부 폭이 증가될 수 있다. 또한, 식각 마스크 홀들(123)이 밀집된 패턴 영역(R1)과 버퍼 마스크 홀(125)이 형성된 버퍼 영역(R2)에서 제 1 하드 마스크 패턴(120a)의 식각량은 다를 수 있다.
구체적으로, 패턴 영역(R1)과 버퍼 영역(R2)의 패턴 차이에 의해, 패턴 영역(R1)의 중심 부분에 제공되는 식각 가스의 양이 패턴 영역(R1)의 가장자리 부분에 제공되는 식각 가스의 양보다 많을 수 있다. 이에 따라, 채널 홀들(CH)을 형성하는 이방성 식각 공정시 제 1 하드 마스크 패턴(120a)의 두께 감소가 버퍼 영역(R2)에서보다 패턴 영역(R1)에서 클 수 있다. 한편, 실시예들에 따르면, 버퍼 영역(R2)의 제 1 하드 마스크 패턴(120a)에 버퍼 마스크 홀(125)이 존재하므로, 패턴 영역(R1)의 중심 부분과 가장자리에서 식각 환경을 유사하게 제공할 수 있다. 예를 들어, 버퍼 영역(R2)에 버퍼 마스크 홀(125)이 존재하므로, 이방성 식각 공정시 패턴 영역(R1)의 중심과 가장자리에서 식각 마스크 홀들(123)로 제공되는 식각 이온들의 경사각 차이를 줄일 수 있다. 이에 따라, 버퍼 영역(R2)과 패턴 영역들(R1)에서 제 1 하드 마스크 패턴(120a)의 두께 차이는 감소될 수 있다. 따라서, 패턴 영역들(R1)의 가장자리에 형성되는 채널 홀들(CH)이 산란되거나 사입사되는 식각 가스에 의해 휘어지거나, 크기가 감소되는 것을 줄일 수 있다. 즉, 각 패턴 영역(R1)의 가장자리에 위치하는 채널 홀들(CH)이 각 패턴 영역(R1)의 중심에 위치하는 채널 홀들(CH)에 비해 크기 또는 모양이 달라지는 것을 줄일 수 있다.
나아가, 채널 홀들(CH)을 형성하는 이방성 식각 공정 동안 버퍼 마스크 홀(125)에서 제 1 하드 마스크 패턴(120a)은 잔류할 수 있다. 이에 따라, 채널 홀들(CH)을 형성시 버퍼 영역(R2)에서 박막 구조체(110)가 식각되는 것을 방지할 수 있다.
패턴 영역들(R1)에 채널 홀들(CH)을 형성 후, 제 1 하드 마스크 패턴(120a)을 제거하는 공정이 수행될 수 있다.
도 1 및 도 9를 참조하면, 채널 홀들(CH) 내에 수직 구조체들(VS)이 형성될 수 있다. 일 예로, 수직 구조체들(VS)을 형성하는 것은 각각의 채널 홀들 내에 하부 반도체 패턴(LSP) 및 상부 반도체 패턴(USP)을 형성하는 것을 포함할 수 있다.
하부 반도체 패턴(LSP)은, 채널 홀들(CH)들에 노출된 기판(10)을 씨드층(seed layer)으로 사용하는 선택적 에피택시얼 성장(Selective Epitaxial Growth; SEG) 공정을 수행하여 형성될 수 있다. 이에 따라, 하부 반도체 패턴(LSP)은 채널 홀들(CH)들의 하부 부분들을 채우는 필라(pillar) 형태로 형성될 수 있다. 하부 반도체 패턴(LSP)의 상면은 최하층 희생막(SL)의 상면보다 위에 위치할 수 있다.
하부 반도체 패턴(LSP)은 단결정 또는 다결정 실리콘으로 형성될 수 있으나, 이에 한정되지 않는다. 예를 들면, 하부 반도체 패턴(LSP)은 탄소 나노 구조물들, 유기 반도체 물질들 및 화합물 반도체들로 형성될 수도 있다. 하부 반도체 패턴(LSP)은 기판(10)과 동일한 도전형을 가질 수 있다. 하부 반도체 패턴(LSP)에 선택적 에피택시얼 성장 공정 시에 인시츄(in-situ)로 불순물이 도핑될 수 있다. 이와 달리, 하부 반도체 패턴(LSP)을 형성한 후에, 하부 반도체 패턴(LSP)에 불순물이 이온 주입될 수도 있다.
상부 반도체 패턴(USP)은 하부 반도체 패턴(LSP)이 형성된 채널 홀들(CH)들 내에 형성될 수 있다. 상부 반도체 패턴(USP)은 하부 반도체 패턴(LSP)과 접촉할 수 있다. 보다 상세하게, 상부 반도체 패턴(USP)은 하부 반도체 패턴(LSP)과 접촉할 수 있으며, 하단이 닫힌 파이프 형태 또는 마카로니 형태일 수 있다. 이러한 형태의 상부 반도체 패턴(USP)의 내부는 절연 물질 또는 에어(air)로 채워질 수 있다. 상부 반도체 패턴(USP)은 언도프트 상태이거나, 기판(10)과 동일한 도전형을 갖는 불순물로 도핑될 수 있다. 상부 반도체 패턴(USP)은 실리콘(Si), 게르마늄(Ge) 또는 이들의 혼합물을 포함할 수 있으며, 불순물이 도핑된 반도체이거나 불순물이 도핑되지 않은 상태의 진성 반도체(intrinsic semiconductor)일 수도 있다. 또한, 상부 반도체 패턴(USP)은 단결정, 비정질(amorphous), 및 다결정(polycrystalline) 중에서 선택된 적어도 어느 하나를 포함하는 결정 구조를 가질 수 있다.
나아가, 상부 반도체 패턴들(USP) 각각의 상단에 도전 패드(PAD)가 형성될 수 있다. 도전 패드(PAD)는 불순물이 도핑된 불순물 영역이거나, 도전 물질로 이루어질 수 있다.
실시예들에 따르면, 상부 반도체 패턴(USP)을 형성하기 전에, 채널 홀들(CH) 내에 수직 절연 패턴(VP)이 형성될 수 있다. 수직 절연 패턴(VP)은 하나의 박막 또는 복수의 박막들로 구성될 수 있다. 본 발명의 실시예들에서, 수직 절연 패턴(VP)은 데이터 저장막의 일부일 수 있다. 예를 들어, 수직 절연 패턴(VP)은, NAND 플래시 메모리 장치의 메모리 요소로서 사용되는 전하 저장막을 포함할 수 있다. 예를 들어, 전하 저장막은 트랩 절연막 또는 도전성 나노 도트들(conductive nano dots)을 포함하는 절연막일 수 있다. 이와 달리, 수직 절연막은 상변화 메모리를 위한 박막 또는 가변저항 메모리를 위한 박막을 포함할 수도 있다.
도 1 및 도 10을 참조하면, 박막 구조체(110)를 패터닝하여 기판(10)을 노출시키는 트렌치들(T)이 형성될 수 있다. 트렌치들(T)은 제 1 방향(D1)으로 연장될 수 있으며, 제 2 방향(D2)으로 서로 이격될 수 있다.
트렌치들(T)을 형성하는 것은, 수직 구조체들(VS)의 상면들을 덮는 캡핑 절연막을 형성한 후, 캡핑 절연막 상에 트렌치들(T)의 평면적 위치를 정의하는 마스크 패턴(미도시)을 형성하는 것과, 마스크 패턴을 식각 마스크로 사용하여 박막 구조체(110)를 이방성 식각하는 것을 포함할 수 있다. 트렌치들(T)을 형성함에 따라, 박막 구조체(110) 상에 캡핑 절연 패턴(45)이 형성될 수 있으며, 희생막들(SL) 및 절연막들(ILD)의 측벽들이 노출될 수 있다.
이어서, 트렌치들(T)에 노출된 희생막들(SL)을 전극들(EL)로 대체하는 공정들이 수행될 수 있다. 보다 상세하게, 트렌치들(T)에 노출된 희생막들(SL)을 제거하여 게이트 영역들(GR)을 형성할 수 있다. 게이트 영역들(GR)은 절연막들(ILD)에 대해 식각 선택성을 갖는 식각 레서피를 사용하여 희생막들(SL)을 등방성 식각함으로써 형성될 수 있다. 일 예로, 희생막들(SL)이 실리콘 질화막이고, 절연막들(ILD)이 실리콘 산화막인 경우, 식각 단계는 인산을 포함하는 식각액을 사용하여 희생막들(SL)을 등방성 식각함으로써 게이트 영역들(GR)이 형성될 수 있다. 게이트 영역들(GR)은 트렌치들(T)로부터 수평적으로 연장되어 수직 절연 패턴(VP)의 일부분들을 노출시킬 수 있으며, 게이트 영역들(GR) 중 최하층의 게이트 영역은 하부 반도체 패턴(LSP)의 일부를 노출시킬 수 있다.
도 1 및 도 11을 참조하면, 게이트 영역들(GR) 내에 수평 절연 패턴(HP) 및 전극들(EL)이 형성될 수 있다.
수평 절연 패턴(HP)들 및 전극들(EL)을 형성하는 것은, 게이트 영역들(GR)을 컨포말하게 덮는 수평 절연층을 형성하는 것, 수평 절연층 상에 게이트 영역들(GR)을 채우는 게이트 도전막을 형성하는 것, 및 트렌치들(T) 내에서 게이트 도전막을 제거하여 수직적으로 분리된 전극들(EL)을 형성하는 것을 포함할 수 있다. 이에 더하여, 수평 절연 패턴(HP)을 형성하기 전에, 최하층 게이트 영역에 노출된 하부 반도체 패턴(LSP)의 측벽 상에 열 산화막(13)이 형성될 수 있다. 수평 절연 패턴(HP)은 NAND 플래시 메모리 트랜지스터의 데이터 저장막의 일부일 수 있다. 전극들(EL) 각각은 차례로 증착된 배리어 금속막 및 금속막을 포함할 수 있다. 배리어 금속막은 예를 들어, TiN, TaN 또는 WN와 같은 금속 질화막으로 이루어질 수 있다. 그리고, 금속막은 예를 들어, W, Al, Ti, Ta, Co 또는 Cu와 같은 금속 물질들로 이루어질 수 있다.
게이트 도전막은 화학기상증착 또는 원자층 증착 기술을 사용하여 형성될 수 있다. 이에 따라, 게이트 도전막은 게이트 영역들(GR)을 채우면서 트렌치들(T)의 측벽들 및 캡핑 절연 패턴(45)의 상면 상에 형성될 수 있다. 이와 같이 전극들(EL)을 형성함에 따라, 기판(10) 상에 절연막들(ILD) 및 전극들(EL)이 번갈아 적층된 전극 구조체들(ST)이 형성될 수 있다. 각각의 전극 구조체들(ST)에서, 최상층의 선택 전극들(SEL1, SEL2)은 이들 사이에서 제 1 방향(D1)으로 연장되는 절연 패턴에 의해 라인 형태로 서로 분리될 수 있다.
전극 구조체들(ST)을 형성한 후에, 트렌치들(T)에 노출된 기판(10) 내에 공통 소오스 영역들(CSR)이 형성될 수 있다. 공통 소오스 영역들(CSR)은 제 1 방향(D1)으로 나란히 연장될 수 있으며, 제 2 방향(D2)으로 서로 이격되어 배치될 수 있다. 공통 소오스 영역들(CSR)은 기판(10)과 다른 타입의 불순물을 기판(10) 내에 도핑하여 형성될 수 있다. 공통 소오스 영역들(CSR)은 예를 들어, N형의 불순물(예를 들어, 비소(As) 또는 인(P))을 포함할 수 있다.
도 1 및 도 12를 참조하면, 전극 구조체들(ST)을 형성한 후, 트렌치들(T) 내에 절연 스페이서(SP) 및 공통 소오스 플러그들(CSP)이 형성될 수 있다.
일 예로, 절연 스페이서(SP)를 형성하는 것은, 전극 구조체들(ST)이 형성된 기판(10) 상에 스페이서막을 균일한 두께로 증착하는 것, 및 스페이서막에 대한 에치백 공정을 수행하여 공통 소오스 영역(CSR)을 노출시키는 것을 포함할 수 있다. 여기서, 절연 스페이서(SP)는 전극 구조체들(ST)의 하부에서 상부로 갈수록 감소하는 두께를 가질 수 있다.
이어서, 절연 스페이서(SP)가 형성된 트렌치들(T)을 채우는 도전막을 증착하고, 캡핑 절연 패턴(45)의 상면이 노출되도록 도전막을 평탄화하여 공통 소오스 플러그들(CSP)이 형성될 수 있다. 이후, 공통 소오스 플러그들(CSP)의 상면을 덮는 제 1 층간 절연막(51)이 형성될 수 있다.
이어서, 제 1 층간 절연막(51) 상에 제 1, 제 2, 제 3, 및 제 4 보조 배선들(SBL1, SBL2, SBL3, SBL4)이 형성될 수 있다. 제 1 내지 제 4 보조 배선들(SBL1~SBL4)은 제 2 방향(D2)으로 장축을 가질 수 있으며, 하부 콘택들(LCP)을 통해 인접하는 두 개의 수직 구조체들(VS)과 연결될 수 있다. .
제 2 층간 절연막(53) 상에 제 2 방향(D2)으로 연장되는 제 1 배선들(BL1) 및 제 2 배선들(BL2)이 번갈아 배열될 수 있다. 제 1 비트 라인들(BL1)은 상부 콘택(UCP)을 통해 제 1 또는 제 2 보조 배선들(SBL1, SBL2)에 연결될 수 있으며, 제 2 비트 라인들(BL2)은 상부 콘택(UCP)을 통해 제 3 또는 제 4 보조 배선들(SBL3, SBL4)에 연결될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 패턴 영역 및 이에 인접한 버퍼 영역을 포함하는 하부막 상에 제 1 및 제 2 하드 마스크막들을 차례로 적층하는 것;
    상기 제 2 하드 마스크막을 패터닝하여, 상기 패턴 영역에서 상기 제 1 하드 마스크막을 노출시키는 복수 개의 제 1 마스크 홀들 및 상기 버퍼 영역에서 적어도 하나의 리세스부를 갖는 제 2 하드 마스크 패턴을 형성하는 것; 및
    상기 제 2 하드 마스크 패턴을 식각 마스크로 이용하여 상기 제 1 하드 마스크막을 식각함으로써, 상기 패턴 영역에서 상기 하부막의 상면을 노출시키는 복수 개의 식각 마스크 홀들 및 상기 버퍼 영역에서 상기 하부막의 상면과 이격된 바닥면을 갖는 적어도 하나의 버퍼 마스크 홀을 갖는 제 1 하드 마스크 패턴을 형성하는 것을 포함하되,
    상기 제1 하드 마스크막은 단일막으로 이루어지고,
    상기 제1 하드 마스크 패턴을 형성하는 동안, 상기 제1 하드 마스크 패턴의 일부가 상기 적어도 하나의 버퍼 마스크 홀 아래에 잔류하는 3차원 반도체 장치의 제조 방법.
  2. 제 1 항에 있어서,
    상기 리세스부는 제 1 폭을 가지며, 상기 제 1 마스크 홀들은 상기 제 1 폭보다 큰 제 2 폭을 갖는 3차원 반도체 장치의 제조 방법.
  3. 제 1 항에 있어서,
    상기 버퍼 마스크 홀은 일 방향을 따라 연장되는 라인 형태를 갖는 3차원 반도체 장치의 제조 방법.
  4. 제 1 항에 있어서,
    상기 제 1 하드 마스크 패턴을 형성하는 것은, 상기 제 2 하드 마스크 패턴의 상기 리세스부를 식각하여 상기 제 1 하드 마스크 패턴을 노출시키는 제 2 마스크 홀을 형성하는 것을 포함하는 3차원 반도체 장치의 제조 방법.
  5. 제 4 항에 있어서,
    서로 인접하는 상기 제 1 마스크 홀들은 제 1 거리만큼 이격되고,
    상기 제 2 마스크 홀과 이에 가장 인접한 상기 제 1 마스크 홀들 중 어느 하나는 상기 제 1 거리와 같거나 큰 제 2 거리만큼 이격되는 3차원 반도체 장치의 제조 방법.
  6. 제 1 항에 있어서,
    상기 버퍼 마스크 홀의 깊이는 상기 제 2 하드 마스크막의 두께보다 큰 3차원 반도체 장치의 제조 방법.
  7. 제 1 항에 있어서,
    상기 제 1 하드 마스크 패턴을 식각 마스크로 이용하여 상기 하부막을 식각함으로써, 상기 패턴 영역의 상기 하부막에 관통 홀들을 형성하는 것을 더 포함하는 3차원 반도체 장치의 제조 방법.
  8. 제 7 항에 있어서,
    상기 하부막에 상기 관통 홀들을 형성하는 동안, 상기 버퍼 마스크 홀에서 상기 제 1 하드 마스크 패턴의 일부가 잔류하는 3차원 반도체 장치의 제조 방법.
  9. 제 1 항에 있어서,
    상기 제 2 하드 마스크 패턴을 형성하는 것은:
    상기 제 2 하드 마스크막 상에 제 1 마스크 패턴을 형성하되, 상기 제 1 마스크 패턴은 상기 버퍼 영역에서 제 1 오프닝들을 갖는 것;
    상기 제 1 마스크 패턴을 식각 마스크로 이용하여 상기 제 2 하드 마스크막의 일부를 식각함으로써 상기 리세스부를 형성하는 것;
    상기 제 1 마스크 패턴을 제거한 후, 상기 제 2 하드 마스크막 상에 상기 리세스부를 채우는 제 2 마스크 패턴을 형성하되, 상기 제 2 마스크 패턴은 상기 패턴 영역에서 제 2 오프닝들을 갖는 것; 및
    상기 제 2 마스크 패턴을 식각 마스크로 이용하여 상기 제 2 하드 마스크막을 식각함으로써 상기 제 1 마스크 홀들을 형성하는 것을 포함하는 3차원 반도체 장치의 제조 방법.
  10. 패턴 영역들 및 상기 패턴 영역들 사이의 버퍼 영역을 포함하는 기판을 제공하는 것;
    상기 기판 상에 희생막들 및 절연막들이 번갈아 적층된 박막 구조체를 형성하는 것;
    상기 박막 구조체 상에 제 1 하드 마스크 패턴을 형성하되, 상기 제 1 하드 마스크 패턴은 상기 버퍼 영역에서 상기 박막 구조체의 상면과 이격된 바닥면을 갖는 적어도 하나의 버퍼 마스크 홀 및 각각의 상기 패턴 영역들에서 상기 박막 구조체의 상면을 노출시키는 복수 개의 식각 마스크 홀들을 갖는 것; 및
    상기 제 1 하드 마스크 패턴을 식각 마스크로 이용하여 상기 마스크 홀들을 통해 상기 박막 구조체를 이방성 식각하는 것을 포함하되,
    상기 제 1 하드 마스크 패턴을 형성하는 동안, 상기 제 1 하드 마스크 패턴의 일부분이 상기 적어도 하나의 버퍼 마스크 홀 아래에 잔류하는 3차원 반도체 장치의 제조 방법.
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