CN112908837A - 半导体器件及半导体器件的制备方法 - Google Patents

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Abstract

本发明涉及一种半导体器件及半导体器件的制备方法，半导体器件的制备方法包括：提供待刻蚀层；于待刻蚀层上形成图形化的第一掩膜层；于待刻蚀层上形成图形化的第二掩膜层，第二掩膜层和第一掩膜层共同定义出开口，开口暴露待刻蚀层；以第一掩膜层和第二掩膜层为掩膜，刻蚀待刻蚀层，以形成待刻蚀图形。上述半导体器件的制备方法使得在器件特征尺寸相同的情况下，第一掩膜层和第二掩膜层的特征尺寸变大，而且为器件特征尺寸的进一步缩小成为可能，还能提高器件的良率，节约成本。

Description

半导体器件及半导体器件的制备方法
技术领域
本发明涉及半导体领域，特别是涉及一种半导体器件及半导体器件的制备方法。
背景技术
集成电路(integrated circuit,IC)，或称微电路(microcircuit)、微芯片(microchip)、芯片(chip)，在电子学中是一种把电路(主要包括半导体器件，也包括被动组件等)小型化的方式，并通常制造在半导体晶圆表面上。比如，DRAM(Dynamic RandomAccess Memory)，即动态随机存取存储器芯片，是最为常见的内存芯片。这些年来，DRAM持续向更小的外型尺寸发展，使得每个芯片可以封装更多的电路。这样增加了每单位面积容量，可以降低成本和增加功能，然而需要集成电路设计的最小线宽和间距的不断缩小。但是，当曝光线条的特征尺寸接近于曝光系统的理论分辨极限时，硅片表面的成像就会发生严重的畸变，从而导致光刻图形质量的严重下降。
发明内容
基于此，针对上述问题，本发明提供一种半导体器件及半导体器件的制备方法。
本发明提供一种半导体器件的制备方法，包括：提供待刻蚀层；于所述待刻蚀层上形成图形化的第一掩膜层；于所述待刻蚀层上形成图形化的第二掩膜层，所述第二掩膜层和所述第一掩膜层共同定义出开口，所述开口暴露所述待刻蚀层；以所述第一掩膜层和所述第二掩膜层为掩膜，刻蚀所述待刻蚀层，以形成待刻蚀图形。
上述半导体器件的制备方法使得在器件特征尺寸相同的情况下，第一掩膜层和第二掩膜层的特征尺寸变大，而且为器件特征尺寸的进一步缩小成为可能，还能提高器件的良率，节约成本。
在其中一个实施例中，所述第一掩膜层包括若干相互平行的第一条状掩膜，所述第二掩膜层包括若干相互平行的第二条状掩膜，所述若干第一条状掩膜与所述若干第二条状掩膜交替平行排布。
在其中一个实施例中，所述第一条状掩膜的至少1个侧边具有等距排列的凹部，所述第二条状掩膜的至少1个侧边具有等距排列的凹部，所述第一条状掩膜的所述凹部与所述第二条状掩膜构成所述开口，所述第二条状掩膜的所述凹部与所述第一条状掩膜构成所述开口。
在其中一个实施例中，所述第一条状掩膜的2个侧边和所述第二条状掩膜的2个侧边都具有等距排列的凹部，所述第一条状掩膜的所述凹部与所述第二条状掩膜的所述凹部构成所述开口。
在其中一个实施例中，所述第一条状掩膜或所述第二条状掩膜的2个侧边具有等距排列的凹部，所述第一条状掩膜的所述凹部与所述第二条状掩膜构成所述开口或所述第二条状掩膜的所述凹部与所述第一条状掩膜构成所述开口。
在其中一个实施例中，所述凹部的形状包括三角形、弧形或矩形。
在其中一个实施例中，所述第一掩膜层包括若干第一窗口，所述第二掩膜层包括若干第二窗口，所述第一掩膜层与所述第二掩膜层错位排布以构成所述开口。
本发明还提供一种半导体器件，包括：待刻蚀层；图形化的第一掩膜层，形成于所述待刻蚀层上；图形化的第二掩膜层，形成于所述待刻蚀层上，所述第二掩膜层和所述第一掩膜层共同定义出开口，所述开口暴露所述待刻蚀层。
上述半导体器件使得在器件特征尺寸相同的情况下，第一掩膜层和第二掩膜层的特征尺寸变大，而且为器件特征尺寸的进一步缩小成为可能，还能提高器件的良率，节约成本。
在其中一个实施例中，所述第一掩膜层包括若干相互平行的第一条状掩膜，所述第二掩膜层包括若干相互平行的第二条状掩膜，所述若干第一条状掩膜与所述若干第二条状掩膜交替平行排布。
在其中一个实施例中，所述第一条状掩膜的至少1个侧边具有等距排列的凹部，所述第二条状掩膜的至少1个侧边具有等距排列的凹部，所述第一条状掩膜的所述凹部与所述第二条状掩膜构成所述开口，所述第二条状掩膜的所述凹部与所述第一条状掩膜构成所述开口。
在其中一个实施例中，所述第一条状掩膜的2个侧边和所述第二条状掩膜的2个侧边都具有等距排列的凹部，所述第一条状掩膜的所述凹部与所述第二条状掩膜的所述凹部构成所述开口。
在其中一个实施例中，所述第一条状掩膜或所述第二条状掩膜的2个侧边具有等距排列的凹部，所述第一条状掩膜的所述凹部与所述第二条状掩膜构成所述开口或所述第二条状掩膜的所述凹部与所述第一条状掩膜构成所述开口。
在其中一个实施例中，所述凹部的形状包括三角形、弧形或矩形。
在其中一个实施例中，所述第一掩膜层包括若干第一窗口，所述第二掩膜层包括若干第二窗口，所述第一掩膜层与所述第二掩膜层错位排布以构成所述开口。
附图说明
图1为本发明的半导体器件的制备方法的流程图；
图2～图5为本发明的半导体器件的制备方法各步骤所呈现的结构示意图；
图6a为本发明一个实施例中的半导体器件中第一掩膜层的俯视图；
图6b为本发明一个实施例中的半导体器件中第二掩膜层的俯视图；
图6c为本发明一个实施例中的半导体器件中第一掩膜层和第二掩膜层的俯视图；
图7a为本发明另一个实施例中的半导体器件中第一掩膜层的俯视图；
图7b为本发明另一个实施例中的半导体器件中第二掩膜层的俯视图；
图7c为本发明另一个实施例中的半导体器件中第一掩膜层和第二掩膜层的俯视图；
图8a为本发明另一个实施例中的半导体器件中第一掩膜层的俯视图；
图8b为本发明另一个实施例中的半导体器件中第二掩膜层的俯视图；
图8c为本发明另一个实施例中的半导体器件中第一掩膜层和第二掩膜层的俯视图；
图9a为本发明另一个实施例中的半导体器件中第一掩膜层的俯视图；
图9b为本发明另一个实施例中的半导体器件中第二掩膜层的俯视图；
图9c为本发明另一个实施例中的半导体器件中第一掩膜层和第二掩膜层的俯视图；
图10a为本发明另一个实施例中的半导体器件中第一掩膜层的俯视图；
图10b为本发明另一个实施例中的半导体器件中第二掩膜层的俯视图；
图10c为本发明另一个实施例中的半导体器件中第一掩膜层和第二掩膜层的俯视图；
图11a为本发明另一个实施例中的半导体器件中第一掩膜层的俯视图；
图11b为本发明另一个实施例中的半导体器件中第二掩膜层的俯视图；
图11c为本发明另一个实施例中的半导体器件中第一掩膜层和第二掩膜层的俯视图。
10 待刻蚀层
20 第一掩膜层
201 第一条状掩膜
202 第一窗口
30 第二掩膜层
301 第二条状掩膜
302 第二窗口
40 开口
50 凹部
具体实施方式
为了便于理解本发明，下面将参照相关附图对本发明进行更全面的描述。附图中给出了本发明的首选实施例。但是，本发明可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本发明的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本发明。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。
在本发明的描述中，需要理解的是，术语“上”、“下”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方法或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
一个实施例，如图1所示，提供一种半导体器件的制备方法，包括：提供待刻蚀层10；于待刻蚀层10上形成图形化的第一掩膜层20；于待刻蚀层10上形成图形化的第二掩膜层30，第二掩膜层30和第一掩膜层20共同定义出开口40，开口40暴露待刻蚀层10；以第一掩膜层20和第二掩膜层30为掩膜，刻蚀待刻蚀层10，以形成待刻蚀图形。
在本实施例中，上述半导体器件的制备方法使得在器件特征尺寸相同的情况下，第一掩膜层20和第二掩膜层30的特征尺寸变大，而且为器件特征尺寸的进一步缩小成为可能，还能提高器件的良率，节约成本。
S10：提供待刻蚀层10，如图2所示。
S20：于待刻蚀层10上形成图形化的第一掩膜层20，如图3所示。
在一个实施例中，形成第一掩膜层20的方法包括化学气相沉积或原子层沉积工艺，第一掩膜层20的材质包括氧化硅、氮化硅、碳化硅、氮氧化硅、无定形碳、多晶硅、氧化铪、氧化钛、氧化锆、氮化钛、氮化钽、钛中的一种或几种。
S30：于待刻蚀层10上形成图形化的第二掩膜层30，第二掩膜层30和第一掩膜层20共同定义出开口40，开口40暴露待刻蚀层10，如图4所示。
在一个实施例中，形成第二掩膜层30的方法包括化学气相沉积或原子层沉积工艺，第二掩膜层30的材质包括氧化硅、氮化硅、碳化硅、氮氧化硅、无定形碳、多晶硅、氧化铪、氧化钛、氧化锆、氮化钛、氮化钽、钛中的一种或几种。
S40：以第一掩膜层20和第二掩膜层30为掩膜，刻蚀待刻蚀层10，以形成待刻蚀图形，如图5所示。
在本实施例中，第一掩膜层20的材质与第二掩膜层30的材质不同且要有大的刻蚀选择比。
在另外一个实施例中，在S20与S30之间还包括，于第一掩膜层20上形成介质层。于第一掩膜层20上形成介质层之后，于介质层上形成第二掩膜层30，此时，第一掩膜层20与第二掩膜层30不位于同一平面上。介质层的材质与第一掩膜层20的材质和第二掩膜层30的材质不同且要有大的刻蚀选择比，其中，第一掩膜层20的材质与第二掩膜层30的材质可以相同。
在一个实施例中，形成介质层的方法包括化学气相沉积或原子层沉积工艺，介质层的材质包括氧化硅、氮化硅、碳化硅、氮氧化硅、无定形碳、多晶硅、氧化铪、氧化钛、氧化锆、氮化钛、氮化钽、钛中的一种或几种。
在一个实施例中，开口40包括位线接触孔。
在一个实施例中，第一掩膜层20包括若干相互平行的第一条状掩膜201，第二掩膜层30包括若干相互平行的第二条状掩膜301，若干第一条状掩膜201与若干第二条状掩膜301交替平行排布。
在本实施例中，若干第一条状掩膜201等距排列，若干第二条状掩膜301等距排列。
在一个实施例中，第一条状掩膜201的至少1个侧边具有等距排列的凹部50，第二条状掩膜301的至少1个侧边具有等距排列的凹部50，第一条状掩膜201的凹部50与第二条状掩膜301定义出开口40，第二条状掩膜301的凹部50与第一条状掩膜201定义出开口40，例如，第一条状掩膜201的1个侧边和第二条状掩膜301的1个侧边具有等距排列的凹部50，第一条状掩膜201的凹部50与第二条状掩膜301的凹部50定义出开口40，如图8a、图8b、图8c所示。
在一个实施例中，第一条状掩膜201的2个侧边和第二条状掩膜301的2个侧边都具有等距排列的凹部50，第一条状掩膜201的凹部50与第二条状掩膜301的凹部50定义出开口40，如图6a、图6b、图6c所示。
在一个实施例中，第一条状掩膜201或第二条状掩膜301的2个侧边具有等距排列的凹部50，第一条状掩膜201的凹部50与第二条状掩膜301定义出开口40或第二条状掩膜301的凹部50与第一条状掩膜201定义出开口40，如图7a、图7b、图7c所示。
在一个实施例中，凹部50的形状包括三角形、弧形或矩形。
在其中一个实施例中，凹部50的形状为三角形，如图6a、图6b、图6c所示。
在其中一个实施例中，凹部50的形状为弧形，如图10a、图10b、图10c所示。
在其中一个实施例中，凹部50的形状为矩形，如图9a、图9b、图9c所示。
在一个实施例中，第一掩膜层20包括若干第一窗口202，第二掩膜层30包括若干第二窗口302，第一掩膜层20与第二掩膜层30错位排布以定义出开口40，如图11a、图11b、图11c所示。
在本实施例中，第一窗口202呈阵列排布，第二窗口302呈阵列排布，第一窗口202和第二窗口302的形状包括矩形但不限于矩形。
一个实施例，如图4所示，提供一种半导体器件，包括：待刻蚀层10；图形化的第一掩膜层20，形成于待刻蚀层10上；图形化的第二掩膜层30，形成于待刻蚀层10上，第二掩膜层30和第一掩膜层20共同定义出开口40，开口40暴露待刻蚀层10。
在本实施例中，上述半导体器件使得在器件特征尺寸相同的情况下，第一掩膜层20和第二掩膜层30的特征尺寸变大，而且为器件特征尺寸的进一步缩小成为可能，还能提高器件的良率，节约成本。
在一个实施例中，第一掩膜层20的材质包括氧化硅、氮化硅、碳化硅、氮氧化硅、无定形碳、多晶硅、氧化铪、氧化钛、氧化锆、氮化钛、氮化钽、钛中的一种或几种。
在一个实施例中，第二掩膜层30的材质包括氧化硅、氮化硅、碳化硅、氮氧化硅、无定形碳、多晶硅、氧化铪、氧化钛、氧化锆、氮化钛、氮化钽、钛中的一种或几种。
在本实施例中，第一掩膜层20的材质与第二掩膜层30的材质不同且要有大的刻蚀选择比。
在另外一个实施例中，在第一掩膜层20与第二掩膜层30之间还包括介质层。介质层的材质与第一掩膜层20的材质和第二掩膜层30的材质不同且要有大的刻蚀选择比。
在一个实施例中，介质层的材质包括氧化硅、氮化硅、碳化硅、氮氧化硅、无定形碳、多晶硅、氧化铪、氧化钛、氧化锆、氮化钛、氮化钽、钛中的一种或几种。
在一个实施例中，开口40包括位线接触孔。
在一个实施例中，第一掩膜层20包括若干相互平行的第一条状掩膜201，第二掩膜层30包括若干相互平行的第二条状掩膜301，若干第一条状掩膜201与若干第二条状掩膜301交替平行排布。
在本实施例中，若干第一条状掩膜201等距排列，若干第二条状掩膜301等距排列。
在一个实施例中，第一条状掩膜201的至少1个侧边具有等距排列的凹部50，第二条状掩膜301的至少1个侧边具有等距排列的凹部50，第一条状掩膜201的凹部50与第二条状掩膜301定义出开口40，第二条状掩膜301的凹部50与第一条状掩膜201定义出开口40，例如，第一条状掩膜201的1个侧边和第二条状掩膜301的1个侧边具有等距排列的凹部50，第一条状掩膜201的凹部50与第二条状掩膜301的凹部50定义出开口40，如图8a、图8b、图8c所示。
在一个实施例中，第一条状掩膜201的2个侧边和第二条状掩膜301的2个侧边都具有等距排列的凹部50，第一条状掩膜201的凹部50与第二条状掩膜301的凹部50定义出开口40，如图6a、图6b、图6c所示。
在一个实施例中，第一条状掩膜201或第二条状掩膜301的2个侧边具有等距排列的凹部50，第一条状掩膜201的凹部50与第二条状掩膜301定义出开口40或第二条状掩膜301的凹部50与第一条状掩膜201定义出开口40，如图7a、图7b、图7c所示。
在一个实施例中，凹部50的形状包括三角形、弧形或矩形。
在其中一个实施例中，凹部50的形状为三角形，如图6a、图6b、图6c所示。
在其中一个实施例中，凹部50的形状为弧形，如图10a、图10b、图10c所示。
在其中一个实施例中，凹部50的形状为矩形，如图9a、图9b、图9c所示。
在一个实施例中，第一掩膜层20包括若干第一窗口202，第二掩膜层30包括若干第二窗口302，第一掩膜层20与第二掩膜层30错位排布以定义出开口40，如图11a、图11b、图11c所示。
在本实施例中，第一窗口202呈阵列排布，第二窗口302呈阵列排布，第一窗口202和第二窗口302的形状包括矩形但不限于矩形。
以上第一掩膜层20和第二掩膜层30的形成顺序以及位置可以互换，开口40相对于待刻蚀层10的布局方向可以根据需求任意调节，第一掩膜层20和第二掩膜层30相对于待刻蚀层10的布局方向可以根据需求任意调节，上述都应当认为是本说明书记载的范围。
以上实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。

Claims (14)

1.一种半导体器件的制备方法，其特征在于，包括：
提供待刻蚀层；
于所述待刻蚀层上形成图形化的第一掩膜层；
于所述待刻蚀层上形成图形化的第二掩膜层，所述第二掩膜层和所述第一掩膜层共同定义出开口，所述开口暴露所述待刻蚀层；
以所述第一掩膜层和所述第二掩膜层为掩膜，刻蚀所述待刻蚀层，以形成待刻蚀图形。
2.根据权利要求1所述的半导体器件的制备方法，其特征在于，所述第一掩膜层包括若干相互平行的第一条状掩膜，所述第二掩膜层包括若干相互平行的第二条状掩膜，所述若干第一条状掩膜与所述若干第二条状掩膜交替平行排布。
3.根据权利要求2所述的半导体器件的制备方法，其特征在于，所述第一条状掩膜的至少1个侧边具有等距排列的凹部，所述第二条状掩膜的至少1个侧边具有等距排列的凹部，所述第一条状掩膜的所述凹部与所述第二条状掩膜构成所述开口，所述第二条状掩膜的所述凹部与所述第一条状掩膜构成所述开口。
4.根据权利要求3所述的半导体器件的制备方法，其特征在于，所述第一条状掩膜的2个侧边和所述第二条状掩膜的2个侧边都具有等距排列的凹部，所述第一条状掩膜的所述凹部与所述第二条状掩膜的所述凹部构成所述开口。
5.根据权利要求2所述的半导体器件的制备方法，其特征在于，所述第一条状掩膜或所述第二条状掩膜的2个侧边具有等距排列的凹部，所述第一条状掩膜的所述凹部与所述第二条状掩膜构成所述开口或所述第二条状掩膜的所述凹部与所述第一条状掩膜构成所述开口。
6.根据权利要求3～5中任意一项所述的半导体器件的制备方法，其特征在于，所述凹部的形状包括三角形、弧形或矩形。
7.根据权利要求1所述的半导体器件的制备方法，其特征在于，所述第一掩膜层包括若干第一窗口，所述第二掩膜层包括若干第二窗口，所述第一掩膜层与所述第二掩膜层错位排布以构成所述开口。
8.一种半导体器件，其特征在于，包括：
待刻蚀层；
图形化的第一掩膜层，形成于所述待刻蚀层上；
图形化的第二掩膜层，形成于所述待刻蚀层上，所述第二掩膜层和所述第一掩膜层共同定义出开口，所述开口暴露所述待刻蚀层。
9.根据权利要求8所述的半导体器件，其特征在于，所述第一掩膜层包括若干相互平行的第一条状掩膜，所述第二掩膜层包括若干相互平行的第二条状掩膜，所述若干第一条状掩膜与所述若干第二条状掩膜交替平行排布。
10.根据权利要求9所述的半导体器件，其特征在于，所述第一条状掩膜的至少1个侧边具有等距排列的凹部，所述第二条状掩膜的至少1个侧边具有等距排列的凹部，所述第一条状掩膜的所述凹部与所述第二条状掩膜构成所述开口，所述第二条状掩膜的所述凹部与所述第一条状掩膜构成所述开口。
11.根据权利要求10所述的半导体器件，其特征在于，所述第一条状掩膜的2个侧边和所述第二条状掩膜的2个侧边都具有等距排列的凹部，所述第一条状掩膜的所述凹部与所述第二条状掩膜的所述凹部构成所述开口。
12.根据权利要求9所述的半导体器件，其特征在于，所述第一条状掩膜或所述第二条状掩膜的2个侧边具有等距排列的凹部，所述第一条状掩膜的所述凹部与所述第二条状掩膜构成所述开口或所述第二条状掩膜的所述凹部与所述第一条状掩膜构成所述开口。
13.根据权利要求10～12中任意一项所述的半导体器件，其特征在于，所述凹部的形状包括三角形、弧形或矩形。
14.根据权利要求8所述的半导体器件，其特征在于，所述第一掩膜层包括若干第一窗口，所述第二掩膜层包括若干第二窗口，所述第一掩膜层与所述第二掩膜层错位排布以构成所述开口。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113628957A (zh) * 2021-08-05 2021-11-09 长鑫存储技术有限公司 图案化方法及半导体结构

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6664011B2 (en) * 2001-12-05 2003-12-16 Taiwan Semiconductor Manufacturing Company Hole printing by packing and unpacking using alternating phase-shifting masks
KR100674970B1 (ko) * 2005-04-21 2007-01-26 삼성전자주식회사 이중 스페이서들을 이용한 미세 피치의 패턴 형성 방법
JP2009194196A (ja) * 2008-02-15 2009-08-27 Nec Electronics Corp 半導体装置の製造方法および半導体装置
US8173549B2 (en) * 2008-06-03 2012-05-08 Samsung Electronics Co., Ltd. Methods of forming semiconductor device patterns
KR101087835B1 (ko) * 2009-11-26 2011-11-30 주식회사 하이닉스반도체 반도체 소자의 미세 패턴 형성방법
KR20120074902A (ko) * 2010-12-28 2012-07-06 에스케이하이닉스 주식회사 반도체 장치의 패턴 형성방법
CN103911584B (zh) * 2012-12-31 2017-07-04 上海天马微电子有限公司 一种掩膜板
CN104681429B (zh) * 2013-11-27 2017-12-29 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
CN103984202A (zh) * 2014-04-23 2014-08-13 京东方科技集团股份有限公司 掩膜板和彩膜基板的制作方法
KR102411067B1 (ko) * 2017-05-10 2022-06-21 삼성전자주식회사 3차원 반도체 장치의 제조 방법
WO2019018204A1 (en) * 2017-07-15 2019-01-24 Micromaterials Llc MASK DIAGRAM FOR EXTENDED EDGE WINDOW ERROR WINDOW PATTERN (EPE) FLOW PATTERN FLOW
CN109935515B (zh) * 2017-12-18 2021-07-13 联华电子股份有限公司 形成图形的方法
CN108519725B (zh) * 2018-04-20 2024-01-23 长鑫存储技术有限公司 组合掩膜版、半导体器件及其形成方法
CN210575830U (zh) * 2019-11-19 2020-05-19 长鑫存储技术有限公司 半导体器件

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113628957A (zh) * 2021-08-05 2021-11-09 长鑫存储技术有限公司 图案化方法及半导体结构
CN113628957B (zh) * 2021-08-05 2023-10-10 长鑫存储技术有限公司 图案化方法及半导体结构

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