CN210575831U

CN210575831U - 半导体器件

Info

Publication number: CN210575831U
Application number: CN201921868922.9U
Authority: CN
Inventors: 杨康
Original assignee: Changxin Memory Technologies Inc
Current assignee: Changxin Memory Technologies Inc
Priority date: 2019-11-01
Filing date: 2019-11-01
Publication date: 2020-05-19
Anticipated expiration: 2029-11-01

Abstract

本实用新型涉及一种半导体器件，包括：待刻蚀层；牺牲层，形成于待刻蚀层的表面，牺牲层具有开口，开口暴露出部分待刻蚀层的表面；保护层，形成于牺牲层的侧壁表面；侧墙材料层，形成于保护层的表面。上述半导体器件使得线宽进一步缩小成为可能，而且牺牲层侧壁表面的保护层能避免在形成侧墙材料层时等离子体对牺牲层造成损伤，保证牺牲层的完整性，进一步使得形成的保护层和侧墙材料层的尺寸满足工艺要求，使得最终形成的待刻蚀图形的尺寸满足工艺要求，实现图案的精准转移。

Description

半导体器件

技术领域

本实用新型涉及半导体领域，特别是涉及一种半导体器件。

背景技术

集成电路(英语：integrated circuit,IC)、或称微电路(microcircuit)、微芯片(microchip)、芯片(chip)在电子学中是一种把电路(主要包括半导体设备，也包括被动组件等)小型化的方式，并通常制造在半导体晶圆表面上。比如， DRAM，DRAM(Dynamic RandomAccess Memory)即动态随机存取存储器芯片，是最为常见的系统内存芯片。这些年来，DRAM持续向更小的外型尺寸发展，使得每个芯片可以封装更多的电路。这样增加了每单位面积容量，可以降低成本和增加功能，然而需要集成电路设计的最小线宽和间距的不断缩小。但是，当曝光线条的特征尺寸接近于曝光系统的理论分辨极限时，硅片表面的成像就会发生严重的畸变，从而导致光刻图形质量的严重下降。

实用新型内容

基于此，针对上述问题，本实用新型提供一种半导体器件，包括：待刻蚀层；牺牲层，形成于所述待刻蚀层的表面，所述牺牲层具有开口，所述开口暴露出部分所述待刻蚀层的表面；保护层，形成于所述牺牲层的侧壁表面；侧墙材料层，形成于所述保护层的表面。

上述半导体器件使得线宽进一步缩小成为可能，而且牺牲层侧壁表面的保护层能避免在形成侧墙材料层时等离子体对牺牲层造成损伤，保证牺牲层的完整性，进一步使得形成的保护层和侧墙材料层的尺寸满足工艺要求，使得最终形成的待刻蚀图形的尺寸满足工艺要求，实现图案的精准转移。

在其中一个实施例中，所述待刻蚀层包括：刻蚀目标层和位于所述刻蚀目标层表面的硬掩模层。

在其中一个实施例中，所述保护层的厚度介于1nm～5nm之间。

在其中一个实施例中，所述保护层包括非晶硅保护层或氮化物保护层。

在其中一个实施例中，所述牺牲层包括碳牺牲层或光刻胶牺牲层。

在其中一个实施例中，具有开口的所述牺牲层的最小特征尺寸介于 10nm～30nm之间。

在其中一个实施例中，所述侧墙材料层包括氧化物侧墙材料层或氮化物侧墙材料层。

附图说明

图1为本实用新型的半导体器件的制备方法的流程图；

图2为本实用新型的半导体器件的制备方法步骤1)所呈现的结构示意图；

图3为本实用新型的半导体器件的制备方法步骤2)所呈现的结构示意图；

图4为本实用新型的半导体器件的制备方法步骤3)所呈现的结构示意图；

图5为本实用新型的半导体器件的制备方法步骤4)所呈现的结构示意图；

图6为本实用新型的半导体器件的制备方法步骤5)所呈现的结构示意图；同时为本实用新型的半导体器件所呈现的结构示意图；

图7为本实用新型的半导体器件的制备方法步骤6)所呈现的结构示意图；

图8为本实用新型的半导体器件的制备方法步骤7)所呈现的结构示意图；

图9为本实用新型的半导体器件的制备方法步骤8)所呈现的结构示意图；

10	待刻蚀层
		101	刻蚀目标层
102	硬掩模层
		11	牺牲层
111	开口
		12	保护层
13	侧墙材料层
		14	衬底

具体实施方式

为了便于理解本实用新型，下面将参照相关附图对本实用新型进行更全面的描述。附图中给出了本实用新型的首选实施例。但是，本实用新型可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本实用新型的公开内容更加透彻全面。

除非另有定义，本文所使用的所有的技术和科学术语与属于本实用新型的技术领域的技术人员通常理解的含义相同。本文中在本实用新型的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本实用新型。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。

在本实用新型的描述中，需要理解的是，术语“上”、“下”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方法或位置关系，仅是为了便于描述本实用新型和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本实用新型的限制。

一个实施例，如图1所示，本实用新型提供一种半导体器件的制备方法，包括：

提供待刻蚀层10；于待刻蚀层10的表面形成具有开口111的牺牲层11，开口111暴露出部分待刻蚀层10的表面；于牺牲层11的表面形成保护层12，保护层12包覆牺牲层11；于保护层12的表面形成侧墙材料层13；去除牺牲层11 的顶端的保护层12及侧墙材料层13，暴露出牺牲层11的顶端；去除牺牲层11。

如图2所示，进行步骤S01，提供一衬底14，于衬底14表面形成待刻蚀层 10，待刻蚀层10包括：刻蚀目标层101和位于刻蚀目标层10表面的硬掩模层 102。

在一个实施例中，衬底14包括硅衬底、锗衬底、硅锗衬底、绝缘体上硅衬底(SOI)、绝缘体上锗(GOI)衬底、玻璃衬底等其中的一种。

在一个实施例中，硬掩模层102包括氧化硅、氮化硅、碳化硅、氮氧化硅、无定形碳、多晶硅、氧化铪、氧化钛、氧化锆、氮化钛、氮化钽、钛中的一种或几种。其中，硬掩模层102可以是多层叠层结构。

在一个实施例中，刻蚀目标层101包括氧化硅层、氮化硅层、多晶硅层、低K介质材料、无定形碳、金属层中的一种或几种。其中，刻蚀目标层101可以是衬底14。

其中，硬掩模层102与刻蚀目标层101不同且具有高的刻蚀选择比。硬掩模层102能使得最终形成的待刻蚀图形侧壁形貌较好。

如图3所示，进行步骤S02，于待刻蚀层10的表面形成具有开口111的牺牲层11，开口111暴露出部分待刻蚀层10的表面。

在一个实施例中，牺牲层11中各开口111的大小相同。

在一个实施例中，牺牲层11的材质包括碳或光刻胶。牺牲层11的材质包括碳，使得牺牲层11在去除时容易被去除。形成牺牲层11的方法包括化学气相沉积或旋涂非晶碳工艺。

在一个实施例中，于待刻蚀层10的表面形成具有开口111的牺牲层11包括：于待刻蚀层10的表面形成牺牲层11；采用光刻工艺于牺牲层11中形成开口111。

在一个实施例中，具有开口111的牺牲层11的最小特征尺寸介于 10nm～30nm之间,例如，具有开口111的牺牲层11的最小特征尺寸可以为12nm、 15nm、20nm。

如图4所示，进行步骤S03，于待刻蚀层10的表面和牺牲层11的表面形成保护层12，保护层12包覆牺牲层11。

在一个实施例中，保护层12的材质包括非晶硅或氮化物。形成保护层12 的方法包括化学气相沉积。保护层12的厚度介于1nm～5nm之间，例如，保护层12的厚度可以为1nm、2nm、3nm、4nm、5nm。

在一个实施例中，保护层12的材质包括非晶硅时，于惰性气氛下采用包括甲硅烷的反应气体于牺牲层11的侧壁表面形成保护层12，其中，反应气体的流量介于500sccm～1000sccm之间，例如，反应气体的流量可以是600sccm、 800sccm、900sccm；反应温度介于200℃～600℃之间，例如，反应温度可以是 300℃、400℃、600℃；射频功率介于500W～2000W之间，例如射频功率可以是600W、900W、1200W；频率介于11MHz～15MHz之间，例如，频率可以是 12MHz、13MHz、13.56MHz、14MHz；形成惰性气氛的气体包括氦气及氮气中的至少一种。

如图5所示，进行步骤S04，于保护层12的表面形成侧墙材料层13。

在一个实施例中，侧墙材料层13的材质包括氧化物或氮化物，形成侧墙材料层13的方法包括原子层沉积工艺。

在另一个实施例中，侧墙材料层13的材质包括氧化硅、氮化硅、氮氧化硅、氮化钛、氮化钽其中的一种或几种。

其中，侧墙材料层13与硬掩模层102不同且具有高的刻蚀选择比。

如图6所示，进行步骤S05，去除牺牲层11的顶端和待刻蚀层10表面的保护层12及侧墙材料层13，暴露出牺牲层11的顶端和部分待刻蚀层10的表面。

在一个实施例中，采用反应离子刻蚀工艺去除牺牲层11的顶端和待刻蚀层 10表面的保护层12及侧墙材料层13。

其中，侧墙材料层13与保护层12以相同的速率被去除。

如图7所示，进行步骤S06，去除牺牲层11。

如图8所示，进行步骤S07，以保护层12和侧墙材料层13为掩膜，刻蚀硬掩模层102，形成图形化的硬掩模层102。

在一个实施例中，采用等离子刻蚀工艺刻蚀硬掩模层102。

如图9所示，进行步骤S08，去除保护层12和侧墙材料层13，以图形化的硬掩模层102为掩膜，刻蚀刻蚀目标层101，形成待刻蚀图形。

在本实施例中，上述半导体器件的制备方法使得线宽进一步缩小成为可能，而且于牺牲层11的侧壁表面形成保护层12能避免在形成侧墙材料层13时等离子体对牺牲层11造成损伤，保证牺牲层11的完整性，进一步使得形成的保护层12和侧墙材料层13的尺寸满足工艺要求，使得最终形成的待刻蚀图形的尺寸满足工艺要求，实现图案的精准转移。

如图6所示，本实用新型还提供一种半导体器件，包括：待刻蚀层10；牺牲层11，形成于待刻蚀层10的表面，牺牲层11具有开口111，开口111暴露出部分待刻蚀层10的表面；保护层12，形成于牺牲层11的侧壁表面；侧墙材料层13，形成于保护层12的表面。

在本实施例中，上述半导体器件使得线宽进一步缩小成为可能，而且牺牲层11侧壁表面的保护层12能避免在形成侧墙材料层13时等离子体对牺牲层11 造成损伤，保证牺牲层11的完整性，进一步使得形成的保护层12和侧墙材料层13的尺寸满足工艺要求，使得最终形成的待刻蚀图形的尺寸满足工艺要求，实现图案的精准转移。

在一个实施例中，待刻蚀层10包括：刻蚀目标层101和位于刻蚀目标层10 表面的硬掩模层102。

在一个实施例中，保护层12的材质包括非晶硅或氮化物。保护层12的厚度介于1nm～5nm之间，例如，保护层12的厚度可以为1nm、2nm、3nm、4nm、 5nm。

在一个实施例中，刻蚀目标层101包括氧化硅层、氮化硅层、多晶硅层、低K介质材料、无定形碳、金属层中的一种或几种。

在一个实施例中，硬掩模层102包括氧化硅、氮化硅、碳化硅、氮氧化硅、无定形碳、多晶硅、氧化铪、氧化钛、氧化锆、氮化钛、氮化钽、钛中的一种或几种。

其中，硬掩模层102与刻蚀目标层101不同且具有高的刻蚀选择比。侧墙材料层13与硬掩模层102不同且具有高的刻蚀选择比。

在一个实施例中，牺牲层11的材质包括碳或光刻胶。

在一个实施例中，侧墙材料层13的材质包括氧化物或氮化物。在另一个实施例中，侧墙材料层13的材质包括氧化硅、氮化硅、氮氧化硅、氮化钛、氮化钽其中的一种或几种。

以上实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。

以上实施例仅表达了本实用新型的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对实用新型专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本实用新型构思的前提下，还可以做出若干变形和改进，这些都属于本实用新型的保护范围。因此，本实用新型专利的保护范围应以所附权利要求为准。

Claims

1.一种半导体器件，其特征在于，包括：

待刻蚀层；

牺牲层，形成于所述待刻蚀层的表面，所述牺牲层具有开口，所述开口暴露出部分所述待刻蚀层的表面；

保护层，形成于所述牺牲层的侧壁表面；

侧墙材料层，形成于所述保护层的表面。

2.根据权利要求1所述的半导体器件，其特征在于，所述待刻蚀层包括：刻蚀目标层和位于所述刻蚀目标层表面的硬掩模层。

3.根据权利要求1所述的半导体器件，其特征在于，所述保护层的厚度介于1nm～5nm之间。

4.根据权利要求1所述的半导体器件，其特征在于，所述保护层包括非晶硅保护层或氮化物保护层。

5.根据权利要求1所述的半导体器件，其特征在于，所述牺牲层包括碳牺牲层或光刻胶牺牲层。

6.根据权利要求1所述的半导体器件，其特征在于，具有开口的所述牺牲层的最小特征尺寸介于10nm～30nm之间。

7.根据权利要求1所述的半导体器件，其特征在于，所述侧墙材料层包括氧化物侧墙材料层或氮化物侧墙材料层。