CN112885772B - 半导体结构的制备方法 - Google Patents

半导体结构的制备方法 Download PDF

Info

Publication number
CN112885772B
CN112885772B CN201911199853.1A CN201911199853A CN112885772B CN 112885772 B CN112885772 B CN 112885772B CN 201911199853 A CN201911199853 A CN 201911199853A CN 112885772 B CN112885772 B CN 112885772B
Authority
CN
China
Prior art keywords
layer
region
forming
laminated structure
area
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201911199853.1A
Other languages
English (en)
Other versions
CN112885772A (zh
Inventor
陈恩浩
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Changxin Memory Technologies Inc
Original Assignee
Changxin Memory Technologies Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Changxin Memory Technologies Inc filed Critical Changxin Memory Technologies Inc
Priority to CN201911199853.1A priority Critical patent/CN112885772B/zh
Publication of CN112885772A publication Critical patent/CN112885772A/zh
Application granted granted Critical
Publication of CN112885772B publication Critical patent/CN112885772B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

本发明涉及一种半导体结构的制备方法，包括以下步骤：提供晶圆，晶圆限定有第一区域和第二区域，第一区域内形成有完整芯片，第二区域内形成有残缺芯片；在第一区域和第二区域上形成叠层结构，在第一区域上的叠层结构内形成电容孔；在电容孔表面及叠层结构的表面形成第一电极层；通过在第一电极层上形成开口去除电容孔之间的牺牲层。整个制作过程中仅去除晶圆上完整芯片内的牺牲层，而位于第一区域外的其他芯片区域内牺牲层则不会被去除，避免了其他芯片区域中不完整的芯片中出现不接触底部支撑层的电容，因此不容易出现坍塌且脱落的缺陷，也不会在刻蚀腔中飘散，减少出现飘散的缺陷导致其他完整的芯片出现缺陷的情况，提高良率。

Description

半导体结构的制备方法
技术领域
本发明涉及半导体领域，特别是涉及一种半导体结构制备的方法。
背景技术
在存储器产品中，电容是一种核心元器件，但是电容刻蚀时深宽比较大，位于晶圆边缘一些不完整的晶粒在曝光时因为散焦距导致掩膜层上生成的孔洞过小，因此在后续刻蚀电容孔的过程中容易刻蚀不足，形成的电容柱并未生成在最底部的支撑层上，因此在去除掉牺牲层后部分电容呈悬空状态，容易倒塌脱落，在刻蚀的过程中脱落的缺陷会在刻蚀腔中飘散，从而可能对整个晶圆的良率产生影响。
发明内容
基于此，有必要针对上述问题，提供一种半导体结构制备方法，其具有减少制备过程中产生的缺陷，提升晶圆良率的效果。
一种半导体结构的制备方法，包括以下步骤：
提供晶圆，所述晶圆限定有第一区域和第二区域，所述第一区域内形成有完整芯片，所述第二区域内形成有残缺芯片；
在所述第一区域和所述第二区域上形成叠层结构，所述叠层结构包括支撑层和牺牲层；
在所述第一区域上的所述叠层结构内形成电容孔；
在所述电容孔表面及所述叠层结构的表面形成第一电极层；
通过在所述第一电极层上形成开口去除所述电容孔之间的所述牺牲层，保留所述第二区域的所述牺牲层。
通过上述技术方案，使得在晶圆的处理过程中，仅去除晶圆中第一区域的牺牲层，因此在整个制作过程中仅去除晶圆上完整芯片内的牺牲层，而位于第一区域外的其他芯片区域内牺牲层则不会被去除，避免了其他芯片区域中不完整的芯片中出现不接触底部支撑层的电容，因此不容易出现坍塌且脱落的缺陷，也不会在刻蚀腔中飘散，减少出现飘散的缺陷导致其他完整的芯片出现缺陷的情况，提高良率。
在其中一个实施例中，所述第一区域位于晶圆内部；
所述第二区域内位于晶圆边缘。
在其中一个实施例中，所述在所述第一区域上的所述叠层结构内形成电容孔包括如下步骤：
在所述叠层结构上形成第一图案层，所述第一图案层包括沿第一方向排列的第一线条；
在所述第一图案层上形成填充层；
在所述填充层上形成第二图案层，所述第二图案层包括沿第二方向排列的第二线条；
所述第一方向与所述第二方向的夹角为锐角或钝角；
利用所述第一线条和所述二线条为掩模刻蚀所述叠层结构，在所述叠层结构中形成所述电容孔。
在其中一个实施例中，在所述第二区域上的所述叠层结构上形成所述第一线条、所述填充层和所述第二线条；
在所述第二线条上形成掩模层，所述掩模层覆盖所述第二区域上的所述第二线条；
利用所述第一线条、所述二线条和所述掩模层为掩模刻蚀所述叠层结构，在所述第一区域上的叠层结构中形成所述电容孔。
在其中一个实施例中，所述通过在所述第一电极层上形成开口去除所述电容孔之间的所述牺牲层，保留所述第二区域的所述牺牲层包括如下步骤：
在所述电容孔上形成第三图案层，所述第三图案层包括掩模开口；
所述掩模开口与所述电容孔侧壁上的所述第一电极层的顶部轮廓相交，暴露所述电容孔之间的叠层结构；
利用所述第三图案层去除所述暴露的叠层结构；
利用湿法工艺去除所述电容孔之间的非暴露的所述叠层结构中的所述牺牲层。
在其中一个实施例中，所述电容孔形成于所述第二区域的所述叠层结构上；
所述第二区域上的所述叠层结构中的所述电容孔上的所述第三图案层不包括所述掩模开口。
在其中一个实施例中，还包括：
所述第二区域还包括切割道区域，所述切割道区域与所述第一区域相邻；
在所述切割道区域的所述叠层结构上形成凹槽，所述凹槽表面形成有所述第一电极层。
在其中一个实施例中，还包括：
所述凹槽与所述电容孔在同一刻蚀步骤中形成。
在其中一个实施例中，还包括：
对准标记形成在所述切割道区域。
在其中一个实施例中，还包括：
所述叠层结构包括从晶圆表面依次形成的底部支撑层，第一牺牲层，中部支撑层，第二牺牲层和顶部支撑层。
在其中一个实施例中，还包括：
在所述第一电极层的表面形成介质层；
在所述介质层的表面形成第二电极层。
附图说明
图1为本发明一个实施例展示半导体结构制备方法的方法流程图；
图2a为本发明一个实施例中第一区域形成叠层结构后的局部剖面示意图；图2b为本发明一个实施例中第二区域形成叠层结构后的局部剖面示意图；
图3a为本发明一个实施例中第一区域形成第一图案层后的局部剖面示意图；图3b为本发明一个实施例中第二区域形成第一图案层后的局部剖面示意图；
图4a为本发明一个实施例中第一区域形成填充层后的局部剖面示意图；图4b为本发明一个实施例中第二区域形成填充层后的局部剖面示意图；
图5a为本发明一个实施例中第一区域形成第二图案层后的局部剖面示意图；图5b为本发明一个实施例中第二区域形成第二图案层后的局部剖面示意图；
图6a为本发明一个实施例中第一区域形成第一光刻胶层后的局部剖面示意图；图6b为本发明一个实施例中第二区域形成第一光刻胶层后的局部剖面示意图；
图7a为本发明一个实施例中第一区域对第一光刻胶层曝光后的局部剖面示意图；图7b为本发明一个实施例中第二区域对第一光刻胶层曝光后的局部剖面示意图；
图8a为本发明一个实施例中第一区域形成电容孔后的局部剖面示意图；图8b为本发明一个实施例中第一区域形成电容孔后第二区域的局部剖面示意图；
图9a为本发明一个实施例中第一区域形成第一电极层后的局部剖面示意图；图9b为本发明一个实施例中第二区域形成第一电极层后的局部剖面示意图；
图10至图12为本发明一个实施例中第一区域形成电容孔后各制备步骤的局部剖面示意图；
图13a为本发明另一个实施例中第一区域第二光刻胶层曝光显影后的局部剖面示意图；图13b为本发明另一个实施例中第一区域第二光刻胶层曝光显影后第二区域的局部剖面示意图；
图14a为本发明另一个实施例中第一区域去除第一牺牲层和第二牺牲层后的局部剖面示意图；图14b为本发明另一个实施例中第一区域去除第一牺牲层和第二牺牲层后第二区域的局部剖面示意图；
图15a为本发明另一个实施例中形成介质层后第一区域的局部剖面示意图；图15b为本发明另一个实施例中形成介质层后第二区域的局部剖面示意图；
图16a为本发明另一个实施例中形成第二电极层后第一区域的局部剖面示意图；图16b为本发明另一个实施例中形成第二电极层后第二区域的局部剖面示意图。
具体实施方式
为了便于理解本发明，下面将参照相关附图对本发明进行更全面的描述。附图中给出了本发明的首选实施例。但是，本发明可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本发明的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本发明。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。
在本发明的描述中，需要理解的是，术语“上”、“下”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方法或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
为了减少制备过程中产生的缺陷，提升晶圆良率，如图1所示，本发明提供一种半导体结构的制备方法，具体包括以下步骤：
步骤S10：提供晶圆10，晶圆10限定有第一区域和第二区域，第一区域内形成有完整芯片，第二区域内形成有残缺芯片；
步骤S20：在第一区域和第二区域上形成叠层结构，叠层结构包括支撑层和牺牲层；
步骤S30：在第一区域上的叠层结构内形成电容孔16；
步骤S40：在电容孔16表面及叠层结构的表面形成第一电极层17；
步骤S50：通过在第一电极层17上形成开口去除电容孔16之间的牺牲层，保留第二区域的牺牲层。
在一个可选的实施例中，对于步骤S10，具体的，晶圆10为硅半导体集成电路制作所用的圆形硅晶片，在晶圆10上划分成若干阵列的芯片区域，提供晶圆10，晶圆10内形成有若干个完整芯片及若干个残缺芯片，位于晶圆10内部的区域均呈完整的矩形，而位于晶圆10边缘的芯片区域由于晶圆10本身呈圆形因此均为不完整的矩形。将晶圆10划分为第一区域和第二区域，第一区域位于晶圆内部，包括完整芯片且不包括残缺芯片，第二区域位于晶圆的边缘包括残缺芯片。具体的，一般完整芯片为矩形形状，晶圆为圆形形状，完整芯片无法全部完整的排列在晶圆上，在晶圆边缘的圆弧位置常存在不完整芯片，即为残缺芯片。
在一个可选的实施例中，对于步骤S20，在第一区域和第二区域上形成叠层结构，叠层结构包括支撑层和牺牲层，具体的包括以下步骤：
步骤S201：于晶圆10的表面形成底部支撑层11；
步骤S202：于底部支撑层11表面沉积形成第一牺牲层12；
步骤S203：于第一牺牲层12表面沉积形成中间支撑层13；
步骤S204：于中间支撑层13上沉积形成第二牺牲层14；
步骤S205：于第二牺牲层14表面沉积形成顶部支撑层15，如图2a和图2b所示。
具体的，第一牺牲层12和第二牺牲层14可以为氧化硅等氧化物，底部支撑层11、中间支撑层13和顶部支撑层15可以为氮化硅，在相同的刻蚀条件下，第一牺牲层12、第二牺牲层14与底部支撑层11、中间支撑层13、顶部支撑层15的去除速率不相同。
在一个可选的实施例中，对于步骤S30，在第一区域上的叠层结构内形成电容孔16，如图3a至图8b所示，具体的包括以下步骤：
步骤S301a：于叠层结构的上表面形成图形层18，图形层18覆盖叠层结构的上表面，图形层18定义出电容孔16的形状及位置，如图6a所示；
步骤S302a：于图形层18的上表面形成第一光刻胶层19，如图6a；
步骤S303a：对位于第一区域的第一光刻胶层19进行曝光显影，以暴露出位于第一区域的图形层18，如图7a所示；
步骤S304a：基于图形层18对叠层结构进行刻蚀，以于位于第一区域的叠层结构内形成电容孔16，如图8a所示。
由于仅对第一区域上的第一光刻胶层19进行曝光显影，因此第二区域的图形层18并未暴露出来，在基于图形层18对叠层进行刻蚀时，由于第一光刻胶层19的阻挡，第二区域的叠层不会被刻蚀，因此第二区域不会形成沿着叠层厚度方向贯穿的电容孔16。
在其他可选的实施例中，第二区域包括切割道区域，所述切割道区域位与所述第一区域相邻。可选的，对准标记形成在所述切割到区域。所述对准标记可以为曝光机台的对准标识，也可为量测机台的对准标识等。通过在第二区域上的切割道区域设置凹槽，可以使得凹槽下方的对准标记更容易被设备识别，提高后续工艺的对准精度。例如提高掩模开口的对准精度，提高工艺质量，减少缺陷。
步骤S30于第一区域内的叠层结构内形成电容孔16的同时，还于切割道区域内的叠层结构内形成凹槽，具体的包括以下步骤：
步骤S301b：于叠层结构的上表面形成图形层18，图形层18覆盖叠层结构的上表面；图形层18定义出电容孔16的形状及位置，如图5a和图5b所示；
步骤S302b：于图形层18的上表面形成第一光刻胶层19，如图6a和图6b所示；
步骤S303b：对第一光刻胶层19进行整体曝光显影，以暴露第一区域和切割道区域，如图7a和7b所示；
步骤S304b：基于图形层18对叠层结构进行刻蚀，第一区域内形成电容孔16，切割道区域内形成凹槽，如图8a和图8b所示。
在其他可选的实施例中，步骤S30于第一区域内的叠层结构内形成电容孔16的同时，还于第二区域内的叠层结构内形成电容孔16。
对于步骤S301，具体的包括以下步骤：
步骤S3011：在叠层结构上形成第一图案层181，第一图案层181包括沿第一方向排列的第一线条，如图3a和图3b所示；
步骤S3012：在第一图案层181上形成填充层182，如图4a和图4b所示；
步骤S3013：在填充层182上形成第二图案层183，第二图案层183包括沿第二方向排列的第二线条，如图5a和图5b所示。
具体的，第一方向与第二方向相交，两者相交的夹角可呈锐角或钝角，第一图案层181与第二图案层183在叠层上的投影共同组成网格状的图形，于投影组成的网格状图形相交的区域在叠层上定位形成电容孔16的位置，利用所述第一线条和所述二线条为掩模刻蚀所述叠层结构，在所述叠层结构中形成所述电容孔。可选的，在所述叠层结构和所述第一图案层181之间还形成有电容掩模层180，首先利用所述第一线条和所述二线条为掩模刻蚀所述电容掩模层180，然后利用所述电容掩模层180刻蚀所述叠层结构以形成电容孔。
在一个可选的实施例中，第一线条、填充层和第二线条也形成在第二区域上的叠层结构上，在所述第二线条上形成掩模层，所述掩模层覆盖所述第二区域上的所述第二线条，利用所述第一线条、所述二线条和所述掩模层为掩模刻蚀所述叠层结构，在所述第一区域上的叠层结构中形成所述电容孔。所述掩模层保护第二区域上的叠层结构不被刻蚀，如图7a和图7b所示的第一光刻胶层19，所述掩模层也可以为其他的涂层，如SOC，SOG等
在一个可选的实施例中，对于步骤S40，在电容孔16内壁上通过沉积工艺形成第一电极层17，如图9所示，第一电极层17可以为包括金属氮化物及金属硅化物中的一种或两种所形成的导电性化合物，如氮化钛、硅化钛、硅化镍等，在包含凹槽的实施例中，凹槽表面也形成第一电极层17。优选的，所述凹槽上的第一电极层17和电容孔16上的第一电极层17在同一工艺步骤中形成。通过凹槽表面形成第一电极层17，使得在湿法去除叠层结构上的牺牲层时，凹槽表面的第一电极层对第二区域的牺牲层有保护作用，防止被各向同性的湿法刻蚀去除；并且所述凹槽与电容孔在同一刻蚀工艺中形成，所述电容孔上的第一电极层和所述凹槽上的第一电极层在同一工艺中形成简化了工艺步骤，节约了工艺成本。
在一个可选的实施例中，对于步骤S50,具体的包括以下步骤：
步骤S501:于叠层结构上形成辅助刻蚀层20，于辅助刻蚀层20上形成第二光刻胶层21，第二光刻胶层21覆盖第一区域和第二区域，如图13a和图13b所示；
步骤S502:对覆盖完第一区域的第二光刻胶层21进行曝光显影形成光刻图案，利用刻蚀工艺以于覆盖完第一区域的辅助刻蚀层20内形成掩膜，形成第三图案层，掩模开口与电容孔16侧壁上的第一电极层17的顶部轮廓相交，暴露电容孔16之间的叠层结构；
步骤S503：基于掩膜开口去除顶部支撑层15，第二牺牲层14，第一牺牲层12和中间支撑层13；
步骤S504：利用湿法工艺去除所述电容孔之间的非暴露的所述叠层结构中的所述牺牲层。如图14a、图14b或图10所示。
具体的，辅助刻蚀层20有助于将第二光刻胶层21上的光图形转移到顶部支撑层上，通过干法刻蚀工艺，通过掩膜开口去除该掩膜开口定义区域的顶部支撑层15，从而暴露出第二牺牲层14，采用湿法刻蚀去除第二牺牲层14，湿法刻蚀具有各向同性的有点，能够在只于顶部支撑层15打开释放窗口的情况下去除整层第二牺牲层14，同样的，在释放窗口竖直投影在中间支撑层13上的部分形成中间支撑层13上的释放窗口，同样采用湿法刻蚀通过去除第一区域内所有的第一牺牲层12。
在一个可选的实施例中，所述电容孔形成于所述第二区域的所述叠层结构上，所述第二区域上的所述叠层结构中的所述电容孔上的所述第三图案层不包括所述掩模开口。具体的，如图13a和图13b所示，由于仅对第一区域的第二光刻胶层21进行曝光显影，因此第三图案层上的掩模开口仅形成在第一区域上，第二区域上的所述第三图案层不包括所述掩模开口。最终使得仅第一区域的牺牲层被去除，第二区域的牺牲层被保留。
本发明在一个可选的实施例中还包括步骤S60，步骤S60具体的包括以下步骤：
步骤S601：于第一电极层17的表面形成介质层22，如图15a、图15b或图11所示；
步骤S602：于介质层22的表面形成第二电极层23，如图16a、图16b或图12所示。
具体的，介质层22可以选用为高K介质材料，以提高单位面积电容器的电容值，可以为ZrOx、HfOx、ZrTiOx、RuOx、SbOx、AlOx中的一种或上述材料所组成群组中的两种以上所形成的叠层。第二电极层23可以为包括金属氮化物及金属硅化物中的一种或两种所形成的导电性化合物，如氮化钛、硅化钛、硅化镍等。
综上所述，在晶圆10的处理过程中，仅去除晶圆10中第一区域的第一牺牲层12及第二牺牲层14，而位于晶圆10边缘的第二区域或完全不形成电容孔16，或不打开释放窗口而不去除第一牺牲层12及第二牺牲层14，因此晶圆10边缘第二区域内牺牲层则不会被去除，避免了晶圆10边第二区域中出现不接触底部支撑层11的电容，因此不容易出现坍塌且脱落的缺陷，也不会在刻蚀腔中飘散，减少出现飘散的缺陷导致其他完整的芯片出现缺陷的情况，提高良率。
通过在第二区域上的切割道区域设置凹槽，并且凹槽表面形成有第一电极层，一方面使得凹槽下方的对准标记更容易被设备识别，提高后续工艺的对准精度；另一方面在湿法去除叠层结构上的牺牲层时，凹槽表面的第一电极层对第二区域的牺牲层有保护作用，防止被各向同性的湿法刻蚀去除；并且所述凹槽与电容孔在同一刻蚀工艺中形成，所述电容孔上的第一电极层和所述凹槽上的第一电极层在同一工艺中形成简化了工艺步骤，节约了工艺成本。
以上实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。

Claims (11)

1.一种半导体结构的制备方法，其特征在于，包括以下步骤：
提供晶圆，所述晶圆限定有第一区域和第二区域，所述第一区域内形成有完整芯片，所述第二区域内形成有残缺芯片；
在所述第一区域和所述第二区域上形成叠层结构，所述叠层结构包括支撑层和牺牲层；
在所述第一区域上的所述叠层结构内形成电容孔；
在所述电容孔表面及所述叠层结构的表面形成第一电极层；
通过在所述第一区域上的所述第一电极层上形成开口去除所述第一区域的所述电容孔之间的所述牺牲层，同时保留所述第二区域的所述牺牲层；其中，所述第二区域上的所述叠层结构内未形成所述电容孔，或者，所述第二区域上的所述第一电极层上未形成开口。
2.根据权利要求1所述的半导体结构的制备方法，其特征在于，
所述第一区域位于晶圆内部；
所述第二区域位于晶圆边缘。
3.根据权利要求2所述的半导体结构的制备方法，其特征在于，所述在所述第一区域上的所述叠层结构内形成电容孔包括如下步骤：
在所述叠层结构上形成第一图案层，所述第一图案层包括沿第一方向排列的第一线条；
在所述第一图案层上形成填充层；
在所述填充层上形成第二图案层，所述第二图案层包括沿第二方向排列的第二线条；
所述第一方向与所述第二方向的夹角为锐角或钝角；
利用所述第一线条和所述二线条为掩模刻蚀所述叠层结构，在所述叠层结构中形成所述电容孔。
4.根据权利要求3所述的半导体结构的制备方法，其特征在于，还包括：
在所述第二区域上的所述叠层结构上形成所述第一线条、所述填充层和所述第二线条；
在所述第二线条上形成掩模层，所述掩模层覆盖所述第二区域上的所述第二线条；
利用所述第一线条、所述二线条和所述掩模层为掩模刻蚀所述叠层结构，在所述第一区域上的叠层结构中形成所述电容孔。
5.根据权利要求2所述的半导体结构的制备方法，其特征在于，所述通过在所述第一电极层上形成开口去除所述电容孔之间的所述牺牲层，保留所述第二区域的所述牺牲层包括如下步骤：
在所述电容孔上形成第三图案层，所述第三图案层包括掩模开口；
所述掩模开口与所述电容孔侧壁上的所述第一电极层的顶部轮廓相交，暴露所述电容孔之间的叠层结构；
利用所述第三图案层去除所述暴露的叠层结构；
利用湿法工艺去除所述电容孔之间的非暴露的所述叠层结构中的所述牺牲层。
6.根据权利要求5所述的半导体结构的制备方法，其特征在于，
所述电容孔形成于所述第二区域的所述叠层结构上；
所述第二区域上的所述叠层结构中的所述电容孔上的所述第三图案层不包括所述掩模开口。
7.根据权利要求1-6任一所述的半导体结构的制备方法，其特征在于，还包括：
所述第二区域还包括切割道区域，所述切割道区域与所述第一区域相邻；
在所述切割道区域的所述叠层结构上形成凹槽，所述凹槽表面形成有所述第一电极层。
8.根据权利要求7所述的半导体结构的制备方法，其特征在于，还包括：
所述凹槽与所述电容孔在同一刻蚀步骤中形成。
9.根据权利要求7所述的半导体结构的制备方法，其特征在于，还包括：
对准标记形成在所述切割道区域。
10.根据权利要求1所述的半导体结构的制备方法，其特征在于，还包括：
所述叠层结构包括从晶圆表面依次形成的底部支撑层，第一牺牲层，中部支撑层，第二牺牲层和顶部支撑层。
11.根据权利要求1所述的半导体结构的制备方法，其特征在于，还包括：
在所述第一电极层的表面形成介质层；
在所述介质层的表面形成第二电极层。
CN201911199853.1A 2019-11-29 2019-11-29 半导体结构的制备方法 Active CN112885772B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201911199853.1A CN112885772B (zh) 2019-11-29 2019-11-29 半导体结构的制备方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201911199853.1A CN112885772B (zh) 2019-11-29 2019-11-29 半导体结构的制备方法

Publications (2)

Publication Number Publication Date
CN112885772A CN112885772A (zh) 2021-06-01
CN112885772B true CN112885772B (zh) 2023-01-31

Family

ID=76038461

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201911199853.1A Active CN112885772B (zh) 2019-11-29 2019-11-29 半导体结构的制备方法

Country Status (1)

Country Link
CN (1) CN112885772B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114068422A (zh) * 2020-08-05 2022-02-18 长鑫存储技术有限公司 半导体结构的制作方法及半导体结构
CN116546877B (zh) * 2023-07-07 2023-12-05 长鑫存储技术有限公司 半导体结构的制备方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002231900A (ja) * 2001-02-01 2002-08-16 Mitsubishi Electric Corp 半導体装置およびその製造方法
CN108717936A (zh) * 2018-06-27 2018-10-30 长鑫存储技术有限公司 双面电容器结构及其制备方法
CN109062011A (zh) * 2018-07-26 2018-12-21 长鑫存储技术有限公司 光刻方法、刻蚀方法及半导体结构

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4353685B2 (ja) * 2002-09-18 2009-10-28 株式会社ルネサステクノロジ 半導体装置
KR102421733B1 (ko) * 2015-09-08 2022-07-15 삼성전자주식회사 에지 칩을 갖는 반도체 소자 형성 방법 및 관련된 소자

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002231900A (ja) * 2001-02-01 2002-08-16 Mitsubishi Electric Corp 半導体装置およびその製造方法
CN108717936A (zh) * 2018-06-27 2018-10-30 长鑫存储技术有限公司 双面电容器结构及其制备方法
CN109062011A (zh) * 2018-07-26 2018-12-21 长鑫存储技术有限公司 光刻方法、刻蚀方法及半导体结构

Also Published As

Publication number Publication date
CN112885772A (zh) 2021-06-01

Similar Documents

Publication Publication Date Title
US6611045B2 (en) Method of forming an integrated circuit device using dummy features and structure thereof
US10474027B2 (en) Method for forming an aligned mask
US7319073B2 (en) Method of reducing silicon damage around laser marking region of wafers in STI CMP process
US6146969A (en) Printing optimized global alignment mark at contact/via layers
CN112885772B (zh) 半导体结构的制备方法
KR100924611B1 (ko) 반도체 소자의 미세 패턴 형성방법
JP2010080769A (ja) 半導体装置の製造方法
JP4627448B2 (ja) 半導体装置及び半導体装置の製造方法
JP2011086771A (ja) 半導体装置およびその製造方法
US20050118785A1 (en) Method for forming alignment pattern of semiconductor device
JP4330523B2 (ja) スプリットゲート型フラッシュメモリ素子のダミー層の形成方法
JP2010206140A (ja) 半導体装置の製造方法
KR100475123B1 (ko) 자기 정렬된 컨택 패드 분리를 위한 화학적 기계적 평탄화공정
JP2004214670A (ja) 半導体素子のキー整列方法
JP2010245374A (ja) 半導体装置及びその製造方法
JP2010232669A (ja) 半導体装置及び半導体製造方法
US20230245934A1 (en) Testkey structure for semiconductor device
KR100681679B1 (ko) 반도체 소자 제조 방법
US20230345724A1 (en) Semiconductor memory device and method of fabricating the same
CN111354630B (zh) 半导体结构及其制造方法
US8507378B2 (en) Method and structure for self aligned contact for integrated circuits
KR100946023B1 (ko) 반도체 소자의 정렬키 및 이의 형성 방법
KR100293378B1 (ko) 반도체 장치의 제조방법
KR100955929B1 (ko) 반도체소자의 게이트 버퍼스페이서 형성방법
KR100386453B1 (ko) 반도체 장치의 에지 비드 제거 방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant