JP2004214670A - 半導体素子のキー整列方法 - Google Patents
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Abstract
【課題】後続のフォト工程における誤整列を防止するためのキーの形成工程においてフォト及びエッチング工程を省略する方法を提供する。
【解決手段】スクライブレーン領域111とメインチップ領域112とに区分される半導体基板110上に整列キーを形成するために酸化膜120を蒸着する。次に、Nウェルイオン注入マスクを利用して前記酸化膜120を選択的にエッチングし、前記スクライブレーン領域111に領域キー及び第1整列キーを同時に形成する。前記酸化膜120が除去された領域にNウェルイオン注入を実行し、Pウェルイオン注入マスクを利用してNウェル形成工程時、前記酸化膜120除去により既設定された領域キーの内部にPウェルマスクを利用したシリコンエッチングで第2整列キー220を形成する。
【選択図】図2g
【解決手段】スクライブレーン領域111とメインチップ領域112とに区分される半導体基板110上に整列キーを形成するために酸化膜120を蒸着する。次に、Nウェルイオン注入マスクを利用して前記酸化膜120を選択的にエッチングし、前記スクライブレーン領域111に領域キー及び第1整列キーを同時に形成する。前記酸化膜120が除去された領域にNウェルイオン注入を実行し、Pウェルイオン注入マスクを利用してNウェル形成工程時、前記酸化膜120除去により既設定された領域キーの内部にPウェルマスクを利用したシリコンエッチングで第2整列キー220を形成する。
【選択図】図2g
Description
本発明は半導体素子の製造方法に関するものであり、より詳細には、半導体キー工程時の、後続のフォト工程における誤整列を防止するための半導体素子のキー整列方法に関するものである。
一般的に、半導体のキー形成工程は、後続のフォト工程での誤整列を防止するために実施する。
従来のキー形成工程は、付加的なレティクル(reticle)及び追加工程を利用して後続で進行するNウェルイオン注入用フォト工程、Pウェルイオン注入用フォト工程及び素子の局部的アイソレーション用フォト工程の進行時、キー誤整列を防止するための方法で、メインチップとメインチップの間のスクライブレーンに整列キーをシリコンエッチングして形成した後使用した。
前述のスクライブレーンとは、加工したウエハーをチップに組立てるためにダイを切断する過程で、周辺素子に影響を与えないで切断できるように形成する適当な幅の空間をいう。
このような、スクライブレーンの幅はテストパターンの広さによって100μmから240μmまで適用される。しかし、ダイの大きさが小さいほどスクライブレーン幅が実際の有効なダイの数に少なからぬ影響を与えるため、主に100μmまたは120μmの幅にスクライブレーンを作る。
また、スクライブレーンにはテストパターン以外にフォト工程の進行のための多様な形態のウエハー整列キーが挿入される。このスクライブレーンにはレーザーステップ整列マーク、フィールドイメージ整列マーク、K−TV、ダイを載置させるためのターゲット、オーバーレイバーニヤ、ディストーションバーニヤ、ローテーションバーニヤなどのステッパーの種類に多様な形状が存在する。
図1aないし図1fは従来の技術による半導体素子のキー整列方法を示す断面図である。
まず、図1aに示すように、半導体基板10上に後続するイオン注入工程の進行時シリコン表面の損傷を防止するための酸化膜20を蒸着する。半導体基板10は2種類の部分に分けられるが、これはスクライブレーン領域11とメインチップ領域12である。スクライブレーン領域11にはウエハー整列キー60(図1c参照)が形成され、メインチップ領域12には半導体素子が形成される。
図1bに示すように、酸化膜20上に後続のフォト工程の進行時、キー整列のためのキーフォト工程を実施し、続いてキーレティクルを利用した選択的シリコンエッチング工程を実施してシリコンウエハー10にウエハー整列キー60を形成する。この時、メインチップ領域12にはフォトレジスト30が残留するので、スクライブレーン領域11にだけシリコン表面との段差が、約500〜1500Å程度生じるようにシリコンエッチングを実施する。
図1cに示すように、シリコンウエハー10に形成されたウエハー整列キー60を利用してNウェルフォト工程を進行すると、誤整列なく正確に進行される。次に、メインチップ領域12の特定Nウェル開放領域にはNウェルフォトレジスト40を利用してイオン注入を実施する。
図1dに示すように、イオン注入工程の進行後、フォトレジスト除去工程を実施する。
図1eに示すように、Nウェル工程の進行後、Pウェルフォトレジスト50を利用したPウェルイオン注入工程を進行する。この時、キー整列は図1bでシリコンウエハー10上に形成した整列キー60を利用して実施する。
図1fに示すように、図1eでPウェルイオン注入工程のためのPウェルフォトレジスト50を除去してN/Pウェル工程を完了する。 以後に実施される素子の局部的アイソレーションのためのフォト工程も、図1bで形成した整列キー60を利用する。
しかし、図1aないし図1fを参照して前述した従来の技術による半導体素子のキー整列方法では、キーフォト工程及び選択的エッチング工程をさらに進行しなければならないし、キーフォト工程を進行のために別途のレティクルを製作しなければならない短所がある。
前述の問題点を解決するためになされた本発明の目的は、従来の半導体キー工程時に後続のフォト工程での誤整列を防止でき、特に、従来のキーフォト及びエッチング工程を省略することによって、追加のレティクル製作費用なしで、従来に使用するNウェル及びPウェルレティクル及び従来の工程を利用して半導体素子のキー整列方法を提供することにある。
また、本発明の他の目的は、Nウェルイオン注入マスクを利用してウエハーの全面に蒸着済みの酸化膜を、選択的エッチング方法でスクライブレーン領域に領域キー及び第1整列キーと共に形成できる半導体素子のキー整列方法を提供することにある。
さらに、本発明の他の目的は、酸化膜が除去された領域に従来の半導体素子の製造工程と同様にNウェルイオン注入を実施できる半導体素子のキー整列方法を提供することにある。 さらに、本発明の他の目的は、Pウェルイオン注入マスクを利用したNウェル工程時、酸化膜除去により既形成された領域キーの内部にPウェルマスクを利用した酸化膜/シリコンの二重エッチング方法を利用して第2整列キーを形成することによって、後続のフォト工程進行時での誤整列を防止できる半導体素子のキー整列方法を提供することにある。
これらの目的を達成するための本発明に係る半導体素子のキー整列方法は、スクライブレーン領域とメインチップ領域に区分された半導体基板を準備する段階と、前記半導体基板上に整列キーを形成するために酸化膜を蒸着する段階と、Nウェルイオン注入マスクを利用して前記酸化膜を選択的にエッチングし、前記スクライブレーン領域に領域キー及び第1整列キーを同時に形成する段階と、前記酸化膜が除去された領域にNウェルイオン注入を実行する段階と、Pウェルイオン注入マスクを利用してNウェル形成工程時、前記酸化膜除去により既設定された領域キーの内部にPウェルマスクを利用したシリコンエッチングで第2整列キーを形成する段階と、を含むことを特徴とする。
ここで、前記シリコンエッチング段階で酸化膜とシリコンは、二重にエッチングされることが良い。
また、前記Nウェル形成工程時、前記酸化膜の厚さは、約800〜1500Å程度に蒸着されることが良い。
また、前記Nウェルイオンを注入する段階以前に、前記Nウェルイオンの注入マスクとして用いたフォトレジストを除去する段階をさらに含むことが好ましい。
また、前記Pウェルイオンを注入する段階以前に、前記Pウェルイオン注入マスクとして用いたフォトレジストを除去する段階をさらに含むことが好ましい。
さらに、前記メインチップ領域に対するNウェルの選択的エッチング工程の進行時、スクライブレーン領域を選択的にエッチングして前記酸化膜の段差を利用した前記領域キー及び前記第1整列キーを同時に形成することが好ましい。
またさらに、前記Nウェルフォト及び選択的エッチング工程で形成される前記領域キーは正方形態で40μmないし90μmの大きさを有し、前記スクライブレーンの前記第2整列キーが形成される部分の前記酸化膜は除去されることが好ましい
またさらに、前記Pウェルフォト工程時半導体基板の整列は、スクライブレーン上に形成された前記第1整列キーを利用して整列し、以後Pウェルイオン注入フォトを利用した酸化膜の選択的エッチング時Nウェルフォト工程を利用して前記酸化膜を除去した前記領域キー内に前記第2整列キーを形成することが好ましい。
また、前記Pウェルフォト工程時前記スクライブレーン領域上に形成される前記第2整列キーは、前記第1整列キーの整列を通じて前記酸化膜が除去された前記領域キー内に正確に整列されることが良い。
また、前記Pウェルイオン注入のための前記酸化膜除去工程を利用して前記第2整列キーをパターンとするシリコンエッチングが前記酸化膜エッチングと同時に進行されることが良い。
さらに、前記第2整列キーの形成のための前記シリコンエッチングが酸化膜対シリコンのエッチング選択比が約0.8ないし1.2程度に進行されることによって、前記第2整列キーがパターニングされる部分のシリコンは約800〜1500Å程度にエッチングすることが好ましい。
さらに、前記Pウェル工程時前記スクライブレーン領域上に形成される前記第2整列キーの形状は前記第1整列キーと同一な形態を持つことによって、LOCOSなどの後続のフォト工程の進行時前記第2整列キーを利用したマスク整列が可能であることが好ましい。
本発明によれば、従来の半導体キー工程時、後続のフォト工程で誤整列を防止でき、特に、従来のキーフォト及びエッチング工程を省略することによって、追加のレティクル製作費用なしで、従来に使用するNウェル及びPウェルレティクル及び従来の工程を利用して酸化膜/シリコンの二重エッチング工程を利用できる。 また、Nウェルイオン注入マスクを利用してウエハーの全面に蒸着済みの酸化膜を選択的エッチング方法でスクライブレーン領域に領域キー及び第1整列キーを同時に形成できる。そして、酸化膜が除去された領域に従来の半導体素子の製造工程と同様にNウェルイオン注入を実施できる。
さらに、Pウェルイオン注入マスクを利用してNウェル工程時、酸化膜除去により既形成された領域キーの内部にPウェルマスクを利用した酸化膜/シリコンの二重エッチングのシリコンエッチング方法を利用して第2整列キーを形成することによって、後続のフォト工程の進行時誤整列を防止できる。
またさらに、後続のフォト工程の進行時スクライブレーンに形成された第2整列キーを利用して、キーレティクルを利用したフォト工程がなくても正確な整列が可能である。
以下、図面を参照しながら本発明を実施するための最良の形態(以下、実施形態という)について説明する。また、この実施形態は本発明の権利範囲を限定するものではなく、例示として提示したものにすぎない。
図2aないし図2g、図3a及び図3bは、本発明の好ましい実施形態に係る酸化膜/シリコンの二重エッチング工程を利用する半導体素子のキー整列方法を示す断面図及び平面図である。
まず、図2aに示すように、半導体基板110上に酸化膜120を約800〜1500Å程度の厚さに蒸着する。この時、酸化膜120は後続のシリコンエッチング工程を進行する時、エッチング防止膜で利用するので、本発明の好ましい実施形態では従来技術に比べて500Å以上に厚く蒸着する。
そして、図2bに示すように、選択的にNウェルイオン注入を所定の領域に進行するために、Nウェルフォト工程を実施する。この時、従来の方法では、メインチップ領域112の特定部分にだけNウェルが露出されるので、スクライブレーン領域111では後続のキー整列のためのキー形成工程は実施しない。反面、本発明の好ましい実施形態では、Nウェルフォト工程を利用した酸化膜120のエッチング方法で、スクライブレーン領域111に整列キーを形成する。このようなスクライブ領域111は、広く完全に露出された形態の領域キー210が形成される領域114と第1整列キー200が形成される領域113に区分される。
したがって、本発明の好ましい実施形態によれば、Nウェルレティクル製作時、従来のNウェルイオン注入が進行されるメインチップ領域112のNウェルイオン注入領域以外のスクライブレーンに、前述した2個のキーを挿入してレティクルを製作すれば、追加的な費用なしで工程の進行が可能である。 続いて、図2cに示すように、領域キー形成領域114にはNウェルイオン注入工程を利用した選択的エッチング工程で酸化膜120を除去して、シリコン表面が完全に露出された領域キー210を形成する。これと共に、第1整列キー形成領域113には選択的エッチングにより、酸化膜段差による第1整列キー200が形成される。
本発明の好ましい実施形態によれば、Nウェルフォト及び選択的エッチング方法で形成される領域キー210は、正方形態で40μmないし90μmの大きさを有する。一方、スクライブレーン111の第2整列キー220が形成される部分の酸化膜120は除去される。
以後、メインチップ領域112及び酸化膜120がないスクライブレーン領域111には、Nウェルイオン注入工程が同時に進行される。しかし、前述したNウェルイオン注入が進行されたスクライブレーンのキー形成部分は、半導体素子が形成される部分ではないので問題にならない。
次の段階では、図2dに示すように、使用したNウェルフォトレジスト140を除去してNウェル形成工程を完了する。
そして、図2eに示すように、Nウェルフォト工程の進行後、Pウェルフォト工程を進行する。この時フォト工程のためのウエハー整列は、Nウェルフォト工程を利用した選択的エッチング工程で形成した第1整列キー200を利用して進行する。以後、Pウェルフォト工程はメインチップ領域112のPウェルが形成される領域と共に、図2bで形成した領域キー形成領域114にもLOCOSフォト工程などの後続するキー整列のための第2整列キー220形成工程を進行する。
続いて、図2gに示すように、メインチップ領域112のPウェルが形成される領域は酸化膜120が残っているゾーンであり、後続のPウェルイオン注入のための酸化膜120を選択的にエッチングしてシリコンウエハー110を露出させる。この時、領域キー形成領域114には追加的な第2整列キー220形成のためのフォトレジストが存在して、Pウェルイオン注入のための選択的エッチング時、酸化膜120がエッチングされる代わりにシリコンウエハーの表面がエッチングされる。
したがって、工程の追加なく、シリコン表面に後続のフォト工程を進行するための第2整列キー220を作ることができる。以後、イオン注入でPウェルを形成する。
次に、図2gに示すように、図2fで使われたPウェルフォトレジスト150を除去して工程を完了する。以後LOCOSなどの後続のフォト工程は、領域キー形成領域114に形成された第2整列キー220を利用して進行することができる。
本発明の好ましい実施形態によれば、Pウェル形成工程時、スクライブレーン領域111上に形成される第2整列キー220の形状が第1整列キー200と同様の形態を持つことによって、LOCOSなどの後続のフォト工程の進行時第2整列キー220を利用したマスク整列が可能である。
図3a及び図3cは、図2aないし2gに示す本発明の好ましい実施形態に係る酸化膜/シリコンの二重エッチング工程を利用する半導体素子のキー整列方法によって形成された整列キーの平面図である。
本発明の好ましい実施形態は、半導体工程で整列を必要とする全ての工程に適用して本発明の目的を達成することができる。
110 半導体基板、111 スクライブレーン領域、112 メインチップ領域、120 酸化膜、200 第1整列キー、210 領域キー、220 第2整列キー。
Claims (12)
- スクライブレーン領域とメインチップ領域に区分された半導体基板を準備する段階と、
前記半導体基板上に整列キーを形成するために酸化膜を蒸着する段階と、
Nウェルイオン注入マスクを利用して前記酸化膜を選択的にエッチングし、前記スクライブレーン領域に領域キー及び第1整列キーを同時に形成する段階と、
前記酸化膜が除去された領域にNウェルイオン注入を実行する段階と、
Pウェルイオン注入マスクを利用してNウェル形成工程時、前記酸化膜除去により既設定された領域キーの内部にPウェルマスクを利用したシリコンエッチングで第2整列キーを形成する段階と、を含むことを特徴とする半導体素子のキー整列方法。 - 前記シリコンエッチング段階で酸化膜とシリコンは、二重にエッチングされることを特徴とする請求項1に記載の半導体素子のキー整列方法。
- 前記Nウェル形成工程時、前記酸化膜の厚さは、約800〜1500Å程度に蒸着されることを特徴とする請求項1に記載の半導体素子のキー整列方法。
- 前記Nウェルイオンを注入する段階以前に、前記Nウェルイオンの注入マスクとして用いたフォトレジストを除去する段階をさらに含むことを特徴とする請求項1に記載の半導体素子のキー整列方法。
- 前記Pウェルイオンを注入する段階以前に、前記Pウェルイオン注入マスクとして用いたフォトレジストを除去する段階をさらに含むことを特徴とする請求項1に記載の半導体素子のキー整列方法。
- 前記メインチップ領域に対するNウェルの選択的エッチング工程の進行時、スクライブレーン領域を選択的にエッチングして前記酸化膜の段差を利用した前記領域キー及び前記第1整列キーを同時に形成することを特徴とする請求項1に記載の半導体素子のキー整列方法。
- 前記Nウェルフォト及び選択的エッチング工程で形成される前記領域キーは正方形態で40μmないし90μmの大きさを有し、前記スクライブレーンの前記第2整列キーが形成される部分の前記酸化膜は除去されることを特徴とする請求項1に記載の半導体素子のキー整列方法。
- 前記Pウェルフォト工程時、半導体基板の整列は、スクライブレーン上に形成された前記第1整列キーを利用して整列し、以後Pウェルイオン注入フォトを利用した酸化膜の選択的エッチング時Nウェルフォト工程を利用して前記酸化膜を除去した前記領域キー内に前記第2整列キーを形成することを特徴とする請求項1に記載の半導体素子のキー整列方法。
- 前記Pウェルフォト工程時、前記スクライブレーン領域上に形成される前記第2整列キーは、前記第1整列キーの整列を通じて前記酸化膜が除去された前記領域キー内に正確に整列されることを特徴とする請求項1に記載の半導体素子のキー整列方法。
- 前記Pウェルイオン注入のための前記酸化膜除去工程を利用して前記第2整列キーをパターンとするシリコンエッチングが前記酸化膜エッチングと同時に進行されることを特徴とする請求項9に記載の半導体素子のキー整列方法。
- 前記第2整列キーの形成のための前記シリコンエッチングが酸化膜対シリコンのエッチング選択比が約0.8ないし1.2程度に進行されることによって、前記第2整列キーがパターニングされる部分のシリコンは約800〜1500Å程度にエッチングすることを特徴とする請求項9に記載の半導体素子のキー整列方法。
- 前記Pウェル工程時、前記スクライブレーン領域上に形成される前記第2整列キーの形状は前記第1整列キーと同一な形態を持つことによって、LOCOSなどの後続のフォト工程の進行時、前記第2整列キーを利用したマスク整列が可能であることを特徴とする請求項9に記載の半導体素子のキー整列方法。
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