KR102378837B1 - 반도체 장치 및 이를 포함하는 반도체 패키지 - Google Patents

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KR102378837B1
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    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Abstract

반도체 장치 및 이를 포함하는 반도체 패키지가 제공된다. 반도체 장치는, 반도체 칩 영역과, 반도체 칩 영역을 감싸는 스크라이브 라인 영역을 포함하는 기판, 기판 상에, 반도체 칩 영역 및 스크라이브 라인 영역에 걸쳐 배치되는 제1 절연막으로, 제1 면, 제1 면과 마주보는 제2 면, 제1 면과 제2 면을 연결하는 제3 면, 및 제3 면과 마주보고 제1 면과 제2 면을 연결하는 제4 면을 포함하는 제1 절연막 및 제1 절연막의 제2 면과 제1 절연막의 제4 면에 형성되고, 기판을 노출시키는 개구부를 포함하고, 개구부는 스크라이브 라인 영역에 형성되고, 제1 절연막의 제1 면과 제1 절연막의 제3 면은, 기판을 노출시키는 개구부를 포함하지 않는다.

Description

반도체 장치 및 이를 포함하는 반도체 패키지{Semiconductor device and semiconductor package comprising the same}
본 발명은 반도체 장치 및 이를 포함하는 반도체 패키지에 관한 것이다.
최근, 반도체 장치는 소형화 되고, 고성능화 되고 있다. 이에 따라, 반도체 장치에는, 저유전율 절연막이 이용될 수 있다.
반도체 장치를 패키징하기 위해 반도체 장치를 절단하는 경우, 반도체 장치에 물리적인 스트레스가 가해질 수 있다. 한편, 반도체 장치에 저유전율 절연막이 이용되는 경우, 저유전율 절연막 아래에 배치되는 배선의 뜯김(peeling) 현상이 발생될 수 있다.
본 발명이 해결하고자 하는 기술적 과제는 반도체 장치의 일면에만 개구부를 형성하여 반도체 장치의 수율을 향상시킬 수 있는 반도체 장치 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예들에 따른 반도체 장치는, 반도체 칩 영역과, 반도체 칩 영역을 감싸는 스크라이브 라인 영역을 포함하는 기판, 기판 상에, 반도체 칩 영역 및 스크라이브 라인 영역에 걸쳐 배치되는 제1 절연막으로, 제1 면, 제1 면과 마주보는 제2 면, 제1 면과 제2 면을 연결하는 제3 면, 및 제3 면과 마주보고 제1 면과 제2 면을 연결하는 제4 면을 포함하는 제1 절연막 및 제1 절연막의 제2 면과 제1 절연막의 제4 면에 형성되고, 기판을 노출시키는 개구부를 포함하고, 개구부는 스크라이브 라인 영역에 형성되고, 제1 절연막의 제1 면과 제1 절연막의 제3 면은, 기판을 노출시키는 개구부를 포함하지 않는다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예들에 따른 반도체 장치는, 반도체 칩 영역과, 상기 반도체 칩 영역을 감싸는 스크라이브 라인 영역을 포함하는 기판, 상기 기판 상에, 상기 반도체 칩 영역 및 상기 스크라이브 라인 영역에 걸쳐 배치되는 제1 절연막으로, 제1 면, 상기 제1 면과 마주보는 제2 면, 상기 제1 면과 상기 제2 면을 연결하는 제3 면, 및 상기 제3 면과 마주보고 상기 제1 면과 상기 제2 면을 연결하는 제4 면을 포함하는 제1 절연막 및 상기 제1 절연막 상에 배치되고, 상기 반도체 칩 영역 및 상기 스크라이브 라인 영역에 걸쳐 배치되는 패시베이션 막을 포함하고, 상기 제1 절연막의 제1 면은, 상기 스크라이브 라인 영역에 위치하고, 상기 패시베이션 막으로부터 돌출되고, 제1 폭을 갖는 상기 제1 절연막의 제1 부분과, 상기 스크라이브 라인 영역에 위치하고, 상기 패시베이션 막으로부터 돌출되고, 상기 제1 폭보다 작은 제2 폭을 갖는 상기 제1 절연막의 제2 부분에 의해 정의되고, 상기 제1 절연막의 제2 면은, 상기 스크라이브 라인 영역에 위치하고, 상기 패시베이션 막으로부터 돌출되고, 상기 제1 폭보다 작은 제3 폭을 갖는 상기 제1 절연막의 제3 부분에 의해 정의될 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예들에 따른 반도체 패키지는, 반도체 패키지 기판 및 상기 반도체 패키지 기판에 실장된 반도체 장치를 포함하고, 상기 반도체 장치는, 반도체 칩 영역과, 상기 반도체 칩 영역을 감싸는 스크라이브 라인 영역을 포함하는 기판, 상기 기판 상에, 상기 반도체 칩 영역 및 상기 스크라이브 라인 영역에 걸쳐 배치되는 제1 절연막으로, 제1 면, 상기 제1 면과 마주보는 제2 면, 상기 제1 면과 상기 제2 면을 연결하는 제3 면, 및 상기 제3 면과 마주보고 상기 제1 면과 상기 제2 면을 연결하는 제4 면을 포함하는 제1 절연막 및 상기 제1 절연막 상에 배치되고, 상기 반도체 칩 영역 및 상기 스크라이브 라인 영역에 걸쳐 배치되는 패시베이션 막을 포함하고, 상기 제1 절연막의 제1 면은, 상기 스크라이브 라인 영역에 위치하고, 상기 패시베이션 막으로부터 돌출되고, 제1 폭을 갖는 제1 부분과, 상기 스크라이브 라인 영역에 위치하고, 상기 패시베이션 막으로부터 돌출되고, 상기 제1 폭보다 작은 제2 폭을 갖는 제2 부분에 의해 정의되고, 상기 제1 절연막의 제3 면은, 상기 스크라이브 라인 영역에 위치하고, 상기 패시베이션 막으로부터 돌출되고, 상기 제1 폭보다 작은 제3 폭을 갖는 제3 부분에 의해 정의될 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치들이 집적된 기판을 도시한 도면으로, 기판이 절단되기 전의 도면이다.
도 2는 도 1의 K 영역의 확대도이다.
도 3은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 4는 도 3의 A-A' 선을 따라 절단한 단면도이다.
도 5는 도 3의 B-B' 선을 따라 절단한 단면도이다.
도 6은 도 3의 C-C' 선을 따라 절단한 단면도이다.
도 7은 도 3의 D-D' 선을 따라 절단한 단면도이다.
도 8은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 도면이다.
도 9은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치들이 집적된 기판을 도시한 도면이다.
도 10 내지 도 14는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 15는 도 14까지의 반도체 장치의 제조 공정이 수행된 후, 도 9의 J 영역을 확대한 확대도이다.
이하에서, 도 1 내지 도 7을 참조하여 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치에 대해 설명한다.
도 1은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치(도 3의 1100)들이 집적된 기판(100)을 도시한 도면으로, 기판(100)이 절단되기 전의 도면이다. 도 2는 도 1의 K 영역의 확대도이다. 도 2에서는 도시의 명확성을 위해, 절단 라인(SL), 기판(100), 제3 절연막(115), 제1 정렬 키(201), 제2 정렬 키(202), 제3 정렬 키(203), 제4 정렬 키(204) 및 패시베이션 막(117)만을 도시하였다.
도 1 및 도 2를 참조하면, 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 기판(100)은, 반도체 칩 영역(I)과 스크라이브 라인 영역(II)을 포함할 수 있다.
반도체 칩 영역(I)은 기판(100)에 복수개가 배치될 수 있다. 복수개의 반도체 칩 영역(I) 각각은, 스크라이브 라인 영역(II)에 의해 서로 이격될 수 있다. 반도체 칩 영역(I)은 예를 들어, 반도체 칩 배선(도 4의 105), 하부 배선 구조체(도 4의 121), 상부 배선 구조체(도 4의 122) 및 재배선 층(도 4의 123) 을 포함할 수 있다.
스크라이브 라인 영역(II)은, 반도체 칩 영역(I)을 감싸도록 위치하는 영역일 수 있다. 예를 들어, 스크라이브 라인 영역(II)은, 반도체 칩 영역(I)의 둘레를 따라 위치하는 영역일 수 있다. 스크라이브 라인 영역(II)은, 절단 라인(SL)을 포함할 수 있다. 절단 라인(SL)은, 후속 공정에서, 도 3을 참조하여 설명할 반도체 장치(1100)를 제조하기 위해 기판(100)을 절단하기 위한 라인일 수 있다.
제3 절연막(115) 및 패시베이션 막(117)은, 기판(100)의 반도체 칩 영역(I) 및 스크라이브 라인 영역(II)에 걸쳐 배치될 수 있다. 이에 대한 자세한 사항은, 도 4 내지 도 7을 참조하여 후술한다.
제1 정렬 키(201), 제2 정렬 키(202), 제3 정렬 키(203) 및 제4 정렬 키(204)는, 스크라이브 라인 영역(II)에 배치될 수 있다. 제1 정렬 키(201), 제2 정렬 키(202), 제3 정렬 키(203) 및 제4 정렬 키(204)는, 인접하는 반도체 칩 영역(I)들 사이에 배치될 수 있다.
절단 라인(SL)은, 제1 정렬 키(201), 제2 정렬 키(202), 제3 정렬 키(203) 및 제4 정렬 키(204)를 통과할 수 있다. 따라서, 후속 공정에서 기판(100)이 절단 라인(SL)을 따라 절단되어 반도체 장치(도 3의 1100)가 형성되는 경우, 제1 정렬 키(201), 제2 정렬 키(202), 제3 정렬 키(203) 및 제4 정렬 키(204) 각각은 이등분 될 수 있다. 기판(100)이 절단 라인(SL)을 따라 절단되어 형성된 반도체 장치(도 3의 1100)는, 스크라이브 라인 영역(II)의 일부와 반도체 칩 영역(I)을 포함할 수 있다.
도 3은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치(1100)를 설명하기 위한 도면이다. 도 3은, 도 1 및 도 2의 기판(100)이 절단 라인(SL)을 따라 절단된 후 형성된 반도체 장치(1100)를 설명하기 위한 도면일 수 있다. 도 3에서는 도시의 명확성을 위해, 기판(100), 제3 절연막(115), 패시베이션 막(117), 제1 정렬 키(201), 제2 정렬 키(202), 제3 정렬 키(203) 및 제4 정렬 키(204)만을 도시하였다. 도 4는 도 3의 A-A' 선을 따라 절단한 단면도이다. 도 5는 도 3의 B-B' 선을 따라 절단한 단면도이다. 도 6은 도 3의 C-C' 선을 따라 절단한 단면도이다. 도 7은 도 3의 D-D' 선을 따라 절단한 단면도이다.
도 3 내지 도 7을 참조하면, 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치(1100)는, 기판(100)의 스크라이브 라인 영역(II)의 일부와 반도체 칩 영역(I)을 포함할 수 있다.
반도체 칩 영역(I)은, 반도체 칩을 포함할 수 있다. 반도체 칩은 예를 들어, 반도체 칩 배선(105), 하부 배선 구조체(121), 상부 배선 구조체(122) 및 재배선 층(123)을 포함할 수 있다.
반도체 칩은, 예를 들어, 메모리 칩, 로직 칩 등일 수 있다. 반도체 칩이 로직 칩일 경우, 수행하는 연산 등을 고려하여, 다양하게 설계될 수 있다. 반도체 칩이 메모리 칩일 경우, 메모리 칩은 예를 들어, 비휘발성 메모리 칩(non-volatile memory chip)일 수 있다. 구체적으로, 메모리 칩은 플래시 메모리 칩(flash memory chip)일 수 있다. 더욱 구체적으로, 메모리 칩은 낸드(NAND) 플래시 메모리 칩 또는 노어(NOR) 플래시 메모리 칩 중 어느 하나일 수 있다. 한편, 본 발명의 기술적 사상에 따른 메모리 장치의 형태가 이에 제한되는 것은 아니다. 본 발명의 기술적 사상의 몇몇 실시예에서, 메모리 칩은 PRAM(Phase-change Random-Access Memory), MRAM(Magneto-resistive Random-Access Memory), RRAM(Resistive Random-Access Memory) 중 어느 하나를 포함할 수도 있다.
기판(100)은, 베이스 기판과 에피층이 적층된 구조일 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 기판(100)은 실리콘 기판, 갈륨 비소 기판, 실리콘 게르마늄 기판, 세라믹 기판, 석영 기판, 또는 디스플레이용 유리 기판 등일 수도 있고, SOI(Semiconductor On Insulator) 기판일 수도 있다. 이하에서는, 예시적으로 실리콘 기판을 예로 든다. 또한, 기판(100)은 실리콘 기판 상에 절연막이 형성된 형태일 수도 있다.
기판(100)은, 반도체 칩 배선(105)을 포함할 수 있다. 반도체 칩 배선(105)은 예를 들어, 반도체 칩 영역(I)에 배치될 수 있다. 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치에서, 반도체 칩 배선(105)은 금속 배선인 것으로 설명하나, 이는 설명의 편이성을 위한 것일 뿐, 이에 제한되는 것은 아니다. 반도체 칩 배선(105)은 기판(100) 내에 형성되는 트랜지스터, 다이오드 등일 수 있고, 예를 들어, 트랜지스터의 게이트 전극 또는 트랜지스터의 소오스/드레인일 수 있음은 물론이다.
제1 절연막(111)은, 기판(100) 상에 배치될 수 있다. 제1 절연막(111)은, 반도체 칩 영역(I)과 스크라이브 라인 영역(II)에 걸쳐 배치될 수 있다.
제1 절연막(111)은, 실리콘 산화막보다 유전 상수가 낮은, 저유전 물질을 포함할 수 있다. 제1 절연막(111)은 약 1.0 내지 3.0의 유전 상수를 가질 수 있으며, 유기, 무기 및 유기-무기 하이브리드 물질 중 적어도 하나를 포함할 수 있다. 또한, 제1 절연막(111)은 다공성(porous) 또는 비다공성일 수 있다. 제1 절연막(111)은 예를 들어, 불순물이 도우프된 실리콘 산화막 계열 물질 또는 저유전율(Low-k)을 갖는 유기폴리머로 형성될 수 있다.
불순물이 도우프된 산화막 계열 물질은 예를 들어, 불소가 도핑된 산화막(fluorine-doped oxide 또는 FSG), 탄소가 도핑된 산화막, 실리콘 산화막, HSQ(hydrogen silsesquioxane; SiO:H), MSQ(methyl silsesquioxane; SiO:CH3) 또는 a-SiOC(SiOC:H) 등일 수 있다. 저유전율을 갖는 유기폴리머는, 예를 들어, 폴리알릴에테르계 수지, 환상 불소 수지, 실록산 공중합체, 불화 폴리알릴에테르계 수지, 폴리펜타플루오르스티렌(polypentafluorostylene), 폴리테트라플루오르스티렌계 수지, 불화 폴리이미드 수지, 불화 폴리나프탈렌(polynaphthalene fluride), 폴리사이드(polycide) 수지 등일 수 있다.
도면에서, 제1 절연막(111)이 단일막인 것으로 도시되었으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 제1 절연막(111)은 수직으로 적층된 절연막들과, 수직으로 적층된 절연막들 각각의 사이에 배치된 배리어막을 포함할 수 있다. 배리어막은 예를 들어, SiN, SiON, SiC, SiCN, SiOCH막, SiOC 및 SiOF과 같은 절연 물질을 포함할 수 있다.
하부 배선 구조체(121)는, 제1 절연막(111) 내에 배치될 수 있다. 하부 배선 구조체(121)는, 반도체 칩 영역(I)에 배치될 수 있다.
하부 배선 구조체(121)는, 반도체 칩 배선(105)과 전기적으로 연결될 수 있다. 하부 배선 구조체(121)는, 하부 배선 및 하부 비아를 포함할 수 있다. 하부 배선 구조체(121)의 하부 비아는, 하부 배선과 반도체 칩 배선(105) 사이에 개재될 수 있다. 도면에서, 하부 비아의 측벽이 수직의 기울기를 갖는 것으로 도시되었으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 하부 비아의 측벽은, 반도체 칩 배선(105)으로부터 임의의 기울기로 하부 배선을 향해 연장될 수도 있음은 물론이다.
하부 배선 구조체(121)는, 도전성 물질을 포함할 수 있다.
제2 절연막(113)은, 제1 절연막(111) 상에 배치될 수 있다. 제2 절연막(113)은, 반도체 칩 영역(I)과 스크라이브 라인 영역(II)에 걸쳐 배치될 수 있다.
제2 절연막(113)은, 예를 들어, 고밀도플라즈마(HDP) 산화막일 수 있다.
상부 배선 구조체(122)는, 제2 절연막(113) 내에 배치될 수 있다. 상부 배선 구조체(122)는, 반도체 칩 영역(I)에 배치될 수 있다.
상부 배선 구조체(122)는, 재배선 층(123)과 하부 배선 구조체(121)를 전기적으로 연결할 수 있다. 상부 배선 구조체(122)는, 상부 배선 및 상부 비아를 포함할 수 있다. 상부 배선 구조체(122)의 상부 비아는, 상부 배선과 하부 배선 구조체(121) 사이에 개재될 수 있다. 도면에서, 상부 비아의 측벽이 수직의 기울기를 갖는 것으로 도시되었으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 상부 비아의 측벽은, 하부 배선 구조체(121)로부터 임의의 기울기로 상부 배선을 향해 연장될 수도 있음은 물론이다.
상부 배선 구조체(122)는, 도전성 물질을 포함할 수 있다.
삽입막(131)은, 제2 절연막(113) 상에 배치될 수 있다. 삽입막(131)은, 반도체 칩 영역(I)과 스크라이브 라인 영역(II)에 걸쳐 배치될 수 있다. 삽입막(131)은, 상부 배선 구조체(122)의 적어도 일부를 노출시킬 수 있다.
삽입막(131)은, 제2 절연막(113)과 제3 절연막(115)에 대해 식각 선택성을 갖는 절연 물질을 포함할 수 있다. 삽입막(131)은, 예를 들어, 실리콘 질화막 또는 실리콘 산질화막일 수 있다.
제3 절연막(115)은, 삽입막(131) 상에 배치될 수 있다. 제3 절연막(115)은, 반도체 칩 영역(I)과 스크라이브 라인 영역(II)에 걸쳐 배치될 수 있다. 제3 절연막(115)은, 상부 배선 구조체(122)의 적어도 일부를 노출시킬 수 있다.
제3 절연막(115)은, 제1 면(115_1), 제2 면(115_2), 제3 면(115_3) 및 제4 면(115_4)을 포함할 수 있다. 제3 절연막(115)의 제1 면(115_1)과 제3 절연막(115)의 제2 면(115_2)은 서로 마주볼 수 있다. 제3 절연막(115)의 제3 면(115_3)은, 제3 절연막(115)의 제1 면(115_1)과 제3 절연막(115)의 제2 면(115_2)을 연결할 수 있다. 제3 절연막(115)의 제4 면(115_4)은, 제3 절연막(115)의 제3 면(115_3)과 마주보고, 제3 절연막(115)의 제1 면(115_1)과 제3 절연막(115)의 제2 면(115_2)을 연결할 수 있다.
예를 들어, 제3 절연막(115)의 제1 면(115_1)과 제3 절연막(115)의 제2 면(115_2)이 제1 방향으로 연장되는 경우, 제3 절연막(115)의 제3 면(115_3)과 제3 절연막(115)의 제4 면(115_4)은 제2 방향으로 연장될 수 있다. 여기서 제2 방향은, 제1 방향과 교차하는 방향일 수 있다.
제3 절연막(115)의 제1 면(115_1)의 일부 및 제3 면(115_3)의 일부 각각은, 절단 라인(SL)과 일치할 수 있다. 제3 절연막(115)의 제2 면(115_2) 및 제4 면(115_4) 각각은, 절단 라인(SL)과 이격될 수 있다.
제3 절연막(115)의 제1 면(115_1), 제2 면(115_2), 제3 면(115_3) 및 제4 면(115_4) 각각은, 스크라이브 라인 영역(II)에 위치할 수 있다.
제3 절연막(115)은 제1 부분(115a), 제2 부분(115b), 제3 부분(115c), 제4 부분(115d), 제5 부분(115e), 제6 부분(115f) 및 제7 부분(115g)을 포함할 수 있다.
제3 절연막(115)의 제1 면(115_1)은, 제3 절연막(115)의 제1 부분(115a) 및 제3 절연막(115)의 제2 부분(115b)에 의해 정의될 수 있다.
제3 절연막(115)의 제1 부분(115a)은, 스크라이브 라인 영역(II)에 위치할 수 있다. 제3 절연막(115)의 제1 부분(115a)은, 패시베이션 막(117)으로부터 돌출될 수 있다. 예를 들어, 제3 절연막(115)의 제1 부분(115a)은, 패시베이션 막(117)의 제1 말단(117_1)으로부터 돌출될 수 있다. 제3 절연막(115)의 제1 부분(115a)은, 패시베이션 막(117)과 수직 방향으로 중첩되지 않는 부분일 수 있다. 여기서 수직 방향은 기판(100)의 상면과 수직인 방향일 수 있다. 제3 절연막(115)의 제1 부분(115a)은, 패시베이션 막(117)에 의해 노출될 수 있다.
제3 절연막(115)의 제1 부분(115a)은, 제1 폭(W1)을 가질 수 있다. 제1 폭(W1)은 예를 들어, 패시베이션 막(117)의 제1 말단(117_1)과 제3 절연막(115)의 제1 면(115_1) 사이의 거리일 수 있다.
제3 절연막(115)의 제2 부분(115b)은, 스크라이브 라인 영역(II)에 위치할 수 있다. 제3 절연막(115)의 제2 부분(115b)은, 패시베이션 막(117)으로부터 돌출될 수 있다. 예를 들어, 제3 절연막(115)의 제2 부분(115b)은, 패시베이션 막(117)의 제1 말단(117_1)으로부터 돌출될 수 있다. 제3 절연막(115)의 제2 부분(115b)은, 패시베이션 막(117)과 수직 방향으로 중첩되지 않는 부분일 수 있다. 제3 절연막(115)의 제2 부분(115b)은, 패시베이션 막(117)에 의해 노출될 수 있다.
제3 절연막(115)의 제2 부분(115b)은, 제2 폭(W2)을 가질 수 있다. 제2 폭(W2)은, 예를 들어, 패시베이션 막(117)의 제1 말단(117_1)과 제3 절연막(115)의 제1 면(115_1) 사이의 거리일 수 있다.
제3 절연막(115)의 제2 면(115_2)은, 제3 절연막(115)의 제3 부분(115c)에 의해 정의될 수 있다.
제3 절연막(115)의 제3 부분(115c)은, 스크라이브 라인 영역(II)에 위치할 수 있다. 제3 절연막(115)의 제3 부분(115c)은, 패시베이션 막(117)으로부터 돌출될 수 있다. 예를 들어, 제3 절연막(115)의 제3 부분(115c)은, 패시베이션 막(117)의 제2 말단(117_2)으로부터 돌출될 수 있다. 제3 절연막(115)의 제3 부분(115c)은, 패시베이션 막(117)과 수직 방향으로 중첩되지 않는 부분일 수 있다. 제3 절연막(115)의 제3 부분(115c)은, 패시베이션 막(117)에 의해 노출될 수 있다.
제3 절연막(115)의 제3 부분(115c)은, 제3 폭(W3)을 가질 수 있다. 제3 폭(W3)은, 예를 들어, 패시베이션 막(117)의 제2 말단(117_2)과 제3 절연막(115)의 제2 면(115_2) 사이의 거리일 수 있다.
제3 절연막(115)의 제3 면(115_3)은, 제3 절연막(115)의 제4 부분(115d) 및 제3 절연막(115)의 제5 부분(115e)에 의해 정의될 수 있다.
제3 절연막(115)의 제4 부분(115d)은, 스크라이브 라인 영역(II)에 위치할 수 있다. 제3 절연막(115)의 제4 부분(115d)은, 패시베이션 막(117)으로부터 돌출될 수 있다. 예를 들어, 제3 절연막(115)의 제4 부분(115d)은, 패시베이션 막(117)의 제3 말단(117_3)으로부터 돌출될 수 있다. 제3 절연막(115)의 제4 부분(115d)은, 패시베이션 막(117)과 수직 방향으로 중첩되지 않는 부분일 수 있다. 제3 절연막(115)의 제4 부분(115d)은, 패시베이션 막(117)에 의해 노출될 수 있다.
제3 절연막(115)의 제4 부분(115d)은, 제4 폭(W4)을 가질 수 있다. 제4 폭(W4)은 예를 들어, 패시베이션 막(117)의 제3 말단(117_3)과 제3 절연막(115)의 제3 면(115_3) 사이의 거리일 수 있다.
제3 절연막(115)의 제5 부분(115e)은, 스크라이브 라인 영역(II)에 위치할 수 있다. 제3 절연막(115)의 제5 부분(115e)은, 패시베이션 막(117)으로부터 돌출될 수 있다. 예를 들어, 제3 절연막(115)의 제5 부분(115e)은, 패시베이션 막(117)의 제3 말단(117_3)으로부터 돌출될 수 있다. 제3 절연막(115)의 제5 부분(115e)은, 패시베이션 막(117)과 수직 방향으로 중첩되지 않는 부분일 수 있다. 제3 절연막(115)의 제5 부분(115e)은, 패시베이션 막(117)에 의해 노출될 수 있다.
제3 절연막(115)의 제5 부분(115e)은, 제5 폭(W5)을 가질 수 있다. 제5 폭(W5)은, 예를 들어, 패시베이션 막(117)의 제3 말단(117_3)과 제3 절연막(115)의 제3 면(115_3) 사이의 거리일 수 있다.
제3 절연막(115)의 제4 면(115_4)은, 제3 절연막(115)의 제6 부분(115f)에 의해 정의될 수 있다.
제3 절연막(115)의 제6 부분(115f)은, 스크라이브 라인 영역(II)에 위치할 수 있다. 제3 절연막(115)의 제6 부분(115f)은, 패시베이션 막(117)으로부터 돌출될 수 있다. 예를 들어, 제3 절연막(115)의 제6 부분(115f)은, 패시베이션 막(117)의 제4 말단(117_4)으로부터 돌출될 수 있다. 제3 절연막(115)의 제6 부분(115f)은, 패시베이션 막(117)과 수직 방향으로 중첩되지 않는 부분일 수 있다. 제3 절연막(115)의 제6 부분(115f)은, 패시베이션 막(117)에 의해 노출될 수 있다.
제3 절연막(115)의 제6 부분(115f)은, 제6 폭(W6)을 가질 수 있다. 제6 폭(W6)은, 예를 들어, 패시베이션 막(117)의 제4 말단(117_4)과 제3 절연막(115)의 제4 면(115_4) 사이의 거리일 수 있다.
제3 절연막(115)의 제7 부분(115g)은, 반도체 칩 영역(I)과 스크라이브 라인 영역(II)에 걸쳐 배치될 수 있다. 제3 절연막(115)의 제7 부분(115g)은, 패시베이션 막(117)과 수직으로 중첩되는 부분일 수 있다.
제1 폭(W1)은, 제2 폭(W2)보다 클 수 있다. 제1 폭(W1)은, 제3 폭(W3)보다 클 수 있다. 제2 폭(W2)과 제3 폭(W3)은 같거나 다를 수 있다.
제4 폭(W4)은, 제5 폭(W5)보다 클 수 있다. 제4 폭(W4)은, 제6 폭(W6)보다 클 수 있다. 제5 폭(W5)과 제6 폭(W6)은 같거나 다를 수 있다.
제1 폭(W1)은, 제5 폭(W5) 및 제6 폭(W6)보다 클 수 있다. 제4 폭(W4)은, 제2 폭(W2) 및 제3 폭(W3)보다 클 수 있다. 제1 폭(W1)과 제4 폭(W4)은 같거나 다를 수 있다.
제3 절연막(115)은, 제2 절연막(113)과 상이한 절연 물질을 포함할 수 있다. 예를 들어, 제3 절연막(115)은, TEOS(TetraEthylOrthoSilicate)를 포함할 수 있다.
개구부(OP)는, 스크라이브 라인 영역(II)에 형성될 수 있다. 개구부(OP)는, 제3 절연막(115)의 제2 면(115_2)과 제4 면(115_4)에 형성될 수 있다. 개구부(OP)는 기판(100)을 노출시킬 수 있다. 예를 들어, 개구부(OP)는, 기판(100)의 최상면에 배치되는 절연 물질을 노출시킬 수 있다.
개구부(OP)의 측벽의 적어도 일부는, 제3 절연막(115)의 제2 면(115_2), 제3 절연막(115)의 제4 면(115_4), 삽입막(131), 제2 절연막(113) 및 제1 절연막(111)에 의해 정의될 수 있다. 개구부(OP)의 바닥면은, 기판(100)에 의해 정의될 수 있다.
도면에서, 개구부(OP)의 측벽이 기판(100)에 대해 수직인 기울기를 갖는 것으로 도시되었으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 개구부(OP)의 측벽은, 기판(100)에 대해 임의의 기울기를 가질 수도 있음은 물론이다.
개구부(OP)는, 제3 절연막(115)의 제1 면(115_1)과 제3 면(115_3)에는 형성되지 않을 수 있다. 다시 말해서, 제3 절연막(115)의 제1 면(115_1)과 제3 면(115_3) 측에서는, 기판(100)이 노출되지 않을 수 있다.
제1 정렬 키(201)는 제3 절연막(115)의 제1 면(115_1)에 배치될 수 있다. 예를 들어, 제1 정렬 키(201)는 제3 절연막(115)의 제2 부분(115b)과 나란하게 배치될 수 있다. 제1 정렬 키(201)는 삽입막(131) 상에 배치될 수 있다. 제1 정렬 키(201)는, 패시베이션 막(117)에 의해 노출될 수 있다. 제1 정렬 키(201)의 적어도 일면은, 제3 절연막(115)의 제1 부분(115a)과 제2 부분(115b)에 의해 둘러싸일 수 있다.
제2 폭(W2)과 제1 정렬 키(201)의 폭(WA1)의 합은, 제1 폭(W1)과 실질적으로 같을 수 있다.
제1 정렬 키(201)는, 서로 마주보는 제1 면과 제2 면을 포함할 수 있다. 제1 정렬 키(201)의 제1 면은, 제1 정렬 키(201)의 제2 면보다 제3 절연막(115)의 제2 부분(115b)과 가까울 수 있다. 예를 들어, 제1 정렬 키(201)의 제1 면은, 제3 절연막(115)의 제2 부분(115b)과 직접 접할 수 있다.
제3 절연막(115)의 제1 면(115_1)의 일부 및 제1 정렬 키(201)의 제2 면은, 절단 라인(SL)과 일치할 수 있다. 여기서 제3 절연막(115)의 제1 면(115_1)의 일부는, 제3 절연막(115)의 제1 부분(115a)이 정의되는 부분일 수 있다.
제2 정렬 키(202)는 제3 절연막(115)의 제3 면(115_3)에 배치될 수 있다. 예를 들어, 제2 정렬 키(202)는 제3 절연막(115)의 제5 부분(115e)과 나란하게 배치될 수 있다. 제2 정렬 키(202)는 삽입막(131) 상에 배치될 수 있다. 제2 정렬 키(202)는, 패시베이션 막(117)에 의해 노출될 수 있다. 제2 정렬 키(202)의 적어도 일면은, 제3 절연막(115)의 제4 부분(115d)과 제5 부분(115e)에 의해 둘러싸일 수 있다.
제5 폭(W5)과 제2 정렬 키(202)의 폭(WA2)의 합은, 제4 폭(W4)과 실질적으로 같을 수 있다.
제2 정렬 키(202)는, 서로 마주보는 제1 면과 제2 면을 포함할 수 있다. 제2 정렬 키(202)의 제1 면은, 제2 정렬 키(202)의 제2 면보다 제3 절연막(115)의 제5 부분(115e)과 가까울 수 있다. 예를 들어, 제2 정렬 키(202)의 제1 면은, 제3 절연막(115)의 제5 부분(115e)과 직접 접할 수 있다.
제3 절연막(115)의 제3 면(115_3)의 일부 및 제2 정렬 키(202)의 제2 면은, 절단 라인(SL)과 일치할 수 있다. 여기서 제3 절연막(115)의 제3 면(115_3)의 일부는, 제3 절연막(115)의 제4 부분(115d)이 정의되는 부분일 수 있다.
제3 정렬 키(203)는 제3 절연막(115)의 제2 면(115_2)에 배치될 수 있다. 예를 들어, 제3 정렬 키(203)는 제3 절연막(115)의 제3 부분(115c)과 나란하게 배치될 수 있다. 제3 정렬 키(203)는 삽입막(131) 상에 배치될 수 있다. 제3 정렬 키(203)는, 패시베이션 막(117)에 의해 노출될 수 있다.
제3 정렬 키(203)는, 서로 마주보는 제1 면과 제2 면을 포함할 수 있다. 제3 정렬 키(203)의 제1 면은, 제3 정렬 키(203)의 제2 면보다 제3 절연막(115)의 제3 부분(115c)과 가까울 수 있다. 예를 들어, 제3 정렬 키(203)의 제1 면은, 제3 절연막(115)의 제3 부분(115c)과 직접 접할 수 있다.
제3 정렬 키(203)의 제2 면은, 절단 라인(SL)과 일치할 수 있다.
제4 정렬 키(204)는 제3 절연막(115)의 제4 면(115_4)에 배치될 수 있다. 예를 들어, 제4 정렬 키(204)는 제3 절연막(115)의 제6 부분(115f)과 나란하게 배치될 수 있다. 제4 정렬 키(204)는 삽입막(131) 상에 배치될 수 있다. 제4 정렬 키(204)는, 패시베이션 막(117)에 의해 노출될 수 있다.
제4 정렬 키(204)는, 서로 마주보는 제1 면과 제2 면을 포함할 수 있다. 제4 정렬 키(204)의 제1 면은, 제4 정렬 키(204)의 제2 면보다 제3 절연막(115)의 제6 부분(115f)과 가까울 수 있다. 예를 들어, 제4 정렬 키(204)의 제1 면은, 제3 절연막(115)의 제6 부분(115f)과 직접 접할 수 있다.
제4 정렬 키(204)의 제2 면은, 절단 라인(SL)과 일치할 수 있다.
재배선 층(123)은 반도체 칩 영역(I)에 배치될 수 있다. 재배선 층(123)의 일부는, 제3 절연막(115)의 제7 부분(115g)과 삽입막(131) 내로 연장될 수 있다. 재배선 층(123)의 나머지는, 제3 절연막(115)의 제7 부분(115g) 상에 배치될 수 있다. 재배선 층(123)은, 상부 배선 구조체(122)와 전기적으로 연결될 수 있다. 재배선 층(123)은, 상부 배선 구조체(122)와 연결 단자(101) 사이에 배치될 수 있다.
도면에서, 제3 절연막(115)의 제7 부분(115g)과 삽입막(131) 내로 연장되는 재배선 층(123)의 부분의 측벽이 수직인 기울기를 갖는 것으로 도시되었으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 제3 절연막(115)의 제7 부분(115g)과 삽입막(131) 내로 연장되는 재배선 층(123)의 부분의 측벽은 임의의 기울기를 갖고, 상부 배선 구조체(122)로부터 패시베이션 막(117)을 향해 연장될 수도 있음은 물론이다.
재배선 층(123)은, 구리(Cu), 알루미늄(Al), 니켈(Ni), 은(Ag), 금(Au), 백금(Pt), 주석(Sn), 납(Pb), 티타늄(Ti), 크롬(Cr), 팔라듐(Pd), 인듐(In), 아연(Zn) 및 탄소(C)로 구성된 그룹으로부터 선택된 적어도 하나의 금속 또는 금속 합금을 포함할 수 있다.
보호막(133)은, 반도체 칩 영역(I)과 스크라이브 라인 영역(II)에 걸쳐 배치될 수 있다. 보호막(133)은, 제3 절연막(115)의 제7 부분(115g) 상과 재배선 층(123) 상에 배치될 수 있다. 보호막(133)은, 예를 들어, 제3 절연막(115)의 제1 부분(115a), 제2 부분(115b), 제3 부분(115c), 제4 부분(115d), 제5 부분(115e) 및 제6 부분(115f)까지 연장되지 않을 수 있다. 예를 들어, 보호막(133)은 제3 절연막(115)의 제1 부분(115a), 제2 부분(115b), 제3 부분(115c), 제4 부분(115d), 제5 부분(115e) 및 제6 부분(115f)을 노출시킬 수 있다. 보호막(133)은, 재배선 층(123)의 일부를 노출시킬 수 있다.
보호막(133)은, 예를 들어, 실리콘 질화막 또는 실리콘 산질화막일 수 있다.
패시베이션 막(117)은, 반도체 칩 영역(I)과 스크라이브 라인 영역(II)에 걸쳐 배치될 수 있다. 패시베이션 막(117)은, 보호막(133) 상에 배치될 수 있다. 패시베이션 막(117)은, 제3 절연막(115)의 제7 부분(115g) 상에 배치될 수 있다. 패시베이션 막(117)은, 제3 절연막(115)의 제1 부분(115a), 제2 부분(115b), 제3 부분(115c), 제4 부분(115d), 제5 부분(115e) 및 제6 부분(115f) 상에는 배치되지 않을 수 있다.
예를 들어, 패시베이션 막(117)은, 제3 절연막(115)의 제1 부분(115a), 제2 부분(115b), 제3 부분(115c), 제4 부분(115d), 제5 부분(115e) 및 제6 부분(115f)과 수직 방향으로 중첩되지 않을 수 있다. 패시베이션 막(117)은, 제3 절연막(115)의 제1 부분(115a), 제2 부분(115b), 제3 부분(115c), 제4 부분(115d), 제5 부분(115e) 및 제6 부분(115f)을 노출시킬 수 있다.
패시베이션 막(117)은, 제1 말단(117_1), 제2 말단(117_2), 제3 말단(117_3) 및 제4 말단(117_4)을 포함할 수 있다. 패시베이션 막(117)의 제1 말단(117_1)과 제2 말단(117_2)은 서로 마주볼 수 있다. 패시베이션 막(117)의 제3 말단(117_3)은, 제1 말단(117_1)과 제2 말단(117_2)을 연결할 수 있다. 패시베이션 막(117)의 제4 말단(117_4)은, 제3 말단(117_3)과 마주보고, 제1 말단(117_1)과 제2 말단(117_2)을 연결할 수 있다.
패시베이션 막(117)의 제1 말단(117_1)은, 예를 들어, 제3 절연막(115)의 제7 부분(115g)과 제1 부분(115a)의 경계에 위치할 수 있다. 또한, 패시베이션 막(117)의 제1 말단(117_1)은, 예를 들어, 제3 절연막(115)의 제7 부분(115g)과 제2 부분(115b)의 경계에 위치할 수 있다.
패시베이션 막(117)의 제2 말단(117_2)은, 예를 들어, 제3 절연막(115)의 제7 부분(115g)과 제3 부분(115c)의 경계에 위치할 수 있다.
패시베이션 막(117)의 제3 말단(117_3)은, 예를 들어, 제3 절연막(115)의 제7 부분(115g)과 제4 부분(115d)의 경계에 위치할 수 있다. 또한, 패시베이션 막(117)의 제3 말단(117_3)은, 예를 들어, 제3 절연막(115)의 제7 부분(115g)과 제5 부분(115e)의 경계에 위치할 수 있다.
패시베이션 막(117)의 제4 말단(117_4)은, 예를 들어, 제3 절연막(115)의 제7 부분(115g)과 제6 부분(115f)의 경계에 위치할 수 있다.
도면에서 패시베이션 막(117)의 제1 말단(117_1), 제2 말단(117_2), 제3 말단(117_3) 및 제4 말단(117_4)이 제3 절연막(115)의 상면으로부터 수직인 기울기를 갖는 것으로 도시되었으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 패시베이션 막(117)의 제1 말단(117_1), 제2 말단(117_2), 제3 말단(117_3) 및 제4 말단(117_4)은, 제3 절연막(115)의 상면에 대해 임의의 기울기를 가질 수 있음은 물론이다.
패시베이션 막(117)은, 예를 들어, 감광성 폴리이미드(photo sensitive polyimide, PSPI)와 같은 폴리이미드계 물질을 포함할 수 있다.
연결 단자(101)는 예를 들어, 반도체 칩 영역(I)에 배치될 수 있다. 연결 단자(101)의 일부는, 패시베이션 막(117) 및 보호막(133)을 관통하여, 재배선 층(123)의 내부로 연장될 수 있다. 연결 단자(101)는 예를 들어, 패시베이션 막(117)의 상면으로부터 돌출될 수 있다.
연결 단자(101)를 통해, 반도체 칩 배선(105)은 반도체 패키지 기판(도 8의 1200)과 전기적으로 연결될 수 있다.
본 발명의 기술적 사상의 몇몇 실시예들에 따른 반도체 장치는, 제3 절연막(115)의 제2 면(115_2)과 제4 면(115_4)에만 개구부(OP)를 형성하고, 제3 절연막(115)의 제1 면(115_1)과 제2 면(115_2)에는 개구부(OP)를 형성하지 않음으로써, 기판(100)의 절단 공정에서 기판(100)에 가해지는 응력이 집중되는 부분과 절단 라인(SL)을 일치시킬 수 있다. 예를 들어, 기판(100)을 절단하여 반도체 장치(1100)를 형성하기 위해, 절단 라인(SL)에 응력이 가해질 수 있다. 이 때, 예를 들어, 절단 라인(SL)은 제3 절연막(115)의 제1 면(115_1)의 일부 및 제1 정렬 키(201)의 제2 면과 일치하고, 제1 정렬 키(201)의 적어도 일면은 제3 절연막(115)의 제1 부분(115a) 및 제2 부분(115b)에 의해 둘러싸여 있으므로, 제1 정렬 키(201)가 뜯기는 현상이 감소될 수 있다. 이에 따라, 반도체 장치의 수율은 향상될 수 있다.
이하에서, 도 8을 참조하여 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 패키지(1000)에 대해 설명한다. 설명의 명확성을 위해, 앞서 설명한 것과 중복되는 것은 간략히 하거나 생략한다.
도 8은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 패키지(1000)를 설명하기 위한 도면으로, 도 1 및 도 2의 기판(100)이 절단 라인(SL)을 따라 절단된 후 형성된 반도체 장치(도 3의 1100)가 반도체 패키지 기판(1200)에 실장된 후의 도면이다. 도 8서는 도시의 명확성을 위해, 몰딩재 등의 도시는 생략하였다.
도 8을 참조하면, 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 패키지(1000)는, 반도체 패키지 기판(1200) 및 반도체 장치(1100)를 포함할 수 있다.
반도체 패키지 기판(1200)은, 패키지용 기판일 수 있고, 예를 들어, 인쇄용 회로 기판(PCB) 또는 세라믹 기판 등일 수 있다. 반도체 패키지 기판(1200)은, 제1 면(1200a)과 제2 면(1200b)을 포함할 수 있다. 반도체 패키지 기판(1200)의 제1 면(1200a)과 제2 면(1200b)은, 서로 마주볼 수 있다. 반도체 패키지 기판(1200)의 제1 면(1200a)에는, 반도체 장치(1100)가 실장될 수 있다. 반도체 패키지 기판(1200)의 제2 면(1200b)에는, 외부 연결 단자(1210)가 부착될 수 있다.
여기서 반도체 장치(1100)는, 도 1 내지 도 7을 참조하여 설명한 반도체 장치(1100)일 수 있다. 반도체 장치(1100)는, 예를 들어, 플립 칩(flip chip) 형태로 반도체 패키지 기판(1200) 상에 실장될 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 반도체 장치(1100)는 필요에 따라 적절한 형태로 반도체 패키지 기판(1200) 상에 실장될 수 있음은 물론이다.
반도체 패키지 기판(1200)과 반도체 장치(1100)는, 연결 단자(101)를 통해 서로 전기적으로 연결될 수 있다. 연결 단자(101)는, 반도체 패키지 기판(1200)의 제1 면(1200a)과 반도체 장치(1100) 사이에 개재될 수 있다.
외부 연결 단자(1210)는, 반도체 패키지(1000)를 외부 장치와 전기적으로 연결할 수 있다.
연결 단자(101) 및 외부 연결 단자(1210)는, 전도성 볼 또는 솔더 볼(solder ball)일 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 연결 단자(101) 및 외부 연결 단자(1210)는, 예를 들어, 전도성 범프(conductive bump), 전도성 스페이서(conductive spacer) 및 핀 그리드 어레이(PGA; Pin Grid Array) 중 어느 하나 일 수도 있다.
외부 연결 단자(1210)와 연결 단자(101)는, 제1 패드(1213), 연결 배선(1215) 및 제2 패드(1217)를 통해 서로 전기적으로 연결될 수 있다.
제1 패드(1213)는, 반도체 패키지 기판(1200)의 제2 면(1200b)에 배치될 수 있다. 제2 패드(1217)는, 반도체 패키지 기판(1200)의 제1 면(1200a)에 배치될 수 있다. 제1 패드(1213)의 상면이 반도체 패키지 기판(1200)의 제2 면(1200b)과 동일 평면 상에 위치하는 것으로 도시되었으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 또한, 제2 패드(1217)의 상면이 반도체 패키지 기판(1200)의 제1 면(1200a)과 동일 평면 상에 위치하는 것으로 도시되었으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 제1 패드(1213)와 제2 패드(1217) 중 적어도 어느 하나의 적어도 일부는, 반도체 패키지 기판(1200)의 각 면으로부터 돌출될 수도 있다.
제1 패드(1213)와 제2 패드(1217)는, 연결 배선(1215)에 의해 서로 전기적으로 연결될 수 있다.
제1 패드(1213), 제2 패드(1217) 및 연결 배선(1215)은, 도전성 물질을 포함할 수 있다.
이하에서, 도 9 내지 도 15를 참조하여, 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법에 대해 설명한다. 설명의 명확성을 위해, 앞서 설명한 것과 중복되는 것은 간략히 하거나 생략한다.
도 9은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치들이 집적된 기판(100)을 도시한 도면이다. 도 10 내지 도 14는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면들이다. 도 10 내지 도 14는, 도 9의 E-E' 선, F-F' 선, G-G' 선 및 H-H' 선을 따라 절단한 단면도이다.
도 9 및 도 10을 참조하면, 반도체 칩 배선(105)이 형성된 기판(100)이 제공될 수 있다. 또한, 기판(100) 상에 제1 절연막(111), 제2 절연막(113), 삽입막(131), 및 제3 절연막(115)이 순차적으로 적층될 수 있다. 제1 절연막(111), 제2 절연막(113), 삽입막(131), 및 제3 절연막(115)은, 반도체 칩 영역(I) 및 스크라이브 라인 영역(II)에 걸쳐 형성될 수 있다.
제1 절연막(111)에는 하부 배선 구조체(121)가 형성되어 있을 수 있다. 제2 절연막(113)에는 상부 배선 구조체(122) 및 제1 배선(124)이 형성되어 있을 수 있다. 하부 배선 구조체(121)와 상부 배선 구조체(122)는 반도체 칩 영역(I)에 형성될 수 있다.
제3 절연막(115)에는, 제1 정렬 키(201)가 형성되어 있을 수 있다. 제1 정렬 키(201)는 스크라이브 라인 영역(II)에 형성될 수 있다.
도 11을 참조하면, 반도체 칩 영역(I)에 제1 트렌치(T1)가 형성될 수 있다. 예를 들어, 반도체 칩 영역(I)에 형성된 제3 절연막(115)의 일부분과, 반도체 칩 영역(I)에 형성된 삽입막(131)의 일부분은 제거될 수 있다. 제1 트렌치(T1)에 의해 상부 배선 구조체(122)가 노출될 수 있다.
도 12를 참조하면, 재배선 층(123)과 보호막(133)이 형성될 수 있다.
재배선 층(123)은, 제1 트렌치(T1)를 채우도록 형성될 수 있다. 또한, 재배선 층(123)은, 제3 절연막(115)의 상면 상에도 형성될 수 있다. 재배선 층(123)은 반도체 칩 영역(I)에 형성될 수 있다.
보호막(133)은 제3 절연막(115) 상에, 재배선 층(123)을 덮도록 형성될 수 있다. 보호막(133)은 반도체 칩 영역(I)과 스크라이브 라인 영역(II)에 걸쳐 형성될 수 있다.
도 13을 참조하면, 스크라이브 라인 영역(II)에 개구부(OP)가 형성될 수 있다.
개구부(OP)는, 스크라이브 라인 영역(II)에 형성된 보호막(133)의 일부, 제3 절연막(115)의 일부, 삽입막(131)의 일부, 제2 절연막(113)의 일부 및 제1 절연막(111)의 일부가 제거되어 형성될 수 있다.
개구부(OP)가 형성됨에 따라, 제3 절연막(115)의 제1 면(115_1)은 절단 라인(SL)과 일치될 수 있다. 또한, 제3 절연막(115)의 제2 면(115_2)은 절단 라인(SL)과 이격될 수 있다.
개구부(OP)는, 절단 라인(SL)의 일측에 형성될 수 있다.
도 14를 참조하면, 패시베이션 막(117)은, 보호막(133) 상에 형성될 수 있다.
패시베이션 막(117)의 제1 말단(117_1)이, 제3 절연막(115)의 제1 면(115_1)과 일치하는 절단 라인(SL)과 제1 폭(W1)만큼 이격되어 위치함에 따라, 제3 절연막(115)의 제1 부분(115a)이 정의될 수 있다. 패시베이션 막(117)의 제1 말단(117_1)이, 제1 정렬 키(201)로부터 제2 폭(W2)만큼 이격되어 위치함에 따라, 제3 절연막(115)의 제2 부분(115b)이 정의될 수 있다.
패시베이션 막(117)의 제2 말단(117_2)이, 제3 절연막(115)의 제2 면(115_2)으로부터 제3 폭(W3)만큼 이격되어 위치함에 따라, 제3 절연막(115)의 제3 부분(115c)이 정의될 수 있다.
패시베이션 막(117)은, 제1 정렬 키(201)를 노출시키도록 형성될 수 있다.
제3 절연막(115)의 제1 부분(115a), 제3 절연막(115)의 제2 부분(115b), 제3 절연막(115)의 제3 부분(115c) 및 제1 정렬 키(201) 상의 보호막(133)은 제거될 수 있다.
반도체 칩 영역(I)에 형성된, 패시베이션 막(117)의 일부, 보호막(133)의 일부, 및 재배선 층(123)의 일부가 제거되어, 제2 트렌치(T2)가 형성될 수 있다. 제2 트렌치(T2)는 반도체 칩 영역(I)에 형성된 패시베이션 막(117)과 보호막(133) 내에 형성되고, 재배선 층(123)의 일부 내까지 연장될 수 있다.
제2 트렌치(T2)는, 후속 공정에서 연결 단자(도 4 내지 도 7의 101)를 수용할 수 있다.
도 15는 도 14까지의 반도체 장치의 제조 공정이 수행된 후, 도 9의 J 영역을 확대한 확대도이다.
도 15를 참조하면, 개구부(OP)는 제3 절연막(115)의 제2 면(115_2)과 제4 면(115_4)에 형성될 수 있다. 개구부(OP)는 제3 절연막(115)의 제1 면(115_1)과 제3 면(115_3)에는 형성되지 않을 수 있다. 개구부(OP)는, 제3 정렬 키(203) 및 제4 정렬 키(204)를 노출시킬 수 있다. 개구부(OP)는, 기판(100)을 노출시킬 수 있다.
절단 라인(SL)을 따라 기판(100)이 절단되어, 도 3 내지 도 7을 참조하여 설명한 반도체 장치(1100)가 형성될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
I: 반도체 칩 영역 II: 스크라이브 라인 영역
117: 패시베이션 막 115: 제3 절연막
OP: 개구부

Claims (10)

  1. 반도체 칩 영역과, 상기 반도체 칩 영역을 감싸는 스크라이브 라인 영역을 포함하는 기판;
    상기 기판 상에, 상기 반도체 칩 영역 및 상기 스크라이브 라인 영역에 걸쳐 배치되는 제1 절연막으로, 제1 면, 상기 제1 면과 마주보는 제2 면, 상기 제1 면과 상기 제2 면을 연결하는 제3 면, 및 상기 제3 면과 마주보고 상기 제1 면과 상기 제2 면을 연결하는 제4 면을 포함하는 제1 절연막; 및
    상기 제1 절연막의 제2 면과 상기 제1 절연막의 제4 면에 형성되고, 상기 기판을 노출시키는 개구부를 포함하고,
    상기 개구부는 상기 스크라이브 라인 영역에 형성되고,
    상기 제1 절연막의 제1 면과 상기 제1 절연막의 제3 면은, 상기 기판을 노출시키는 상기 개구부를 포함하지 않는 반도체 장치.
  2. 제 1항에 있어서,
    상기 제1 절연막 상에 배치되고, 상기 반도체 칩 영역 및 상기 스크라이브 라인 영역에 걸쳐 배치되는 패시베이션 막을 더 포함하고,
    상기 제1 절연막의 제1 면은,
    상기 스크라이브 라인 영역에 위치하고, 상기 패시베이션 막으로부터 돌출되고, 제1 폭을 갖는 상기 제1 절연막의 제1 부분과,
    상기 스크라이브 라인 영역에 위치하고, 상기 패시베이션 막으로부터 돌출되고, 상기 제1 폭보다 작은 제2 폭을 갖는 상기 제1 절연막의 제2 부분에 의해 정의되고,
    상기 제1 절연막의 제2 면은,
    상기 스크라이브 라인 영역에 위치하고, 상기 패시베이션 막으로부터 돌출되고, 상기 제1 폭보다 작은 제3 폭을 갖는 상기 제1 절연막의 제3 부분에 의해 정의되는 반도체 장치.
  3. 제 2항에 있어서,
    상기 제1 절연막의 제3 면은,
    상기 스크라이브 라인 영역에 위치하고, 상기 패시베이션 막으로부터 돌출되고, 제4 폭을 갖는 상기 제1 절연막의 제4 부분과,
    상기 스크라이브 라인 영역에 위치하고, 상기 패시베이션 막으로부터 돌출되고, 상기 제4 폭보다 작은 제5 폭을 갖는 상기 제1 절연막의 제5 부분에 의해 정의되고,
    상기 제1 절연막의 제4 면은,
    상기 스크라이브 라인 영역에 위치하고, 상기 패시베이션 막으로부터 돌출되고, 상기 제4 폭보다 작은 제6 폭을 갖는 상기 제1 절연막의 제6 부분에 의해 정의되는 반도체 장치.
  4. 제 3항에 있어서,
    상기 제3 폭은, 상기 제4 폭보다 작고,
    상기 제6 폭은, 상기 제1 폭보다 작은 반도체 장치.
  5. 제 3항에 있어서,
    상기 제1 절연막의 제1 면에 배치되는 제1 정렬 키; 및
    상기 제1 절연막의 제3 면에 배치되는 제2 정렬 키를 더 포함하고,
    상기 제2 폭과 상기 제1 정렬 키의 폭의 합은 상기 제1 폭과 같고,
    상기 제5 폭과 상기 제2 정렬 키의 폭의 합은 상기 제4 폭과 같은 반도체 장치.
  6. 제 2항에 있어서,
    상기 제1 절연막의 제1 면에 배치되는 정렬 키를 더 포함하고,
    상기 제2 폭과 상기 정렬 키의 폭의 합은 상기 제1 폭과 같은 반도체 장치.
  7. 반도체 칩 영역과, 상기 반도체 칩 영역을 감싸는 스크라이브 라인 영역을 포함하는 기판;
    상기 기판 상에, 상기 반도체 칩 영역 및 상기 스크라이브 라인 영역에 걸쳐 배치되는 제1 절연막으로, 제1 면, 상기 제1 면과 마주보는 제2 면, 상기 제1 면과 상기 제2 면을 연결하는 제3 면, 및 상기 제3 면과 마주보고 상기 제1 면과 상기 제2 면을 연결하는 제4 면을 포함하는 제1 절연막; 및
    상기 제1 절연막 상에 배치되고, 상기 반도체 칩 영역 및 상기 스크라이브 라인 영역에 걸쳐 배치되는 패시베이션 막을 포함하고,
    상기 제1 절연막의 제1 면은,
    상기 스크라이브 라인 영역에 위치하고, 상기 패시베이션 막으로부터 돌출되고, 제1 폭을 갖는 상기 제1 절연막의 제1 부분과,
    상기 스크라이브 라인 영역에 위치하고, 상기 패시베이션 막으로부터 돌출되고, 상기 제1 폭보다 작은 제2 폭을 갖는 상기 제1 절연막의 제2 부분에 의해 정의되고,
    상기 제1 절연막의 제2 면은,
    상기 스크라이브 라인 영역에 위치하고, 상기 패시베이션 막으로부터 돌출되고, 상기 제1 폭보다 작은 제3 폭을 갖는 상기 제1 절연막의 제3 부분에 의해 정의되는 반도체 장치.
  8. 제 7항에 있어서,
    상기 제1 절연막의 제2 면과 상기 제1 절연막의 제4 면에 형성되고, 상기 기판을 노출시키는 개구부를 더 포함하는 반도체 장치.
  9. 제 8항에 있어서,
    상기 개구부는 상기 스크라이브 라인 영역에 형성되고,
    상기 제1 절연막의 제1 면과 상기 제1 절연막의 제3 면은, 상기 기판을 노출시키는 상기 개구부를 포함하지 않는 반도체 장치.
  10. 제 7항에 있어서,
    상기 제1 절연막의 제3 면은,
    상기 스크라이브 라인 영역에 위치하고, 상기 패시베이션 막으로부터 돌출되고, 제4 폭을 갖는 상기 제1 절연막의 제4 부분과,
    상기 스크라이브 라인 영역에 위치하고, 상기 패시베이션 막으로부터 돌출되고, 상기 제4 폭보다 작은 제5 폭을 갖는 상기 제1 절연막의 제5 부분에 의해 정의되고,
    상기 제1 절연막의 제4 면은,
    상기 스크라이브 라인 영역에 위치하고, 상기 패시베이션 막으로부터 돌출되고, 상기 제4 폭보다 작은 제6 폭을 갖는 상기 제1 절연막의 제6 부분에 의해 정의되는 반도체 장치.
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