KR20030058309A - 반도체 소자 제조 방법 - Google Patents

Abstract

본 발명은 반도체 소자 제조 방법에 관한 것으로, 특히 자기정렬콘택 등의 콘택 형성시 종말점 관측을 보다 정확하게 할 수 있는 반도체 소자 제조 방법을 제공하기 위한 것으로, 이를 위해 본 발명은, 어레이영역의 이웃하는 다수의 도전패턴이 형성된 기판 상에 절연막을 형성하는 단계; 및 상기 절연막을 선택적으로 식각하여 상기 도전패턴 사이의 상기 기판 표면을 오픈시키되, 이 때 후속 선택적 에피택셜 성장에 의한 전도층 형성용 더미영역을 종말점 관측 영역으로 사용하기 위해 스크라이브 레인의 양테두리에서의 소정 영역을 오픈시키는 단계를 포함하는 반도체 소자 제조 방법을 제공한다.

Description

반도체 소자 제조 방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}

본 발명은 반도체 장치에 관한 것으로 특히, 선택적 에피택셜성장(SelectiveEpitaxial Growrh; 이하 SEG라 함)법을 이용한 플러그 형성 및 SAC 식각시 종말점(End Of Point: 이하 EOP라 함)의 관측을 용이하게 할 수 있는 SAC 마스크 레이 아웃에 관한 것이다.

반도체 소자의 집적도가 증가함에 따라 미세 패턴의 제조가 매우 중요하게 되었다. 특히, 포토레지스트를 이용한 패턴 형성 공정 자체의 마진과 오버래이의 정확도(Overlay accuracy)를 안정적으로 확보하기이 위해 도입된 SAC 공정은 패턴닝을 함에 있어서 별도의 마스크를 사용하지 않고 이미 증착된 물질을 이용하여 식각을 하는 방식으로 비용 감소에 큰 역할을 하는 것으로, SAC 공정 자체는 여러가지 방법을 사용하고 있으나 대표적인 방법으로는 질화막을 식각방지막으로 사용한다. 예컨대, 반도체 소자를 구성하는 일련의 하지 구조 상에 게이트전극 형성을 포함한 일련의 공정을 진행한 다음에, 상부 비트전극과의 연결을 위한 셀 패드로 사용되는 매우 중요한 공정이다.

특히, SAC 식각 중 게이트전극 하드마스크 상부의 손실이 크게 발생할 경우에 이후 액티브(Active) 영역과 분리막과의 격리(Isolation)를 위한 화학기계적연마(Chemical Mechanical Polishing; 이하 CMP라 함) 공정 마진을 감소시키기 때문에 이를 방지하기 위해서는 SAC 식각시 정확한 EOP 관측(Detection)은 매우 중요하다.

EOP 관측은 통상적으로 광학 등을 이용하여 식각시 발생되는 부산물의 파장의 세기 변화를 통해 관측하는데, 이 경우에 통상 콘택 마스크 상에서 식각을 위해 오픈되는 면적이 2% 이상은 확보되어야 하나 통상적인 건식식각시에는 다이를절단(Die sawing)할 때 주변의 소자에 영향을 주지 않고 나눌 수 있게 적당한 폭의 공간인, 스크라이브 레인(Scribe lane)을 닫기(Close) 때문에 전술한 정도의 면적을 확보하기 어려운 바, 이는 스크라이브 레인을 포함한 일부 부분을 오픈시킬 경우에 이들 부위가 건식식각 후에 실리콘 파티클 소스(Silicon particle source)로 작용하기 때문이다.

한편, SEG 형성 공정은 SEG 증착 중 비정상적으로 과도 성장되는 시리콘 입자 성장이 용이하기 때문에 전술한 문제를 동시에 고려한 SAC 마스크가 필요하게 된다.

한편, 기존에 출원등록된 US6,306,755에서는 칩 상의 셀부위, 소스/드레인, 필드절연막(Fox) 지역에 더미패턴을 제작하거나 스크라이브 레인 상에 EOP 관측이 가능하도록 하는 방식으로 더미패턴을 제작하는 것으로, 실제 반도체 소자 제조 공정시 EOP 관측을 용이하게 하기 위해서는 더미 지역을 다수로 제작해야 하기 때문에 이를 적용하기는 현실적으로 불가능하다고 할 수 있다.

또한, 이런 방식으로 다수의 더미지역을 오픈하도록 제작할 경우에 기판의 손상을 가중(다수의 실리콘 파티클 발생)시키는 문제점을 피할 수 없다.

본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 자기정렬콘택 등의 콘택 형성시 종말점 관측을 보다 정확하게 할 수 있는 반도체 소자 제조 방법을 제공하는데 그 목적이 있다.

도 1a 내지 도 1b는 본 발명의 일실시예에 따른 반도체 소자의 제조 공정을 도시한 단면도.

* 도면의 주요부분에 대한 부호의 설명 *

10 : 기판

11 : 게이트전극

12 : 하드마스크

13 : 절연막

14 : 포토레지스트 패턴

15a, 15b, 15c : 오픈영역

상기의 목적을 달성하기 위해 본 발명은, 셀어레이영역의 이웃하는 다수의 도전패턴이 형성된 기판 상에 절연막을 형성하는 단계; 및 상기 절연막을 선택적으로 식각하여 상기 도전패턴 사이의 상기 기판 표면을 오픈시키되, 이 때 후속 선택적 에피택셜 성장에 의한 전도층 형성용 더미영역을 종말점 관측 영역으로 사용하기 위해 스크라이브 레인의 양테두리에서의 소정 영역을 오픈시키는 단계를 포함하는 반도체 소자 제조 방법을 제공한다.

본 발명은 반도체 소자 제조 공정 중 SEG 플러그 공정을 갖는 반도체 소자의 SAC 마스의 레이아웃에서 SEG 형성시 비정상적으로 과도 성장되는 실리콘 입자 성장을 억제하기 위해 SAC 마스크 제작시 셀 콘택이 형성되는 메인 칩 상의 셀 영역외에 스크라이브 레인의 양테두리, 정렬키(예컨대, XPA키), 그리고 테스트 패턴 영역을 포함한 소정의 영역을 오픈시키는 것을 기술적 특징으로 한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 상세하게 설명하는 바, 도 1a 내지 도 1b는 본 발명의 일실시예에 따른 반도체 소자의 제조 공정을 도시한 단면도이다.

먼저, 도 2a에 도시된 바와 같이 반도체 소자를 이루기 위한 여러 요소가 형성된 셀어레이영역(A)의 기판(10) 상에 이웃하는 다수의 도전패턴(11)을 형성하는 바, 도전패턴은 비트라인 또는 게이트전극 등을 포함하며, 이하에서는 게이트전극을 그 일예로 하여 설명한다.

구체적으로, 산화막계열의 게이트절연막(도시하지 않음)과 폴리실리콘, 텅스텐 또는 텅스텐 실리사이드 등을 단독 또는 혼합하여 게이트전극용 전도막과 실리콘질화막 또는 실리콘산화질화막 등을 이용하여 적당한 두께로 하드마스크(12)를 차례로 증착한 후, 게이트전극 마스크를 이용한 사진식각 공정을 실시하여 게이트전극(11)을 형성한다.

이어서, 게이트전극 측벽을 보호하기 위해 스페이서용 절연막을 실리콘질화막 또는 실리콘산화질화막을 이용하여 형성하는 바, 도면의 간략화를 위해 생략한다,

계속해서, 게이트전극(11) 사이의 스페이스를 충분히 채울 수 있을 정도로 절연막(13)을 형성하는 바, 이 때 고온산화막(HTO), APL(Advanced Planalization Layer) 산화막, SOD(Spin On Dielectric), SOG(Spin On Glass), TEOS(Tetra Ethyl Ortho Silicate), BPSG(Boro Phospho Silicate Glass), PSG(Phospho Silicate Glass) 또는 BSG(Boro Silicate Glass) 등의 막 평탄화 특성이 우수한 물질을 사용하여 예컨대, 2000Å ∼ 10000Å의 두께로 형성한다.

이 때, 절연막(13)은 하드마스크(12) 상부에서 0Å ∼ 1000Å의 두께가 되도록 증착 또는 증착/평탄화 공정을 실시한다.

이어서, 절연막(13) 상에 콘택 형성을 위한 포토레지스트 패턴(14)을 형성하는 바, 스크라이브 레인 영역(B) 및 테스트 패턴 내의 더미 형성 영역(C) 상에도 포토레지스트 패턴(14)을 형성한다.

다음으로, 도 1b에 도시된 바와 같이 포토레지스트 패턴(14)을 식각마스크로 해서 절연막(13)을 식각하여, 셀어레이영역(A)에서의 게이트전극(12) 사이의 기판(10) 표면을 오픈시키되, 이 때 후속 SEG 성장에 의한 플러그 등의 전도층 형성용 더미영역을 종말점 관측 영역으로 사용하기 위해 스크라이브 레인 영역(B)에서 스크라이브 레인 양 테두리에서의 소정 영역(15b)을 오픈시킨다.

이 때, 스크라이브 레인의 양테두리 이외에 정렬키 또는 테스트 패턴 영역(C)에서의 소정 영역(25c)을 오픈시키거나, 주변회로영역에서의 소정 영역을 오픈시킬 수 있다.

이 때, 오픈되는 스크라이브 레인의 양테두리의 폭이 10㎛ ∼ 50㎛, 그 길이가 100㎛ ∼ 1000㎛이 되도록 하는 것이 바람직하다.

여기서, 테스트 패턴 영역을 포함한 영역은 콤보마스크를 제작한 경우 또는 테스트 패턴 모니터를 위한 다이를 제작하는 경우를 포함하며. SAC 공정 등에서 사용하는 CxFy(x, y는 1 내지 10) 가스를 이용하여, 식각 프로파일을 개선시키며, 여기에 적어도 CHxFy(x, y는 1 내지 10) 또는 He, Ne, Ar, Xe 또는 N₂등의 비활성 가스를 더 포함한 가스를 사용한다.

계속해서, 도면에 도시되지는 않았지만 오픈된 기판(10)에 SEG를 이용하여 플러그 등의 전도층을 형성하는 바, 전술한 바와 같이 이루어진 스트라이브 레인 등의 양테두리 등에서 오프된 구조를 갖도록 함으로써, SEG 성장시 비정상적으로과도 성장되는 실리콘 입자 성장 방지와 EOP 관측을 동시에 달성할 수 있으며, 이러한 EOP 관측은 광학을 이용하여 식각부산물의 파장의 세기 변화를 토대로 측정하게 된다. 예컨대, 전술한 공정에서와 같은 SAC 마스크는 더미지역과 셀 콘택의 오픈 면적을 포함하여 2% 이상이다.

전술한 본 발명은, SAC 등의 건식식각시 종말점 관측을 정확히 하여 미세패턴의 제조를 용이하게 하고 이후 SEG 형성시 비정상적으로 과도 성장되는 실리콘 입자 성장을 억제하기 위해 SAC 등의 마스크를 제작시 스크라이브 레인의 양테두리, 정렬키 그리고, 소정의 테스트 패턴 영역을 포함한 더미영역을 오픈시키도록 SAC 마스크를 제작하는 방식으로 이러한 영역에서 SEG 성장 중 비정상적으로 과도 성장되는 실리콘 입자 성장을 억제하는 효과도 동시에 얻을 수 있음을 실시예를 통해 알아 보았다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

상술한 바와 같은 본 발명은, 콘택 형성시 정확한 종말점 관측으로 인해 미세 패턴의 제조를 용이하게 하고 이후 선택적 에피택셜 성장에 의한 전도층 형성시 비정상적으로 과도 성장되는 실리콘 입자 성장을 억제할 수 있어, 궁극적으로 반도체 소자의 수율을 향상시킬 수 있는 효과를 기대할 수 있다.

Claims (8)

1. 셀어레이영역의 이웃하는 다수의 도전패턴이 형성된 기판 상에 절연막을 형성하는 단계; 및

   상기 절연막을 선택적으로 식각하여 상기 도전패턴 사이의 상기 기판 표면을 오픈시키되, 이 때 후속 선택적 에피택셜 성장에 의한 전도층 형성용 더미영역을 종말점 관측 영역으로 사용하기 위해 스크라이브 레인의 양테두리에서의 소정 영역을 오픈시키는 단계

   를 포함하는 반도체 소자 제조 방법.
2. 제 1 항에 있어서,

   상기 절연막을 식각하는 단계에서 상기 스크라이브 레인의 양테두리 이외에 정렬키 또는 테스트 패턴 영역에서의 소정 영역을 오픈시키는 것을 특징으로 하는 반도체 소자 제조 방법.
3. 제 1 항에 있어서,

   상기 절연막을 식각하는 단계에서 상기 스크라이브 레인 영역 이외의 주변회로영역에서의 소정 영역을 오픈시키는 것을 특징으로 하는 반도체 소자 제조 방법.
4. 제 1 항에 있어서,

   상기 오픈되는 스크라이브 레인의 양테두리의 폭이 10㎛ 내지 50㎛, 그 길이가 100㎛ 내지 1000㎛이 되도록 하는 것을 특징으로 하는 반도체 소자 제조 방법.
5. 제 2 항에 있어서,

   상기 테스트 패턴의 소정 영역을 오픈시키는 단계에서 콤보마스크를 이용하는 것을 특징으로 하는 반도체 소자 제조 방법.
6. 상기 절연막을 식각하는 단계에서 CxFy(x, y는 1 내지 10) 가스를 이용하는 것을 특징으로 하는 반도체 소자 제조 방법.
7. 상기 CxFy 가스에 적어도 CHxFy(x, y는 1 내지 10) 또는 비활성 가스를 더 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
8. 제 1 항에 있어서,

   상기 절연막을 식각하는 단계 후,

   상기 오픈된 기판에 선택적 에피택셜 성장을 이용하여 전도층을 형성하는 단계를 더 포함하는 반도체 소자 제조 방법.