KR100668509B1 - 비대칭 스텝구조의 게이트를 갖는 반도체소자의 제조 방법 - Google Patents
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Abstract
본 발명은 STAR 패턴의 깊이 균일도를 확보할 수 있는 반도체소자의 제조 방법을 제공하기 위한 것으로, 본 발명의 반도체소자의 제조 방법은 반도체 기판 상부에 질화막 계열의 난반사방지막을 형성하는 단계, 상기 난반사방지막 상에 마스크를 형성하는 단계, 상기 마스크를 식각배리어로 상기 난반사방지막을 식각하는 단계, 상기 마스크를 식각배리어로 상기 반도체기판의 소정영역을 식각하여 서로 단차가 다른 리세스된 활성영역과 돌출된 활성영역을 형성하는 단계, 상기 마스크를 스트립하는 단계, 상기 난반사방지막을 제거하는 단계, 상기 리세스된 활성영역과 돌출된 활성영역 상에 게이트산화막을 형성하는 단계, 및 상기 게이트산화막 상에 상기 리세스된 활성영역과 돌출된 활성영역에 걸치는 비대칭 스텝구조의 게이트를 형성하는 단계를 포함한다.
비대칭 스텝, 게이트, STAR, 난반사방지막
Description
도 1은 종래기술에 따른 STAR 기술을 이용한 반도체소자의 제조 방법을 간략히 도시한 도면,
도 2는 종래기술에 따른 메인셀과 테스트패턴간 BARC의 두께 차이를 나타낸 도면,
도 3은 종래기술에 따른 메인셀 내에서 활성영역과 소자분리막간 EFH(Effective FOX Height)의 차이를 보여주는 도면,
도 4a 내지 도 4e는 본 발명의 실시예에 따른 반도체소자의 제조 방법을 도시한 공정 단면도이다.
* 도면의 주요 부분에 대한 부호의 설명
21 : 반도체 기판 22 : 소자분리막
23 : 질화막 계열의 난반사방지막 24 : STAR 마스크
25 : STAR 패턴
본 발명은 반도체 제조 기술에 관한 것으로,특히 STAR 구조를 갖는 반도체소자의 제조 방법에 관한 것이다.
최근에, 서브 100nm급 DRAM을 제조할 때 채널 길이가 짧아 소자의 리프레시 특성이 악화되는데, 이를 극복하기 위하여 활성영역의 일부를 수십nm 정도 리세스(Recess)시켜 리세스에 게이트의 일부를 걸치도록 하는 STAR(STep gated Asymmetry Recess) 기술이 제안되었다.
도 1은 종래기술에 따른 STAR 기술을 이용한 반도체소자의 제조 방법을 간략히 도시한 도면이다.
도 1에 도시된 바와 같이, 반도체 기판(11)의 소정 영역에 STI(Shallow Trench Isolation) 공정을 이용하여 트렌치 구조의 소자분리막(12)을 형성한다.
다음으로, 반도체 기판(11) 상부에 BARC(Bottom Anti Reflective Coating layer, 13)를 형성하고, BARC(13) 상에 감광막을 도포하고 노광 및 현상으로 패터닝하여 STAR 마스크(14)를 형성한다.
다음으로, STAR 마스크(14)를 식각배리어로 BARC(13)를 식각한 후, 반도체기판(11)을 소정 깊이(d)로 식각하여 STAR 패턴(15)을 형성한다.
전술한 바와 같은 종래기술은 STAR 마스크(14)의 패터닝공정을 용이하게 진 행하기 위해 BARC(13)를 도입하고 있는데, BARC(13)는 패턴의 크기에 상관없는 양호한 유동성으로 패턴의 크기별로 두께가 미세한 차이를 보인다.
도 2는 종래기술에 따른 메인셀과 테스트패턴간 BARC의 두께 차이를 나타낸 도면이다. 도 2는 메인셀과 STAR 패턴의 깊이를 측정하기 위한 테스트패턴의 단면도로서, 미세화된 메인셀에서 STAR 패턴의 깊이를 측정할 수 없기 때문에 주변지역의 소자분리패턴에 테스트패턴을 만들어 STAR 패턴의 깊이를 모니터링한다.
도 2에 도시된 바와 같이, 메인셀과 테스트패턴간의 측정포인트 상의 패턴 간격 차이로 BARC의 도포 두께에서 1차 두께 차이(d2＜d1)가 발생한다.
도 3은 종래기술에 따른 메인셀 내에서 활성영역과 소자분리막간 EFH(Effective FOX Height)의 차이를 보여주는 도면으로서, 도 3은 EFH 차이로 인한 BARC의 두께 차이를 보여주고 있다.
도 3에 도시된 바와 같이, 활성영역과 소자분리막간 EFH 차이(EFH1, EFH2)에 따라 BARC도 두께 변화(d3, d4)가 발생하여 웨이퍼 지역별로 더욱 증가하게 된다.
현재 STAR 패턴의 깊이는 약 400Å 정도 타겟으로 진행하고 있는 바, 전술한 도 2 및 도 3에서와 같이 BARC의 두께 차이가 발생하면 STAR 패턴의 식각타겟의 웨이퍼 위치별 변화를 주게 되고, 이는 실리콘 식각 손실 정도에서 차이를 유발하게 되어 리프레시, 저항, 셀문턱전압 등 웨이퍼내의 변화폭을 증가시킨다. 즉, 활성영역과 소자분리막간 EFH 차이 및 메인셀과 테스트패턴간의 측정포인트 상의 간격차이로 인해 STAR 패턴의 깊이 균일도를 확보할 수 없다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, STAR 패턴의 깊이 균일도를 확보할 수 있는 반도체소자의 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체소자의 제조 방법은 반도체 기판 상부에 질화막 계열의 난반사방지막을 형성하는 단계, 상기 난반사방지막 상에 마스크를 형성하는 단계, 상기 마스크를 식각배리어로 상기 난반사방지막을 식각하는 단계, 상기 마스크를 식각배리어로 상기 반도체기판의 소정영역을 식각하여 서로 단차가 다른 리세스된 활성영역과 돌출된 활성영역을 형성하는 단계, 상기 마스크를 스트립하는 단계, 상기 난반사방지막을 제거하는 단계, 상기 리세스된 활성영역과 돌출된 활성영역 상에 게이트산화막을 형성하는 단계, 및 상기 게이트산화막 상에 상기 리세스된 활성영역과 돌출된 활성영역에 걸치는 비대칭 스텝구조의 게이트를 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 4a 내지 도 4e는 본 발명의 실시예에 따른 반도체소자의 제조 방법을 도시한 공정 단면도이다.
도 4a에 도시된 바와 같이, 반도체 기판(21)의 소정 영역에 STI(Shallow Trench Isolation) 공정을 이용하여 트렌치 구조의 소자분리막(22)을 형성한다.
다음으로, 반도체 기판(21) 상부에 포토마스크작업을 위한 난반사를 억제하는 난반사방지막(23)을 형성한다. 예컨대, 질화막 계열의 난반사방지막(23)을 형성한다. 이러한 질화막 계열의 난반사방지막(23)은 BARC와 동일하게 포토마스크작업시 난반사를 억제하여 STAR 마스크의 패터닝공정을 용이하게 진행할 수 있다.
상기 질화막 계열의 난반사방지막(23)은 STAR 마스크의 패터닝 공정을 용이하게 진행하기 위해 굴절율(Refractive index)이 1.9±0.04로 조절되어야 한다. 이를 위해서 질화막 계열의 난반사방지막(23)은 Si3N4 계열의 순수 질화막을 사용하는 것이 아니라, SiH4/N2O 혼합가스에 헬륨(He)을 비활성가스로 사용하여 형성한 SiON계 질화막을 사용하므로써 후속 STAR 마스크 공정 진행시의 난반사를 최소로 억제하여 정상적인 마스크 패터닝이 이루어지도록 한다. 난반사방지막(23)은 100Å∼900Å의 두께로 형성한다.
그리고, 질화막 계열의 난반사방지막(23)은 BARC와 다르게 스텝커버리지 특성이 우수하여 하부층의 표면토폴로지에 무관하게 동일한 두께로 형성이 가능하다. 즉, 반도체 기판(21)의 표면에서의 두께(d10)와 소자분리막 표면에서의 두께(d20)가 동일하다.
도 4b에 도시된 바와 같이, 난반사방지막(23) 상에 감광막을 도포하고 노광 및 현상으로 패터닝하여 STAR 마스크(24)를 형성한다.
상기 STAR 마스크(24)의 패터닝공정시 하부에 질화막 계열의 난반사방지막(23)을 형성하고, 이 난반사방지막(23)의 굴절율을 1.9±0.04로 조절한 상태이므로 패터닝 공정을 용이하게 진행할 수 있다.
도 4c에 도시된 바와 같이, STAR 마스크(24)를 식각배리어로 난반사방지막(23)을 식각하고, 연속해서 반도체기판(21)을 소정 깊이(d30)로 식각하여 STAR 패턴(25)을 형성한다. 이상의 공정을 'STAR 식각 공정'이라고 일컬으며, STAR 패턴(25)은 리세스(Recess) 구조로서, STAR 패턴(25)이 형성되는 부분은 스토리지노드콘택이 연결될 'SNC 노드'이고, STAR 마스크(24) 아래는 비트라인콘택이 연결될 'BLC 노드'이다.
위와 같이 STAR 식각 공정을 통해 단차가 서로 다른 BLC 노드와 SNC 노드를 형성한다. 즉, BLC 노드가 SNC 노드에 비해 단차가 높다. 이하, BLC 노드는 돌출된 활성영역이라고 약칭하고, SNC 노드는 리세스된 활성영역이라 약칭하기로 한다.
상기 STAR 식각 공정시, SixOyNz 계열의 질화막으로 형성한 난반사방지막(23)은 불소 계열의 가스로 식각하는데, BARC 또한 불소계열의 가스로 식각이 가능하다. 즉, 본 발명은 종래 BARC의 식각조건을 그대로 사용하므로 추가 공정 및 조건 조절이 최소화된다.
한편, STAR 패턴(25)을 형성하기 위한 반도체기판(21)의 식각 공정은 HBr, Cl2 및 O2의 혼합가스를 사용하여 진행한다.
도 4d에 도시된 바와 같이, STAR 마스크(24)를 스트립하고 세정공정을 진행 한다. 이때, STAR 마스크(24)의 스트립후에도 난반사방지막(23)은 제거되지 않고 잔류한다.
상기 난반사방지막(23)은 추가로 습식식각을 진행하여 제거한다. 이때, 습식식각은 인산(H3PO4) 용액과 같은 습식케미컬을 이용한다.
위와 같은 난반사방지막(23)의 습식식각시 습식케미컬에 의해 STAR 패턴(25)의 표면에 격자결함이 초래될 수 있으므로 고온 열처리를 진행하여 격자결함을 치유해준다. 이러한 열처리는 700℃∼1000℃ 범위에서 진행한다.
도 4e에 도시된 바와 같이, 전면에 게이트임계전압(즉 문턱전압)을 조절하기 위한 이온주입공정시 반도체기판(21)을 보호하기 위해 스크린산화막을 형성한다. 이어서, 웰 및 채널 형성을 위한 이온주입 공정을 순차적으로 실시한 후 게이트산화막(26)을 형성한 후, 도핑된 폴리실리콘, 텅스텐실리사이드, 게이트하드마스크층의 순서로 적층되는 게이트스택(도시 생략)을 형성한다. 이어서, 게이트마스크 및 식각공정을 실시하여 돌출된 활성영역(BLC 노드)과 리세스된 활성영역(SNC 노드)에 걸치는 스텝구조의 비대칭 게이트(27)를 형성한다.
상술한 실시예에 따르면, 스텝커버리지특성이 우수한 질화막 계열의 난반사방지막(23)을 도입하므로써 활성영역과 소자분리막간 EFH 차이 및 메인셀과 테스트패턴간 측정 포인트상의 간격 차이로 인해 초래되는 STAR 패턴(25)의 깊이 차이를 완화시킨다.
또한, 질화막 계열의 난반사방지막(23)의 굴절율을 1.9±0.04로 조절하므로 써 후속 STAR 마스크(24)의 포토공정시 난반사를 최소로 억제하여 정상적인 마스크 패터닝이 가능케 한다.
또한, BARC 식각시와 동일한 식각공정 및 조건을 이용하므로 추가의 투자 비용이 발생하지 않는다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 질화막계열의 난반사방지막을 STAR 마스크의 패터닝을 위해 도입하므로써 STAR 패턴의 깊이가 웨이퍼의 전영역에 걸쳐서 균일하게 형성되어 리프레시, 저항, 셀문턱전압 등 웨이퍼 내의 전기적 특성의 변화폭을 최소화시킬 수 있는 효과가 있다.
Claims (7)
- 반도체 기판 상부에 질화막 계열의 난반사방지막을 형성하는 단계;상기 난반사방지막 상에 마스크를 형성하는 단계;상기 마스크를 식각배리어로 상기 난반사방지막을 식각하는 단계;상기 마스크를 식각배리어로 상기 반도체기판의 소정영역을 식각하여 서로 단차가 다른 리세스된 활성영역과 돌출된 활성영역을 형성하는 단계;상기 마스크를 스트립하는 단계;상기 난반사방지막을 제거하는 단계;상기 리세스된 활성영역과 돌출된 활성영역 상에 게이트산화막을 형성하는 단계; 및상기 게이트산화막 상에 상기 리세스된 활성영역과 돌출된 활성영역에 걸치는 비대칭 스텝구조의 게이트를 형성하는 단계를 포함하는 반도체소자의 제조 방법.
- 제1항에 있어서,상기 난반사방지막은,굴절율이 1.9±0.04로 조절된 질화막으로 형성하는 것을 특징으로 하는 반도체소자의 제조 방법.
- 제2항에 있어서,상기 질화막은, SiH4/N2O 혼합가스에 헬륨을 비활성가스로 사용하여 SiON계 질화막으로 형성하는 것을 특징으로 하는 반도체소자의 제조 방법.
- 제3항에 있어서,상기 질화막은, 100Å∼900Å의 두께로 형성하는 것을 특징으로 하는 반도체소자의 제조 방법.
- 제1항에 있어서,상기 난반사방지막을 제거하는 단계는,인산 용액을 이용하는 것을 특징으로 하는 반도체소자의 제조 방법.
- 제5항에 있어서,상기 난반사방지막을 제거한 후,상기 리세스된 활성영역과 돌출된 활성영역의 표면에 발생된 격자결함을 치유하기 위해 열처리하는 단계를 더 포함하는 반도체소자의 제조 방법.
- 제6항에 있어서,상기 열처리는, 700℃∼1000℃ 범위에서 진행하는 것을 특징으로 하는 반도체소자의 제조 방법.
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