KR100612947B1 - 비대칭 스텝구조의 게이트를 구비하는 반도체소자의 제조방법 - Google Patents

비대칭 스텝구조의 게이트를 구비하는 반도체소자의 제조방법 Download PDF

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Abstract

본 발명은 STAR 공정을 적용할 때 웨이퍼내에서 EFH 차이가 발생하더라도 리세스드 활성영역의 깊이을 균일하게 확보할 수 있는 반도체소자의 제조 방법을 제공하기 위한 것으로, 본 발명은 반도체기판 상에 난반사방지막을 형성하는 단계, 상기 난반사방지막 상에 마스크를 형성하는 단계, 상기 마스크를 식각배리어로 하여 상기 난반사방지막을 식각하되, 상기 난반사방지막 아래의 하부층과의 선택비를 높게 하여 상기 난반사방지막을 식각하는 단계, 상기 난반사방지막 식각후 노출된 반도체 기판을 식각하여 리세스드 활성영역을 형성하는 단계, 상기 마스크 및 난반사방지막을 제거하여 상기 리세스드 활성영역에 의해 정의되는 돌출된 활성영역을 노출시키는 단계, 상기 리세스드 활성영역과 돌출된 활성영역 상에 게이트절연막을 형성하는 단계, 및 상기 게이트산화막 상에 상기 리세스드 활성영역과 돌출된 활성영역에 걸치는 비대칭 스텝구조의 게이트를 형성하는 단계를 포함하고, 본 발명은 고선택비의 난반사방지막 식각을 진행하여 STAR 패턴의 CD 및 깊이를 웨이퍼의 전영역에 걸쳐서 균일하게 형성시키므로써 웨이퍼 내의 전기적 특성의 변화폭을 최소화시켜 반도체소자의 신뢰성을 향상시킬 수 있는 효과가 있다.
STAR, 리세스드 활성영역, 난반사방지막, 고선택비

Description

비대칭 스텝구조의 게이트를 구비하는 반도체소자의 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE WITH STEP GATED ASYMMETRY RECESS}
도 1a 및 도 1b는 종래기술에 따른 STAR 공정을 이용한 반도체소자의 제조 방법을 간략히 도시한 도면,
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체소자의 제조 방법을 도시한 공정 단면도,
도 3은 종래기술과 본 발명에 따른 STAR 패턴의 깊이를 비교한 도면,
도 4는 종래기술과 본 발명에 따른 STAR 패턴의 깊이를 나타낸 웨이퍼 맵.
* 도면의 주요 부분에 대한 부호의 설명
21 : 반도체 기판 22 : 소자분리막
23 : 난반사방지막 24 : STAR 마스크
25a, 25b : 리세스드 활성영역 25c, 25d : 테스트패턴
25e, 25f : 돌출된 활성영역
본 발명은 반도체소자의 제조 기술에 관한 것으로, 특히 STAR(STep gated Asymmetry Recess) 공정을 이용한 반도체소자의 제조 방법에 관한 것이다.
최근에, 서브 100nm급 DRAM을 제조할 때 채널 길이가 짧아 소자의 리프레시 특성이 악화되는데, 이를 극복하기 위하여 활성영역의 일부를 수십nm 정도 리세스(Recess)시켜 리세스에 게이트의 일부를 걸치도록 하는 STAR(STep gated Asymmetry Recess) 기술이 제안되었다.
도 1a 및 도 1b는 종래기술에 따른 STAR 공정을 이용한 반도체소자의 제조 방법을 간략히 도시한 도면이다.
도 1a에 도시된 바와 같이, 반도체 기판(11)의 소정 영역에 STI(Shallow Trench Isolation) 공정을 이용하여 트렌치 구조의 소자분리막(12)을 형성한다.
다음으로, 반도체 기판(11) 상부에 난반사방지막(Organic Bottom Anti Reflective Coating layer, 13)를 형성하고, 난반사방지막(13) 상에 감광막을 도포하고 노광 및 현상으로 패터닝하여 STAR 마스크(14)를 형성한다.
다음으로, STAR 마스크(14)를 식각배리어로 난반사방지막(13)을 식각한다.
도 1b에 도시된 바와 같이, 반도체기판(11)을 소정 타겟으로 식각하여 리세스드 활성영역(15a, 15b)을 형성한다.
전술한 바와 같은 종래기술은 STAR 마스크(14)의 패터닝공정을 용이하게 진행하기 위해 난반사방지막(13)을 도입하고 있으며, 리세스드 활성영역(15a, 15b)이 셀영역에 형성되고, 리세스드 활성영역(15a, 15b)의 깊이를 측정하기 위한 테스트패턴(15c, 15d)을 주변회로영역에 형성하고 있다. 즉, 셀영역에서는 리세스드 활성영역(15a, 15b)의 깊이를 측정할 수 없기 때문에 주변회로영역에 테스트패턴(15c, 15d)을 만들어 STAR 패턴(15a, 15b)의 깊이를 모니터링한다.
그러나, 종래기술은 리세스드 활성영역이 형성되는 반도체기판(11)과 소자분리막(12)간 EFH(Effective FOX Height)의 차이가 발생하는 경우에 난반사방지막(13)의 식각두께 차이가 발생하여 결국에는 리세스드 활성영역의 깊이가 서로 다르게 된다. 즉, EFH가 낮은 경우의 리세스드 활성영역(15a)의 깊이(STAR1)는 EFH가 높은 경우의 리세스드 활성영역(15b)의 깊이(STAR2)보다 더 깊게 형성된다. 리세스드 활성영역 형성시 400Å 정도 타겟('T')으로 진행하는 경우, 웨이퍼 내에서 EFH의 차이에 따라 리세스드 활성영역의 깊이 차이가 최대 103Å으로 관찰된다. 이처럼 EFH의 변동에 의하여 리세스드 활성영역의 깊이가 변화된다.
예컨대, 웨이퍼내에서 EFH의 차이가 100Å이라 하는 경우, 웨이퍼 대 웨이퍼(Wafer to wafer), 로트 대 로트(lot to lot)에서 100Å의 차이를 보이고, 이로 인해 리세스드 활성영역의 깊이 균일도가 나쁘게 된다.
결국, 리세스드 활성영역의 깊이 균일도 불량은 실리콘 식각 손실 정도에서 차이를 유발하게 되어 리프레시, 저항, 셀문턱전압 등 웨이퍼내의 변화폭을 증가시킨다. 즉, 활성영역과 소자분리막간 EFH 차이로 인해 리세스드 활성영역의 깊이 균일도를 확보할 수 없다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, STAR 공정을 적용할 때 웨이퍼내에서 EFH 차이가 발생하더라도 리세스드 활성영역의 깊이을 균일하게 확보할 수 있는 비대칭스텝구조의 게이트를 구비한 반도체소자의 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체소자의 제조 방법은 반도체기판 상에 난반사방지막을 형성하는 단계, 상기 난반사방지막 상에 마스크를 형성하는 단계, 상기 마스크를 식각배리어로 하여 상기 난반사방지막을 식각하되, 상기 난반사방지막 아래의 하부층과의 선택비를 높게 하여 상기 난반사방지막을 식각하는 단계, 상기 난반사방지막 식각후 노출된 반도체 기판을 식각하여 리세스드 활성영역을 형성하는 단계, 상기 마스크 및 난반사방지막을 제거하여 상기 리세스드 활성영역에 의해 정의되는 돌출된 활성영역을 노출시키는 단계, 상기 리세스드 활성영역과 돌출된 활성영역 상에 게이트절연막을 형성하는 단계, 및 상기 게이트산화막 상에 상기 리세스드 활성영역과 돌출된 활성영역에 걸치는 비대칭 스텝구조의 게이트를 형성하는 단계를 포함하는 것을 특징으로 하고, 상기 난반사방지막을 식각하는 단계는 상기 난반사방지막과 상기 난반사방지막 아래의 하부층과의 선택비를 20:1∼30:1로 하여 진행하는 것을 특징으로 하며, 상기 난반사방지막을 식각하는 단계 는 N2/O2의 혼합가스를 식각가스로 사용하는 것을 특징으로 하고, 상기 N2/O2 혼합가스에서 N2:O2의 유량비를 1:1∼3:1로 하는 것을 특징으로 하며, 상기 N2의 유량은 20sccm∼40sccm으로 하고, 상기 난반사방지막을 식각하는 단계는 N2/O2의 혼합가스에 CO 가스를 첨가하여 진행하며, 상기 N2:CO의 유량비를 1:1∼1:2로 하고, 상기 N2:O2의 유량비를 1:1∼3:1로 하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2c는 본 발명의 실시예에 따른 반도체소자의 제조 방법을 도시한 공정 단면도이다.
도 2a에 도시된 바와 같이, 반도체 기판(21)의 소정 영역에 STI(Shallow Trench Isolation) 공정을 이용하여 트렌치 구조의 소자분리막(22)을 형성한다.
다음으로, 반도체 기판(21) 상부에 포토마스크작업을 위한 난반사를 억제하는 난반사방지막(Organic Bottom Anti-Reflective Coating, 23)을 형성한다. 이때, 난반사방지막(23)은 100Å∼900Å의 두께로 형성하며, 난반사방지막(23)이 형성될 하부 구조에서 EFH 차이(EFH1, EFH2)가 발생하더라도 반도체기판(21) 표면 상부에서의 두께(d1=d2)는 모든 지역에서 균일하며, 소자분리막(22)의 표면 상부에서의 두께(d3＞d4)는 EFH 차이에 의해 서로 다르다.
도 2b에 도시된 바와 같이, 난반사방지막(23) 상에 감광막을 도포하고 노광 및 현상으로 패터닝하여 STAR 마스크(24)를 형성한다.
이어서, STAR 마스크(24)를 식각배리어로 난반사방지막(23)을 식각한다.
여기서, 난반사방지막(23)은 유기물로서 코팅에 의하여 형성하는데, 이로써 하부의 토폴로지의 영향없이 평평하게 코팅이 된다. 따라서, 소자분리막(22)의 높이가 높다면 상대적으로 활성영역은 낮아지는데, 이때, 소자분리막(22)과 반도체기판(21) 사이에 형성되는 난반사방지막(23)의 두께는 소자분리막(22)의 높이가 높을수록 두껍게 된다. 이 상태에서 난반사방지막(23)을 식각하면 깊이 모니터링지역과 셀영역에서 깊이의 차이가 크게 발생한다.
따라서, 본 발명은 난반사방지막(23)의 식각시 하부막인 실리콘과 산화막의 선택비, 즉 반도체기판(21)과 소자분리막(22)의 선택비를 크게 하여 진행하는데, 이로써 셀영역과 주변회로영역 또는 소자분리막(22)의 높이 및 이전 공정에 영향을 받지 않고 난반사방지막(23)을 식각할 수 있고, 후속 STAR 패턴을 균일한 깊이로 형성할 수 있다.
바람직하게, 난반사방지막(23) 식각공정시 난반사방지막(23)과 하부층의 선택비를 높이는 방법은 N2/O2의 혼합가스를 식각가스로 사용하거나 또는 N2/O2의 혼합가스에 CO 가스를 첨가하여 진행하므로써 가능하다. 이때, N2는 20sccm∼40sccm, N2/O2 혼합가스에서 N2:O2의 유량비를 1:1∼3:1로 한다. 그리고, CO 가스를 첨가하는 경우에는 N2:CO의 유량비를 1:1∼1:2로 하고, N2:O2의 유량비를 1:1∼3:1로 하며, 이때 N2는 10sccm∼30sccm으로 한다.
위와 같은 가스 조건으로 난반사방지막(23)을 식각하면, 난반사방지막(23)과 난반사방지막(23) 아래의 하부층과의 선택비가 20:1 이상이 되는데, 예를 들어, 난반사방지막(23) 대 소자분리막(22)의 식각선택비는 25.1:1, 난반사방지막(23) 대 반도체기판(21)의 식각선택비는 25:1이 된다. 바람직하게, 난사방지막(23)과 하부층과의 선택비를 20:1∼30:1로 조절하므로써 하부층의 손실없이 하부층이 드러날때까지 난반사방지막(23)을 완전히 식각할 수 있다.
그리고, 난반사방지막(23)의 식각 공정은 ICP, TCP, RIE, MERIE, 마이크로웨이브 또는 ECR 중에서 선택되는 어느 하나의 플라즈마소스를 사용한 플라즈마 식각으로 진행하는데, 이때 플라즈마 소스파워의 범위를 100W∼300W로 제어하고, 챔버의 압력을 10mTorr∼50mTorr 범위의 중저압을 사용한다.
전술한 바와 같이, 고선택비의 난반사방지막(23) 식각을 진행하면 EFH 차이가 발생하더라도 난반사방지막(23)을 완전히 식각하여 반도체기판(23) 및 소자분리막(22)의 표면을 노출시킬 수 있다.
도 2c에 도시된 바와 같이, 반도체기판(21)을 소정 깊이로 식각하여 리세스드 활성영역(25a, 25b)을 형성한다. 이상의 공정을 'STAR 식각 공정'이라고 일컬으며, 리세스드 활성영역(25a, 25b)은 리세스(Recess) 구조이다. 여기서, 리세스드 활성영역(25a, 25b)이 셀영역에 형성되고, 리세스드 활성영역(25a, 25b)의 깊이를 측정하기 위한 테스트패턴(25c, 25d)을 주변회로영역에 형성한다. 즉, 셀영역에서는 리세스드 활성영역(25a, 25b)의 깊이를 측정할 수 없기 때문에 주변회로영역에 테스트패턴(25c, 25d)을 만들어 리세스드 활성영역(25a, 25b)의 깊이를 모니터링한다.
위와 같이 STAR 식각 공정시, EFH 차이가 발생한 상태에서 난반사방지막(23)을 모두 식각한 상태이므로, STAR 식각 공정은 설정된 타겟(T1=T2)으로 식각을 진행할 수 있어, 웨이퍼의 모든 지역에서 균일한 깊이의 리세스드 활성영역(25a, 25b)을 형성할 수 있다. 참고로, 리세스드 활성영역(25a, 25b)을 형성하기 위한 반도체기판(21)의 식각 공정은 HBr, Cl2 및 O2의 혼합가스를 사용하여 진행한다.
예컨대, 리세스드 활성영역(25a, 25b)의 식각타겟(T1=T2)이 400Å이라 가정할 때, 본 발명은 순수하게 반도체기판(21)만을 식각하므로 웨이퍼의 모든 지역에서 리세스드 활성영역(25a, 25b)을 균일한 깊이로 형성할 수 있다. 그러나, 종래기술은 STAR 식각 공정시 서로 다른 두께로 잔류하는 난반사방지막까지 식각타겟에 포함해야 하므로 식각되는 반도체기판의 식각깊이가 EFH 차이에 따라 서로 다르게 되었다.
도 2d에 도시된 바와 같이, STAR 마스크(24)와 난반사방지막(23)을 스트립한다. 따라서, 리세스드 활성영역(25a, 25b)에 의해 STAR 마스크(24)가 덮혀 있던 활성영역은 돌출된 활성영역(25e, 25f)이 된다.
이어서, 리세스드 활성영역(25a, 25b)을 포함한 전면에 게이트절연막(26)을 형성한 후, 게이트절연막(26) 상에 리세스드 활성영역(25a, 25b)과 돌출된 활성영역(25e, 25f)에 걸치는 비대칭 스텝구조의 게이트(27)를 형성한다. 이와 같이 비대칭 스텝구조를 갖는 게이트(27)를 형성하는 공정을 STAR 공정이라고 하는 것이다.
도 3은 종래기술과 본 발명에 따른 리세스드 활성영역의 깊이를 비교한 도면이고 도 4는 리세스드 활성영역의 깊이를 나타낸 웨이퍼 맵이다.
도 3 및 도 4에 도시된 바와 같이, 웨이퍼 중앙으로부터의 거리에 따라 종래기술은 리세스드 활성영역의 깊이 차이가 최대 103.1Å까지 차이가 발생하였으나, 본 발명은 66.9Å 정도로 그 차이가 현저히 감소함을 알 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 고선택비의 난반사방지막 식각을 진행하여 STAR 패턴의 CD 및 깊이를 웨이퍼의 전영역에 걸쳐서 균일하게 형성시키므로써 리프레시, 저항, 셀문턱전압 등 웨이퍼 내의 전기적 특성의 변화폭을 최소화시켜 반도체소자의 신뢰성을 향상시킬 수 있는 효과가 있다.

Claims (10)

  1. 반도체기판 상에 난반사방지막을 형성하는 단계;
    상기 난반사방지막 상에 마스크를 형성하는 단계;
    상기 마스크를 식각배리어로 하여 상기 난반사방지막을 식각하되, 상기 난반사방지막 아래의 하부층과의 선택비를 높게 하여 상기 난반사방지막을 식각하는 단계;
    상기 난반사방지막 식각후 노출된 반도체 기판을 식각하여 리세스드 활성영역을 형성하는 단계;
    상기 마스크 및 난반사방지막을 제거하여 상기 리세스드 활성영역에 의해 정의되는 돌출된 활성영역을 노출시키는 단계;
    상기 리세스드 활성영역과 돌출된 활성영역 상에 게이트절연막을 형성하는 단계; 및
    상기 게이트산화막 상에 상기 리세스드 활성영역과 돌출된 활성영역에 걸치는 비대칭 스텝구조의 게이트를 형성하는 단계
    를 포함하는 반도체소자의 제조 방법.
  2. 제1항에 있어서,
    상기 난반사방지막을 식각하는 단계는,
    상기 난반사방지막과 상기 난반사방지막 아래의 하부층과의 선택비를 20:1∼30:1로 하여 진행하는 것을 특징으로 하는 반도체소자의 제조 방법.
  3. 제2항에 있어서,
    상기 난반사방지막을 식각하는 단계는,
    N2/O2의 혼합가스를 식각가스로 사용하는 것을 특징으로 하는 반도체소자의 제조 방법.
  4. 제3항에 있어서,
    상기 N2/O2 혼합가스에서 N2:O2의 유량비를 1:1∼3:1로 하는 것을 특징으로 하는 반도체소자의 제조 방법.
  5. 제4항에 있어서,
    상기 N2의 유량은 20sccm∼40sccm으로 하는 것을 특징으로 하는 반도체소자의 제조 방법.
  6. 제1항에 있어서,
    상기 난반사방지막을 식각하는 단계는,
    N2/O2의 혼합가스에 CO 가스를 첨가하여 진행하는 것을 특징으로 하는 반도체소자의 제조 방법.
  7. 제6항에 있어서,
    상기 N2:CO의 유량비를 1:1∼1:2로 하고, 상기 N2:O2의 유량비를 1:1∼3:1로 하는 것을 특징으로 하는 반도체소자의 제조 방법.
  8. 제7항에 있어서,
    상기 N2의 유량은 10sccm∼30sccm으로 하는 것을 특징으로 하는 반도체소자의 제조 방법.
  9. 제1항 내지 제8항 중 어느 한 항에 있어서,
    상기 난반사방지막을 식각하는 단계는,
    ICP, TCP, RIE, MERIE, 마이크로웨이브 또는 ECR 중에서 선택되는 어느 하나의 플라즈마소스를 사용한 플라즈마 식각으로 진행하는 것을 특징으로 하는 반도체소자의 제조 방법.
  10. 제9항에 있어서,
    상기 플라즈마 식각시, 플라즈마 소스파워의 범위를 100W∼300W로 제어하고, 챔버의 압력을 10mTorr∼50mTorr 범위의 중저압을 사용하는 것을 특징으로 하는 반도체소자의 제조 방법.
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