KR100248200B1 - Soi 반도체 소자 및 그의 제조방법 - Google Patents
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Abstract
본 발명은 드레인 접합부근에서 충돌이온화로 발생하는 홀을 제거하여 킹크현상을 방지함과 더불어 항복전압을 증가시킴으로써 소자의 전기적 특성을 향상시킬 수 있는 SOI 반도체 소자 및 그의 제조방법을 제공한다.
본 발명에 따른 SOI 반드체 소자는 실리콘 기판 상에 절연층 및 소정의 단차가 형성된 SOI층이 적층된 기판; 기판 상에 형성된 게이트 절연막; 단차의 굴곡형태로 게이트 절연막 상에 형성되고 양 측벽에 절연막 스페이서가 구비된 게이트; 게이트 일 측의 단차가 높은 부분의 SOI층에 형성되고 절연층과 플로팅된 LDD 구조의 제 1 접합영역; 게이트 다른 측의 단차가 낮은 부분의 SOI층에 형성되고 절연층과 접하는 LDD 구조의 제 2 접합영역; 기판 전면에 형성되고 제 1 접합영역을 통하여 제 1 접합영역 하부의 SOI층을 소정부분 노출시키는 제 1 콘택홀과 상기 제 2 접합영역을 소정부분 노출시키는 제 2 콘택홀을 구비한 절연막; 및 제 1 및 제 2 콘택홀을 통하여 노출된 SOI층 및 제 2 접합영역과 콘택하는 제 1 및 제 2 금속배선층을 포함한다.
Description
본 발명은 반도체 소자 및 그의 제조방법에 관한 것으로, 특히 드레인 집합부근에서 충돌이온화로 발생하는 홀을 젝러할 수 있는 SOI(Silicon On Insulator)반도체 소자 및 그의 제조방법에 관한 것이다.
반도체 기판 내에 형성된 웰 내에 소자를 형성하는 예컨대 CMOS 소자에서 볼수 있듯이 PN접합 분리 구조에서는 기생 MOS 트랜지스터나 기생 바이폴라 트랜지스터 등의 능동적 기생 효과가 발생하여 이에 기인한 래치-업(latch-up) 현상으로 소자가 파괴되거나 소프트 에러 등의 문제가 있었다. 이러한 문제를 해결함과 더불어 고집적화를 위하여 SOI 기술이 연구 개발되고 있다.
상기한 SOI 기술을 이용한 SOI 반도체 소자는 활성영역이 필드 산화막에 의해 완전이 격리되어 있기 때문에 래치업 및 몸체효과(body effect)등이 없고 기생캐패시터가 감소되어 속도가 빠르고 핫 캐리어(hot carrier)효과가 종래의 벌크 반도체 소자보다 작기 때문에 차세대 소전압(low voltage)소자로서 유망하다.
그러나, 상기한 SOI 반도체 소자는 부분 공핍(Partially Depleted Film)및 완전공필(Fully Depleted Film)의 두가지 형태로 구분된다.
먼저, 부분 공필 소자의 경우 드레인 접합부근에서 발생한 홀이 전위가 낮은 폴로팅(floating) 몸체로 이동하여 축적되어, 몸체의 전위를 증가시킬 뿐만 아니라, 소오스-몸체간에 순방향 바이어스를 형성하고, 상기 몸체 전위의 증가는 문턱전압을 감소시켜 벌크 소자의 경우 몸체효과와 같은 현상을 야기시킬 뿐만 아니라, 전류를 증가시키는 킹크현상(Kink Effect)를 유발하여 아날로그 회로 등의 사용에서 문제를 일으킬 뿐만 아니라, 회로 시뮬레이터에서 모델링 등의 문제를 일으킨다. 또한, 기생 바이폴라 효과에 의하여 항복전압이 감소되는 문제가 있었다.
즉, 일반적인 부분 공핍 SOI 소자는 벌크 소자와는 달리 몸체가 플로팅 상태이므로 충돌 이온화로 발생한 홀을 제거하지 못하여 소자의 특성을 저하시킨다.
한편, 완전공핍 소자의 경우는 상기한 문제저이 없는 반면 문턱 전압을 조절하기가 어렵다.
이에, 본 발명은 상기한 문제점을 감안하여 창출된 것으로서, 드레인 접합부근에서 층돌이온화로 발생하는 홀을 제거하여 킹크 현상을 방지함과 더불어 항복전압을 증가시킴으로써 소자의 전기적 특성을 향상시킬 수 있는 SOI 반도체 소자 및 그의 제조방법을 제공함을 그 목적이 있다.
도 1A 내지 도 1E는 본 발명의 실시예에 따른 SOI 반도체 소자의 제조방법을 설명하기 위한 순차적인 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
1 : 실리콘 웨이퍼 2 : 절연층
3 : 게이트 4 : 게이트 산화막
5 : 게이트 6 : LDD 영역
7 : 산화막 스페이서
8a, 8b : 소오스 및 드레인 영역
9 : 절연막
10a,10b : 제 1 및 제 2 금속배선층
상기 목적을 달성하기 위한 본 발명에 따른 SOI 반도체 소자는 실리콘 기판상에 절연층 및 소정의 단차가 형성된 SOI층이 적층된 기판; 기판 상에 형성된 게이트 절연막; 단차의 굴곡 형태로 게이트 절연막 상에 형성되고 양 측벽에 절연막 스페이서가 구비된 게이트; 게이트 일 측의 단차가 높은 부분의 SOI층에 형성되고 절연층과 플로팅된 LDD 구조의 제 1 접합영역; 게이트 다른 측의 단차가 낮은 부분의 SOI층에 형성되고 절연층과 접하는 LDD 구조의 제 2 접합영역; 기판 전면에 형성되고 제 1 접합영역을 통하여 제 1 접합영역 하부의 SOI층을 소정부분 노출시키는 제 1 콘택홀과 상기 제 2 접합영역을 소정부분 노출시키는 제 2 콘택홀을 구비한 절연막; 및 제 1 및 제 2 콘택홀을 통하여 노출된 SOI층 및 제 2 접합영역과 콘택하는 제 1 및 제 2 금속배선층을 포함한다.
또한, SOI층과 콘택된 제 1 금속배선층은 제 2 접합영역에서 발생되는 홀을 흡수한다.
또한, 본 발명에 따른 SOI 반도체 소자의 제조방법은 실리콘 기판 상에 절연층 및 SOI층이 적층된 기판을 형성하는 단계; 기판 상에 SOI 층의 일측을 노출시키는 마스크 패턴을 형성하는 단계; 마스크 패턴을 이용하여 노출된 SOI층을 소정 깊이로 식각하여 상기 SOI층에 단차를 형성하는 단계; 마스크 패턴을 제거하는 단계; 상기 기판 상에 게이트 절연막을 형성하는 단계; 게이트 절연막 상에 단차의 굴곡형태로 게이트를 형성하는 단계; 게이트 양 측의 SOI층으로 LDD 이온을 주입하여 LDD 영역을 형성하는 단계; 게이트 양 측벽에 절연막 스페이서를 형성하는 단계; 스페이서 양 측의 SOI층으로 고농도 불순물 이온을 주이바여 게이트 일 측의 단차가 높은 부분의 SOI층에 절연층과 플로팅되도록 LDD 구조의 제 1 접합영역을 형성함과 동시에 게이트 다른 측의 단차가 낮은 부분의 SOI층에 절연층과 접하도록 LDD 구조의 제 2 접합영역을 형성하는 단계; 기판 전면에 평탄화된 절연막을 형성하는 단계; 제 1 및 제 2 접합영역 상의 절연막을 식각하여 제 1 접합영역을 통하여 제 1 접합영역 하부의 SOI층을 소정부분 노출시키는 제 1 콘택홀 및 드레인 영역을 소정 부분 노출시키는 제 2 콘택홀을 형성하는 단계; 제 1 및 제 2 콘택홀에 매립되도록 접연막 상에 금속층을 증착하고 패터닝하여 제 1 및 제 2 콘택홀을 통하여 SOI층 및 제 2 접합영역과 콘택하는 제 1 및 제 2 금속배선층을 형성하는 단계를 포함한다.
상기 구성으로 된 본 발명의 의하여, 굴곡 형태의 SOI층에 접합영역을 형성함에 따라, 단차가 높은 측의 콘택이 SOI층과 연결됨에 따라, 단차가 낮은 측에서 발생된 홀이 흡수된다.
[실시예]
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 설명한다.
도 1A 내지 도 1E는 본 발명의 실시예에 따른 SOI 반도체 소자의 제조방법을 설명하기 위하여 순차적으로 나타낸 공정 단면도이다.
먼저, 도 1A에 도시된 바와 같이, 실리콘 웨이퍼(1)상에 소정 두께의 절연층(2)및 SOI층(3)이 적층된 기판을 형성한다.
도 1B에 도시된 바와 같이, SOI층(3) 상부에 포토리소그라피로 SOI층(3)의 일측을 노출시키는 마스크 패턴(도시되지 않음)을 형성한다. 상기 마스크 패턴을 이용하여 노출된 SOI층(3)을 소정 깊이로 식각하여, SOI층(3)에 단차를 형성하고 공지된 방법으로 상기 마스크 패턴을 제거한다. 이어서, 단차가 형성된 SOI층(3)에 문턱전압 조절을 위한 이온 주입을 실시하고, SOI층(3) 상에 게이트 산화막(4)을 형성한다.
도 1C에 도시된 바와 같이, 게이트 산호막(4) 상에 폴리실리콘막을 증착하고, 패터닝하여 상기 단차의 굴곡 형태로 게이트(5)을 형성한다. 이어서, 굴곡 형태의 게이트(5) 양 측의 SOI층(3)으로 LDD(Lightly Doped Drain) 이온을 주입하여 LDD영역(6)을 형성한다.
도 1D에 도시된 바와 같이, 도 1C의 구조 상에 상화막을 두껍게 중착하고, 상기 산화막을 이방성 블랭킷 식각하여 게이트(5) 양 측벽에 산화막 스페이서(7)를 형성한다. 그리고 나서,스페이서(7) 양 측의 SOI층(3)으로 고농도 불순물 이온을 주입하여 절연층(2)과 플로팅되도록 LDD 구조의 소오스 영역(8a)을 형성함과 동시에 절연층(2)과 접하도록 LDD 구조의 드레인 영역(8b)을 형성한다.
도 1E에 도시된 바와 같이, 도 1D의 구조 상에 절연 및 평탄화를 위한 절연막(9)을 형성하고, 소오스 및 드레인 영역(8a, 8b) 사의 절연막(9)을 식각하여 소오스영역(8a)을 통하여 소오스 영역(8a) 하부의 SOI층(3)을 소정부분 노출시키는 제 1 콘택홀 및 드레인 영역(8a, 8b)을 소정 부분 노출시키는 제 2 콘택홀을 형성한다.
즉, SOI층(3)의 단차에 의해, 단차가 높은 소오스 영역(8a)이 식각되어, 소오스 영역(8a) 하부의 SOI층(3)이 소정 부분 노출된다. 그리고 나서, 상기 제 1 및 제 2 콘택홀에 매립되도록 절연막(9) 상에 금속층을 증착하고 소정의 형태로 패터닝하여 상기 제 1 및 제 2 콘택홀을 통하여 소오스 영역(8a) 하부의 SOI층(3) 및 드레인 영역(8b)과 각각 콘택하는 제 1 및 제 2 금속배선층(10a, 10b)을 형성한다.
즉, SOI층(3)의 일측을 소정 깊이로 식각하여 단차를 형성하여, 소오스 영역(8b)에서의 콘택이 SOI층(3), 즉 몸체와 이루어짐에 따라, 드레인 영역(b)에서의 충돌이온화에 의해 발생된 홀이 플로팅 몸체에 축적되지 않는다.
상기 실시예에 의하면, SOI층에 단차를 형성하고 단차가 낮은 부분에 소오스영역을 형성하고, 단차가 높은 부분에 드레인 영역을 형성하고 소오스 영역에서의 콘택이 몸체와 이루어짐에 따라, 드레인 접합부근에서 충돌이온화가 발생하는 홀이 제거됨으로써, 킹크 현상이 방지됨과 더불어 항복저압이 증가된다.
또한, 단차가 낮은 부분에 드레인 영역을 형성하기 때문에 드레인 영역의 깊이가 낮게 한정되므로, 핫캐리어 효과가 감소됨으로써, 소자의 특성이 향상된다.
또한, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 요지를 벗어나지 않는 범위내에서 다양하게 변형시 실시할 수 있다.
Claims (4)
- 실리콘 기판 상에 절연층 및 소정의 단차가 형성된 SOI층이 적층된 기판;상기 기판 상에 형성된 게이트 절연막;상기 단차의 굴곡 형태로 상기 게이트 절연막 상에 형성되고 양 측벽에 절연막 스페이서가 구비된 게이트;상기 게이트 일 측의 상기 단차가 높은 부분의 상기 SOI층에 형성되고, 상기 절연층과 플로팅된 LDD 구조의 제 1 접합영역;상기 게이트 다른 측의 상기 단차가 낮은 부분의 상기 SOI층에 형성되고 상기 절연층과 접하는 LDD 구조의 제 2 접합영역;상기 기판 전면에 형성되고 상기 제 1 접합영역을 통하여 상기 제 1 접합영역 하부의 상기 SOI층을 소정부분 노출시키는 제 1 콘택홀과 상기 제 2 접합영역을 소정부분 노출시키는 제 2 콘택홀을 구비한 절연막; 및 상기 제 1 및 제 2 콘택홀을 통하여 상기 노출된 SOI층 및 상기 제 2 접합영역과 콘택하는 제 1 및 제 2 금속배선층을 포함하는 것을 특징으로 하는 SOI 반도체 소자.
- 제 1 항에 있어서, 상기 SOI층과 콘택된 제 1 금속 배선층은 상기 제 2 접합영역에서 발생되는 홀을 흡수하는 것을 특징으로 하는 SOI 반도체 소자.
- 실리콘 기판 상에 절연층 및 SOI층이 적층됨과 더불어 상기 SOI층에 소정의 단차가 형성된 기판을 제공하는 단계;상기 기판 상에 게이트 절연막을 형성하는 단계;상기 게이트 절연막 상에 상기단차의 굴곡 형태로 게이트를 형성하는 단계;상기 게이트 양 측의 상기 SOI 층으로 LDD 이온을 주입하여 LDD 영역을 형성하는 단계;상기 게이트 양 측벽에 절연막 스페이서를 형성하는 단계;상기 스페이서 양 측의 상기 SOI층으로 고농도 불순물 이욘을 주입하여 상기 게이트 일측의 상기 단차가 높은 부분의 상기 SOI층에 상기 절연층과 플로팅되도록 LDD 구조의 제 1 접합영역을 형성함과 동시에 게이트 다른 측의 상기 단차가 낮은 부분의 상기 SOI층에 상기 절연층과 접하도록 LDD 구조의 제 2 접합영역을 형성하는 단계;상기 기판 전면에 평탄화된 절연막을 형성하는 단계;상기 제 1 및 제 2 접합영역 상의 절연막을 식각하여 상기 제 1 접합영역을 통하여 상기 제 1 접합영역 하부의 상기 SOI층을 소정부분 노출시키는 제 1 콘택홀 및 상기 드레인 영역을 소정 부분 노출시키는 제 2 콘택홀을 형성하는 단계;상기 제 1 및 제 2 콘택홀에 매립되도록 상기 절연막 상에 금속층을 증착하고 패터닝하여 상기제 1 및 제 2 콘택홀을 통하여 상기 SOI층 및 제 2 접합영역과 콘택하는 제 1 및 제 2 금속배선층을 형성하는 단계를 포함하는 것을 특징으로 하는 SOI 반도체 소자의 제조방법.
- 제 3 항에 있어서, 상기 기판을 제공하는 단계는 상기 실리콘 기판 상에 절연층 및 SOI층이 적층된 기판을 형성하는 단계;상기 기판 상에 SOI 층의 일측을 노출시키는 마스크 패턴을 형성하는 단계;상기 마스크 패턴을 이용하여 상기 노출된 SOI층을 소정 깊이로 식각하여 상기 SOI층에 단차를 형성하는 단계; 및, 상기 마스크 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 SOI 반도체 소자의 제조방법
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