KR19990002942A - 에스오 아이(soi) 소자의 제조방법 - Google Patents

Abstract

본 발명은 반도체 소자의 신뢰성을 향상시키는데 적당한 SOI 소자의 제조방법에 관한 것으로서, 실리콘 기판상에 절연막 및 도전층을 차례로 형성하는 단계와, 상기 도전층을 선택적으로 제거하여 도전층 패턴을 형성하는 단계와, 상기 상기 도전층 패턴 양측에 절연막을 형성하여 소자 격리막을 형성하는 단계와, 상기 도전층 패턴에 소오스/드레인용 불순물 이온을 도핑하는 단계와, 상기 실리콘 기판의 표면이 소정부분 노출되도록 상기 도전층 패턴과 절연막을 선택적으로 제거하여 콘택홀을 형성하는 단계와, 상기 콘택홀의 양측면에 상기 도전층 패턴의 표면보다 아래에 절연막 측벽을 형성하는 단계와, 상기 콘택홀 내부에 도전성 물질로 채널영역을 형성하는 단계와, 그리고 상기 채널영역상에 게이트 절연막 및 게이트 전극을 형성하는 단계를 포함하여 형성함을 특징으로 한다.

Description

에스오아이(SOI) 소자의 제조방법

본 발명은 반도체 소자의 제조방법에 관한 것으로 특히, 소자의 신뢰성을 향상시키는데 적당한 SOI(Silicon On Insulator) 소자의 제조방법에 관한 것이다.

일반적으로 절연층상에 실리콘(Si) 단결정 박막을 형성하고, 그 위에 LSI(Large Scale Integration)를 형성하는 기술이 SOI 기술이다.

상기와 같은 SOI 구조는 완전한 소자 분리구조를 실현할 수 있으므로 고속동작이 가능하다.

또 pn접합 분리구조에서 나타나는 기생 MOS(Metal Oxide Semiconductor) 트랜지스터나 기생 바이폴라 트랜지스터 등의 능동적 기생효과가 없으므로 래치 업 현상이나 소프트에러 현상이 없는 CMOS 회로를 구성할 수 있는 잇점이 있다.

한편, 소자의 미세화 한계가 가까워짐에 따라 집적도를 향상시키기 위해 디바이스를 몇층 정도 겹쳐 적층하고 상호 배선하여 접속하는 3차원 IC(Integrated Circuit)의 생각이 발생되어 SOI 기술은 종래의 2차원적인 LSI 한계를 넘은 3차원 디바이스의 가능성을 나타낸 것이다.

이하, 첨부된 도면을 참고하여 종래의 SOI 소자의 제조방법을 설명하면 다음과 같다.

도 1a 내지 도 1e는 종래의 SOI 소자의 제조방법을 나타낸 공정단면도이다.

도 1a에 도시한 바와같이 실리콘 기판(11)상에 버퍼(Buffer) 산화막(12)과 질화막(13)을 차례로 형성하고, 상기 질화막(13)상에 제 1 포토레지스트(Photo Resist)(14)를 도포한 후, 노광 및 현상공정으로 상기 제 1 포토레지스트(14)를 패터닝(Patterning)한다.

도 1b에 도시한 바와같이 상기 패터닝된 제 1 포토레지스트(14)를 마스크로 이용하여 상기 질화막(13)을 선택적으로 제거하여 질화막 패턴(13a)을 형성함으로써 필드영역과 액티브영역을 정의한다.

도 1c에 도시한 바와같이 상기 제 1 포토레지스트(14)를 제거하고, 상기 질화막 패턴(13a)을 마스크로 이용하여 상기 필드 영역에 필드 이온주입 공정을 실시하고, 계속해서 국부산화(LOCOS : Local Oxidation of Silicon)공정으로 소자 격리막(15)을 형성한다.

도 1d에 도시한 바와같이 상기 질화막 패턴(13a) 및 버퍼 산화막(12)을 제거하고, 상기 실리콘 기판(11)의 전면에 제 2 포토레지스트(16)를 도포한 후, 노광 및 형상공정으로 후공정에서 바디콘택(Body Contact)을 형성하기 위하여 제 2 포토레지스트(16)를 패터닝한다.

이어, 상기 패터닝된 제 2 포토레지스트(16)를 마스크로 이용하여 산소(O₂) 이온주입공정을 실시하여 상기 제 2 포토레지스트(16) 양측의 실리콘 기판(11)내에 베리드 산화막(Buried Oxide)(17)을 형성한다.

도 1e에 도시한 바와같이 상기 제 2 포토레지스트(16)를 제거하고, 상기 실리콘 기판(11)의 전면에 게이트 절연막(18) 및 게이트 전극용 폴리 실리콘을 형성한 후, 사진석판술 및 식각공정으로 폴리 실리콘 및 게이트 절연막(18)을 선택적으로 제거하여 상기 제 2 포토레지스트(16)가 제거된 부분에 게이트 전극(19)을 형성한다.

이어, 상기 게이트 전극(19)을 마스크로 이용하여 소오스/드레인용 불순물 이온주입 공정을 실시하여 상기 게이트 전극(19) 양측의 실리콘 기판(11) 표면내에 소오스/드레인 불순물 확산영역(20)을 형성한다.

여기서 상기 게이트 전극(19)의 하부 즉, 상기 베리드 산화막(17)사이는 바디 콘택(Body Contact)영역이다.

도 2a 내지 도 2f는 종래의 또 다른 SOI 소자의 제조방법을 나타낸 공정단면도이다.

도 2a에 도시한 바와같이 실리콘 기판(21)상에 제 1 절연막(SiO₂)(22)을 형성하고, 상기 제 1 절연막(22)상에 실리콘 에피택셜층(23)을 형성하며, 상기 실리콘 에피택셜층(23)상에 제 1 포토레지스트(24)를 도포한 후, 노광 및 현상공정으로 제 1 포토레지스트(24)를 패터닝한다.

도 2b에 도시한 바와같이 상기 패터닝된 제 1 포토레지스트(24)를 마스크로 이용하여 상기 실리콘 에피택셜층(23)을 표면으로부터 소정깊이로 복수개의 제 1 트랜치(Trench)(25)들을 형성한다.

도 2c에 도시한 바와같이 상기 제 1 포토레지스트(24)를 제거하고, 상기 제 1 트랜치(25)들을 포함한 실리콘 기판(21)의 전면에 소자간 격리를 위하여 제 2 절연막을 형성한 후, 상기 제 1 트랜치(25)들 내부에만 남도록 에치백 공정을 실시하여 STI(Shallow Trench Isolation)(26)를 형성한다.

도 2d에 도시한 바와같이 상기 실리콘 기판(21)의전면에 제 2 포토레지스트(27)를 도포한 후, 노광 및 현상공정으로 제 2 포토레지스트(27)를 패터닝하고, 상기 패터닝된 제 2 포토레지스트(27)를 마스크로 이용하여 상기 STI(26)사이의 상기 실리콘 에피택셜층(23)을 표면으로부터 소정깊이로 제거하여 제 2 트랜치(28)를 형성한다.

도 2e에 도시한 바와같이 상기 제 2 포토레지스트(27)를 제거하고, 상기 제 2 트랜치(28)를 포함한 실리콘 기판(21)의 전면에 게이트 절연막(29) 및 폴리 실리콘을 차례로 형성한 후, 사진석판술 및 식각공정으로 상기 제 2 트랜치(28) 내부 및 그에 인접한 상기 실리콘 에피택셜층(23)상에 게이트 전극(30)을 형성한다.

도 2f에 도시한 바와같이 상기 실리콘 기판(21)상에 제 3 포토레지스트(31)를 도포한 후, 상기 게이트 전극(30)이 형성된 액티브영역만 노출되도록 노광 및 현상공정으로 제 3 포토레지스트(31)를 패터닝한다.

이어, 상기 패터닝된 제 3 포토레지스트(31) 및 게이트 전극(30)을 마스크로 이용하여 상기 게이트 전극(30) 양측의 실리콘 에피택셜층(23)의 표면내에 소오스/드레인 불순물 영역(32)을 형성한다.

여기서 상기 게이트 전극(30)이 형성되지 않는 상기 STI(26) 사이가 바디콘택영역이다.

그러나 이와같은 종래의 SOI 소자의 제조방법에 있어서 다음과 같은 문제점이 있었다.

첫째, 국부산화공정으로 소자 격리막을 형성하기 때문에 소자 격리막의 체적이 증가로 인한 기판의 스트레스(Stress)가 발생되고, 실리콘 기판 영역사이에 집중되어 소자 제작시 리키지(Leakage) 발생의 원인이 된다.

둘째, 게이트 영역을 정의하기위하여 리세스(Recess)할 때 리세스되는 정도를 조절하기 어렵고, 격리막 형성를 위하여 트랜치 식각시 바디콘택영역을 남겨두고 식각해야 하기 때문에 완벽한 소자 격리를 할 수 없다.

본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 리키지 발생을 방지하고 완벽한 소자 격리를 이루어 소자의 신뢰성을 향상시키는데 적당한 SOI 소자의 제조방법을 제공하는데 그 목적이 있다.

도 1a 내지 도 1e는 종래의 SOI 소자의 제조방법을 나타낸 공정단면도

도 2a 내지 도 2f는 종래의 또 다른 SOI 소자의 제조방법을 나타낸 공정단면도

도 3a 내지 도 3g는 본 발명에 의한 SOI 소자의 제조방법을 나타낸 공정단면도

도 4a 내지 도 4g는 본 발명에 의한 또 다른 SOI 소자의 제조방법을 나타낸 공정단면도

도면의 주요 부분에 대한 부호의 설명

41,61 : 실리콘 기판 42,62 : 베리드 옥사이드층

43,63 : 제 1 실리콘 에피택셜층 43a,63a : 실리콘 에피택셜층 패턴

44,64 : 제 1 포토레지스트 45,65 : 소자 격리막

46,66 : 제 2 포토레지스트 47,67 : 콘택홀

48,68 : 절연막 측벽 49,69 : 제 2 실리콘 에피택셜층

50,70 : 게이트 절연막 51,71 : 폴리 실리콘

51a,71a : 게이트 전극

상기와 같은 목적을 달성하기 위한 본 발명에 의한 SOI 소자의 제조방법은 실리콘 기판상에 절연막 및 도전층을 차례로 형성하는 단계와, 상기 도전층을 선택적으로 제거하여 도전층 패턴을 형성하는 단계와, 상기 상기 도전층 패턴 양측에 절연막을 형성하여 소자 격리막을 형성하는 단계와, 상기 도전층 패턴에 소오스/드레인용 불순물 이온을 도핑하는 단계와, 상기 실리콘 기판의 표면이 소정부분 노출되도록 상기 도전층 패턴과 절연막을 선택적으로 제거하여 콘택홀을 형성하는 단계와, 상기 콘택홀의 양측면에 상기 도전층 패턴의 표면보다 아래에 절연막 측벽을 형성하는 단계와, 상기 콘택홀 내부에 도전성 물질로 채널영역을 형성하는 단계와, 그리고 상기 채널영역상에 게이트 절연막 및 게이트 전극을 형성하는 단계를 포함하여 형성함을 특징으로 한다.

또한, 상기와 같은 목적을 달성하기 위한 본 발명의 또 다른 SOI 소자의 제조방법은 실리콘 기판상에 절연막과 도전층을 차례로 형성하는 단계와, 상기 도전층을 선택적으로 제거하여 도전층 패턴을 형성하는 단계와, 상기 상기 도전층 패턴 양측에 절연막을 형성하여 소자 격리막을 형성하는 단계와, 상기 도전층 패턴에 소오스/드레인용 불순물 이온을 도핑하는 단계와, 상기 실리콘 기판의 표면이 소정부분 노출되도록 상기 도전층 패턴과 절연막을 선택적으로 제거하여 콘택홀을 형성하는 단계와, 상기 콘택홀의 양측면에 상기 도전층 패턴의 표면보다 아래에 절연막 측벽을 형성하는 단계와, 상기 도전층 패턴 및 실리콘 기판의 표면에 채널영역을 형성하는 단계와, 그리고 상기 채널영역상에 게이트 절연막 및 게이트 전극을 형성하는 단계를 포함하여 형성함을 특징으로 한다.

이하, 첨부된 도면을 참고하여 본 발명에 의한 SOI 소자의 제조방법을 설명하면 다음과 같다.

도 3a 내지 도 3g는 본 발명에 의한 SOI 소자의 제조방법을 나타낸 공정단면도이다.

도 3a에 도시한 바와같이 실리콘 기판(41)상에 베리드 옥사이드층(Buried Oxide Layer)(42)과 제 1 실리콘 에피택셜층(43)을 차례로 형성한다.

이어, 상기 제 1 실리콘 에피택셜층(43)상에 제 1 포토레지스트(Photo Resist)(44)를 도포한 후, 노광 및 현상공정으로 상기 제 1 포토레지스트(44)를 패터닝(Patterning)한다.

도 3b에 도시한 바와같이 상기 패터닝된 제 1 포토레지스트(44)를 마스크로 이용하여 상기 제 1 실리콘 에피택셜층(43)을 선택적으로 제거하여 실리콘 에피택셜 패턴(43a)을 형성한다.

도 3c에 도시한 바와같이 상기 제 1 포토레지스트(44)를 제거하고, 상기 실리콘 기판(41)의 전면에 소자간 격리를 위한 절연막을 형성하고, 상기 실리콘 에피택셜 패턴(43a)의 표면과 동일높이가 되도록 평탄화 공정을 실시하여 소자 격리막(45)을 형성한다.

그리고 상기 소자 격리막(45)을 마스크로 이용하여 소오스/드레인용 불순물 이온을 상기 액티브영역인 실리콘 에피택셜 패턴(43a)에 도핑(Doping)한다.

도 3d에 도시한 바와같이 상기 실리콘 기판(41)의 전면에 제 2 포토레지스트(46)를 도포한 후, 노광 및 현상공정으로 제 2 포토레지스트(46)를 패터닝한다.

이어, 상기 패터닝된 제 2 포토레지스트(46)를 마스크로 이용하여 상기 실리콘 기판(41)의 표면이 소정부분 노출되도록 상기 소오스/드레인 불순물 이온이 주입된 실리콘 에피택셜 패턴(43a)과 베리어 옥사이드층(42)을 선택적으로 제거하여 콘택홀(Contact Hole)(47)을 형성한다.

도 3e에 도시한 바와같이 상기 제 2 포토레지스트(46)를 제거하고, 상기 콘택홀(47)을 포함한 실리콘 기판(41)의 전면에 절연막을 형성한 후, 오버 에치(Over Etch) 공정을 실시하여 상기 콘택홀(47) 양측면에 절연막 측벽(48)을 형성한다.

이때 상기 절연막 측벽(48)은 CVD 산화막이나 열산화막, 질화막 등의 절연물질중에서 하나로 형성하며, 상기 실리콘 에피택셜 패턴(43a)의 표면 보다 10~100nm 아래에 형성한다.

이어, 상기 절연막 측벽(48) 및 콘택홀(47)을 포함한 실리콘 기판(47)의 전면에 채널 영역용 제 2 실리콘 에피택셜층(49)을 형성한다.

도 3f에 도시한 바와같이 상기 제 2 실리콘 에피택셜층(49)이 상기 콘택홀(47)내부에만 남도록 선택적으로 제거하여 채널영역(49a)을 형성한다.

이어, 상기 채널영역(49a)을 포함한 실리콘 기판(41)의 전면에 게이트 절연막(50) 및 게이트 전극용 폴리 실리콘(51)을 형성한다.

도 3g에 도시한 바와같이 상기 채널영역(49a)상에만 남도록 사진석판술 및 식각공정으로 상기 폴리 실리콘(51) 및 게이트 절연막(50)을 선택적으로 제거하여 게이트 전극(51a)을 형성한다.

도 4a 내지 도 4g는 본 발명에 의한 또 다른 SOI 소자의 제조방법을 나타낸 공정단면도이다.

도 4a에 도시한 바와같이 실리콘 기판(61)상에 베리드 옥사이드층(Buried Oxide Layer)(62)과 제 1 실리콘 에피택셜층(63)을 차례로 형성한다.

이어, 상기 제 1 실리콘 에피택셜층(63)상에 제 1 포토레지스트(Photo Resist)(64)를 도포한 후, 노광 및 현상공정으로 상기 제 1 포토레지스트(64)를 패터닝(Patterning)한다.

도 4b에 도시한 바와같이 상기 패터닝된 제 1 포토레지스트(64)를 마스크로 이용하여 상기 제 1 실리콘 에피택셜층(63)을 선택적으로 제거하여 실리콘 에피택셜 패턴(63a)을 형성한다.

도 4c에 도시한 바와같이 상기 제 1 포토레지스트(64)를 제거하고, 상기 실리콘 기판(61)의 전면에 소자간 격리를 위한 절연막을 형성하고, 상기 실리콘 에피택셜 패턴(63a)의 표면과 동일높이가 되도록 평탄화 공정을 실시하여 소자 격리막(65)을 형성한다.

그리고 상기 소자 격리막(65)을 마스크로 이용하여 소오스/드레인용 불순물 이온을 상기 액티브영역인 실리콘 에피택셜 패턴(63a)에 도핑(Doping)한다.

도 4d에 도시한 바와같이 상기 실리콘 기판(61)의 전면에 제 2 포토레지스트(66)를 도포한 후, 노광 및 현상공정으로 제 2 포토레지스트(66)를 패터닝한다.

이어, 상기 패터닝된 제 2 포토레지스트(66)를 마스크로 이용하여 상기 실리콘 기판(61)의 표면이 소정부분 노출되도록 상기 소오스/드레인 불순물 이온이 주입된 실리콘 에피택셜 패턴(63a)과 베리어 옥사이드층(62)을 선택적으로 제거하여 콘택홀(Contact Hole)(67)을 형성한다.

도 4e에 도시한 바와같이 상기 제 2 포토레지스트(66)를 제거하고, 상기 콘택홀(67)을 포함한 실리콘 기판(61)의 전면에 절연막을 형성한 후, 오버 에치(Over Etch) 공정을 실시하여 상기 콘택홀(67) 양측면에 절연막 측벽(68)을 형성한다.

이때 상기 절연막 측벽(68)은 CVD 산화막이나 열산화막, 질화막 등의 절연물질중에서 하나로 형성하며, 상기 실리콘 에피택셜 패턴(63a)의 표면보다 10~100nm 아래에 형성한다.

도 4f에 도시한 바와같이 상기 실리콘 기판(61) 및 실리콘 에피택셜 패턴(63a)에 SEG(Selective Epitaxial Growth)법으로 2 실리콘 에피택셜층(69)을 형성한다.

이때 상기 제 2 실리콘 에피택셜층(69)은 채널영역이 된다.

이어, 상기 제 2 실리콘 에피택셜층(69)의 표면에 게이트 절연막(70)을 형성하고, 상기 게이트 절연막(70)을 포함한 실리콘 기판(61)의 전면에 게이트 전극용 폴리 실리콘(71)을 형성한다.

도 4g에 도시한 바와같이 상기 콘택홀(67)의 상부에만 남도록 사진석판술 및 식각공정으로 상기 폴리 실리콘(71)을 선택적으로 제거하여 게이트 전극(71a)을 형성한다.

이상에서 설명한 바와같이 본 발명에 의한 SOI 소자의 제조방법에 있어서 다음과 같은 효과가 있다.

첫째, 측벽 절연막을 형성함으로써 SOI 소자가 미세화 되더라도 숏 채널(Short Channel) 현상을 개선할 수 있다.

둘째, 소오스/드레인 영역을 LDD 구조가 아닌 단일 소오스/드레인 구조로 형성함으로써 전류구동측면에서 유리한다.

셋째, SEG을 이용하여 채널영역을 형성하기 때문에 도핑을 가지는 채널이 형성되며 문턱전압을 결정하기위한 도핑이 SEG중에 실시되므로 추가적인 인플런트 공정이 필요없고 채널이 기판에 연결되므로 SOI 소자의 기판 플로팅을 방지할 수 있다.

Claims (5)

1. 실리콘 기판상에 절연막 및 도전층을 차례로 형성하는 단계;

   상기 도전층을 선택적으로 제거하여 도전층 패턴을 형성하는 단계;

   상기 상기 도전층 패턴 양측에 절연막을 형성하여 소자 격리막을 형성하는 단계;

   상기 도전층 패턴에 소오스/드레인용 불순물 이온을 도핑하는 단계;

   상기 실리콘 기판의 표면이 소정부분 노출되도록 상기 도전층 패턴과 절연막을 선택적으로 제거하여 콘택홀을 형성하는 단계;

   상기 콘택홀의 양측면에 상기 도전층 패턴의 표면보다 아래에 절연막 측벽을 형성하는 단계;

   상기 콘택홀 내부에 도전성 물질로 채널영역을 형성하는 단계; 그리고

   상기 채널영역상에 게이트 절연막 및 게이트 전극을 형성하는 단계를 포함하여 형성함을 특징으로 하는 SOI 소자의 제조방법.
2. 제 1 항에 있어서,

   상기 절연막 측벽은 CVD 산화막이나 열산화막, 질화막 등의 절연물질중에서 하나로 형성하며, 상기 제1 에피택셜층의 표면으로부터 10~100nm 아래에 형성함을 특징으로 하는 SOI 소자의 제조방법.
3. 실리콘 기판상에 절연막과 도전층을 차례로 형성하는 단계;

   상기 도전층을 선택적으로 제거하여 도전층 패턴을 형성하는 단계;

   상기 상기 도전층 패턴 양측에 절연막을 형성하여 소자 격리막을 형성하는 단계;

   상기 도전층 패턴에 소오스/드레인용 불순물 이온을 도핑하는 단계;

   상기 실리콘 기판의 표면이 소정부분 노출되도록 상기 도전층 패턴과 절연막을 선택적으로 제거하여 콘택홀을 형성하는 단계;

   상기 콘택홀의 양측면에 상기 도전층 패턴의 표면보다 아래에 절연막 측벽을 형성하는 단계;

   상기 도전층 패턴 및 실리콘 기판의 표면에 채널영역을 형성하는 단계; 그리고

   상기 채널영역상에 게이트 절연막 및 게이트 전극을 형성하는 단계를 포함하여 형성함을 특징으로 하는 SOI 소자의 제조방법.
4. 제 3 항에 있어서,

   상기 절연막 측벽은 CVD 산화막이나 열산화막, 질화막 등의 절연물질중에서 하나로 형성하며, 상기 제 1 에피택셜층의 표면으로부터 10~100nm 아래에 형성함을 특징으로 하는 SOI 소자의 제조방법.
5. 제 3 항에 있어서,

   상기 채널영역은 SEG 공정으로 형성함을 특징으로 하는 SOI 소자의 제조방법.