KR100609998B1 - Ｓｏｉ 소자 제조방법 - Google Patents
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Abstract
채널 영역 하부에서 플로우팅 바디 효과(floating body effect)가 유발되는 것을 방지하여 SOI 제품의 특성 최적화를 이룰 수 있도록 한 SOI 소자 제조방법이 개시된다. 이를 구현하기 위하여 본 발명에서는, 제 1 실리콘층 상부에는 BOX층이 형성되고, 상기 BOX층 상에는 제 2 실리콘층이 형성되어 있는 구조의 SOI 기판을 준비하는 단계와, 채널 형성부를 한정하는 절연 재질의 마스크를 이용하여 상기 제 1 실리콘층의 표면이 소정 부분 노출되도록, 상기 제 2 실리콘층과 상기 BOX층을 순차 식각하여 상기 SOI 기판 내에 홈을 형성하는 단계와, 상기 홈 내에 평탄화된 에피층을 형성하는 단계와, 소자분리영역을 한정하는 절연 재질의 마스크를 이용하여 상기 BOX층의 표면이 소정 부분 노출되도록 상기 제 2 실리콘층을 식각하는 단계와, 상기 제 2 실리콘층의 식각 부위에 소자격리막을 형성하는 단계와, 상기 에피층을 포함한 상기 제 2 실리콘층 상의 소정 부분에 게이트 산화막을 개재하여 게이트 전극을 형성하는 단계 및, 상기 게이트 전극 양 에지측의 상기 제 2 실리콘층 내에 LDD 구조의 소스/드레인 영역을 형성하는 단계로 이루어진 SOI 소자 제조방법이 제공된다.
Description
도 1은 종래의 SOI 소자 구조를 도시한 단면도,
도 2a 내지 도 2f는 본 발명의 제 1 실시예에 의한 SOI 소자 제조방법을 도시한 공정수순도,
도 3a 내지 도 3f는 본 발명의 제 2 실시예에 의한 SOI 소자 제조방법을 도시한 공정수순도이다.
본 발명은 반도체 소자 제조방법에 관한 것으로, 보다 상세하게는 채널 영역 하부에서 플로우팅 바디 효과(floating body effect)가 유발되는 것을 방지하여 SOI 제품의 특성 최적화를 이룰 수 있도록 한 SOI 소자 제조방법에 관한 것이다.
최근, 절연층(insulator layer) 위에 단결정 실리콘층(single crystal silicon layer)을 형성하고, 상기 실리콘층 상에 단위 소자를 집적하는 SOI(silicon on insulator) 기술이 주목받고 있다. 이는 상기 기술을 적용하여 제 조된 반도체 소자(예컨대, SOI)의 경우, 실리콘 기판과 상층부의 단위 소자가 산화층(일명, BOX(buried oxide)층이라 한다)에 의해 완전히 분리되는 구조를 가지므로, 소자 구동시 정션 커패시턴스(junction capacitance)를 줄일 수 있게 되어 일반 벌크 소자(bulk device)에 비해 스피드(speed) 향상을 이룰 수 있기 때문이다.
도 1에는 종래 일반적으로 사용되어 오던 SOI 소자 구조를 도시한 단면도가 제시되어 있다.
도 1의 단면도에 의하면, 종래의 SOI 소자는 제 1 실리콘층(10) 상부에 형성된 BOX층(12)과 상기 BOX층(12) 상부에 형성된 제 2 실리콘층(14)으로 이루어진 SOI 기판의, 제 2 실리콘층(14) 내의 소정 부분(소자분리영역)에는 저면이 BOX층(12)과 접하도록 소자격리막(16)이 형성되고, 상기 소자격리막(16) 사이의 제 2 실리콘층(14) 상에는 게이트 산화막(18)을 개재하여 게이트 전극(20)이 형성되며, 상기 게이트 전극(20)의 양 측벽에는 스페이서(24)가 형성되고, 상기 게이트 전극(20) 양 에지측의 제 2 실리콘층(14) 내에는 저면이 BOX층(12)과 접하는 LDD(lightly doped drain) 구조의 소스/드레인 영역(22a),(22b)이 형성되도록 이루어져, BOX층(12)과 소자격리막(16)에 의해 밀폐된 액티브영역이 트랜지스터의 채널 영역으로 사용되도록 소자 설계가 이루어져 있음을 알 수 있다.
그러나, 상기 구조를 가지도록 SOI 소자를 제조할 경우에는 트랜지스터 구동시 다음과 같은 문제가 발생된다. 여기서는 일 예로서, SOI 기판을 이루는 제 1 및 제 2 실리콘층(10),(14)은 P형으로 구성되고, 소스/드레인 영역(22a),(22b)은 고농도 N형으로 구성된 NMOS 트랜지스터에 대하여 살펴본다.
트랜지스터를 구동하기 위해서는 게이트 전극와 드레인 영역에 각각 VG와 VD를 인가해 주어야 하는데, NMOS 트랜지스터의 경우 VD가 증가되면 채널을 지나는 전자(electron)이 증가하게 되어 전류의 흐름이 커지게 된다. VD 증가로 인해 전류의 흐름이 커지면 이 전자들이 드레인 영역 내에서 실리콘과 충돌되어져 실리콘 전자와 홀(hole)을 생성하게 되고, 그 결과 상기 홀들은 포텐셜(potential) 차이에 의해 바디(body)(소자격리막과 BOX층에 의해 밀폐된 액티브영역을 나타냄)쪽으로 모이게 된다.
바디쪽으로 홀들이 모일 경우, 벌크 소자의 경우에 있어서는 이들이 그라운드 접지된 기판을 통해 모두 빠져 나가므로 문제가 발생되지 않으나, SOI 소자의 경우에 있어서는 바디 밑에 BOX층이 매립되어져 있어 상기 홀들이 제 1 실리콘층쪽으로 빠져나가지 못하고 바디 내에 지속적으로 쌓이게 되므로, 바디의 포텐셜 즉, 전압이 변화되는 현상이 발생하게 된다. 이와 같이 바디의 전압이 일정하게 정해져 있지 않고 변화되는 상태를 바디가 플로우팅된 상태 즉, 플로우팅 바디 효과가 발생되었다고 한다.
플로우팅 바디 효과가 발생될 경우, 트랜지스터의 문턱전압(Vth)이 낮아지거나 SRAM의 다이나믹(dynamic) 특성이 불안정해져 데이터 에러(data error)가 발생되는 등의 소자 특성 저하가 야기되므로, 이에 대한 개선책이 시급하게 요구되고 있다.
이에 본 발명의 목적은, SOI 소자 제조시 공정 변경을 통하여 BOX층 상단부에 형성되는 단위 소자(트랜지스터)의 채널 영역과 그 직하 부분에 놓여진 BOX층 하단의 실리콘층을 직접 연결시켜 주므로써, 채널 영역 하부에서의 플로우팅 바디 효과 발생을 막을 수 있도록 하여 SOI 제품의 특성 최적화를 이룰 수 있도록 한 SOI 소자 제조방법을 제공함에 있다.
상기 목적을 달성하기 위하여 본 발명에서는, 제 1 실리콘층 상부에는 BOX층이 형성되고, 상기 BOX층 상에는 제 2 실리콘층이 형성되어 있는 구조의 SOI 기판을 준비하는 단계와, 채널 형성부를 한정하는 절연 재질의 마스크를 이용하여 상기 제 1 실리콘층의 표면이 소정 부분 노출되도록, 상기 제 2 실리콘층과 상기 BOX층을 순차 식각하여 상기 SOI 기판 내에 홈을 형성하는 단계와, 상기 홈 내에 평탄화된 에피층을 형성하는 단계와, 소자분리영역을 한정하는 절연 재질의 마스크를 이용하여 상기 BOX층의 표면이 소정 부분 노출되도록 상기 제 2 실리콘층을 식각하는 단계와, 상기 제 2 실리콘층의 식각 부위에 소자격리막을 형성하는 단계와, 상기 에피층을 포함한 상기 제 2 실리콘층 상의 소정 부분에 게이트 산화막을 개재하여 게이트 전극을 형성하는 단계 및, 상기 게이트 전극 양 에지측의 상기 제 2 실리콘층 내에 LDD 구조의 소스/드레인 영역을 형성하는 단계로 이루어진 SOI 소자 제조방법이 제공된다.
이때, 상기 홈은 제 2 실리콘층과 BOX층을 동일 면적 식각하여 "기둥" 형상을 가지도록 형성할 수도 있고, 제 2 실리콘층을 BOX층보다 더 와이드하게 식각하여 "T"자 형상을 가지도록 형성할 수도 있다. 상기 홈 내의 평탄화된 에피층은 CMP 공정이나 PR 에치백 공정에 의해 형성된다.
상기와 같이 공정을 진행할 경우, BOX층 상단에 형성된 트랜지스터의 채널 영역 즉, 바디가 그 직하 부분의 BOX층을 관통하여 제 1 실리콘층과 직접 연결되는 구조를 가지도록 소자 제조가 이루어지므로, 소자 구동시 VD 증가로 인해 전류의 흐름이 커지게 되어 홀들이 바디쪽으로 모이는 현상이 야기되더라도 이들이 모두 그라운드 접지된 기판 즉, 제 1 실리콘층쪽으로 빠져나가게 되므로, 채널 영역 하부에서의 플로우팅 바디 효과는 나타나지 않게 된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명한다.
도 2a 내지 도 2f는 본 발명의 제 1 실시예에서 제안된 SOI 소자 제조방법을 도시한 공정수순도를 나타낸다. 이를 참조하여 그 제조방법을 제 6 단계로 구분하여 살펴보면 다음과 같다.
제 1 단계로서, 도 2a에 도시된 바와 같이 제 1 실리콘층(100) 상에는 BOX층(102)이 형성되고, 상기 BOX층(102) 상에는 제 2 실리콘층(104)이 형성되어 있는 구조의 SOI 기판을 준비한다.
제 2 단계로서, 도 2b에 도시된 바와 같이 상기 SOI 기판 상에 산화막 재질 의 제 1 마스크층(106)과 질화막 재질의 제 2 마스크층(108)을 순차적으로 형성한 다음, 그 위에 트랜지스터의 채널 형성부를 한정하는 포토레지스트 패턴(미 도시)을 형성한다. 상기 레지스트 패턴을 마스크로 이용하여 제 1 및 제 2 마스크층(106),(108)을 식각한 후 레지스트 패턴을 제거하고, 식각처리된 제 1 및 제 2 마스크층(106),(108)에 의해 보호되지 못한 부분의 제 2 실리콘층(104)과 BOX층(102)을 식각 공정을 통해 제거한다. 그 결과, SOI 기판 내에 상·하단부에서의 선폭 변화가 없는 "기둥" 형상의 홈(groove)(g)이 만들어지게 된다. 이어, 상기 홈(g)을 포함한 결과물 상에 에피텍셜 Si이나 에피텍셜 Si-Ge 재질의 에피층(110)을 성장시킨다. 이때, 상기 에피층(110)은 절연 재질의 마스크층(108) 상에서는 거의 성장이 이루어지지 않으므로 여기서는 편의상, 홈 내부를 포함한 그 인접부를 따라서만 에피층의 성장이 이루어졌다고 보고 이후의 공정 진행을 설명한다. 이 경우, 상기 에피층(110)은 제 2 마스크층(108)의 표면으로부터의 두께 t가 300nm 이하의 값을 가지도록 성장시키는 것이 바람직하다.
제 3 단계로서, 도 2c에 도시된 바와 같이 상기 에피층(110)을 CMP법을 적용하여 평탄화한다. 이 과정에서 제 2 마스크층(108)도 일부 함께 제거된다. 본 실시예에서는 일 예로서, 에피층(110)이 SOI 기판을 이루는 제 2 실리콘층(104)과 동일 단차를 가지도록 평탄화된 경우에 한하여 도시되어 있으나 상기 에피층은 이 보다 다소 높은 단차를 가지도록 평탄화해 주어도 무방하다.
제 4 단계로서, 도 2d에 도시된 바와 같이 제 1 및 제 2 마스크층(106),(108)을 제거하고, 상기 결과물 전면에 산화막 재질의 제 3 마스크 층(112)과 질화막 재질의 제 4 마스크층(114)을 순차적으로 형성한 다음, 그 위에 소자분리영역을 한정하는 포토레지스트 패턴(미 도시)을 형성한다. 상기 레지스트 패턴을 마스크로 이용하여 제 3 및 제 4 마스크층(112),(114)을 식각한 후 레지스트 패턴을 제거하고, 식각처리된 제 3 및 제 4 마스크층(112),(114)에 의해 보호되지 못한 부분(즉, 소자분리영역으로 사용되어질 부분)의 제 2 실리콘층(104)을 식각 공정에 의해 제거한다. 그 결과, BOX층(102)의 표면이 소정 부분 노출되게 된다.
제 5 단계로서, 도 2e에 도시된 바와 같이 상기 결과물 전면에 막질 증착법으로 소정 두께의 산화층을 형성하고, CMP법으로 제 2 실리콘층(104)의 표면이 노출될 때까지 이를 평탄화하여 상기 기판 내에 소자격리막(116)을 형성한다.
제 6 단계로서, 도 2f에 도시된 바와 같이 상기 에피층(110)을 포함한 제 2 실리콘층(104) 상의 소정 부분에 게이트 산화막(118)을 개재하여 게이트 전극(120)을 형성한다. 이어, 상기 게이트 전극(120)을 마스크로 이용하여 상기 기판 상으로 저농도 불순물을 이온주입하고, 게이트 전극(120)의 양 측벽에 절연 재질의 스페이서(124)를 형성한 다음, 상기 결과물 상으로 고농도 불순물을 이온주입하여 게이트 전극(120) 양 에지측의 제 2 실리콘층(104) 내부에 저면이 BOX층(102)과 접하는 LDD 구조의 소스/드레인 영역(122a),(122b)을 형성해 주므로써, 본 공정 진행을 완료한다.
본 실시예의 경우, 상기 에피층(110)은 폴리 다결정 Si이나 폴리 다결정 Si-Ge으로 대체 가능하며, 홈(g) 내에 평탄화된 에피층을 형성하는 공정은 CMP법 대신 에 포토레지스트(이하, P/R이라고 한다) 에치백 기술을 적용하여 실시할 수도 있다. 단, PR 에치백 기술을 적용하여 에피층(110)을 평탄화하고자 할 경우에는 에피층(110)의 성장이 완료된 상기 결과물 전면에 소정 두께의 포토레지스트막을 형성한 후 마스크층의 일부가 잔존되도록 상기 레지스트막과 에피층(110)을 에치백하고, 잔존 마스크층은 세정 작업을 통해 제거해 주는 방식으로 공정을 진행해 주면 된다.
한편, 본 발명의 제 2 실시예로서 상기 소자는 기본 공정 자체는 제 1 실시예와 동일하게 가져가되, SOI 기판 내에 형성되는 홀(g)의 형상을 제 1 실시예와는 조금 다르게 형성해 주는 방식으로 제조할 수도 있는데, 도 3a 내지 도 3f에는 이와 관련된 SOI 소자 제조방법을 도시한 공정수순도가 제시되어 있다. 본 실시예에서는 편의상, 제 1 실시예와 동일하게 진행되는 공정에 대해서는 간략하게만 언급하고, 이와 차별화되는 공정 중심으로 살펴본다.
제 1 단계로서, 도 3a에 도시된 바와 같이 제 1 실리콘층(100) 상에는 BOX층(102)이 형성되고, 상기 BOX층(102) 상에는 제 2 실리콘층(104)이 형성되어 있는 구조의 SOI 기판을 준비한다.
제 2 단계로서, 도 3b에 도시된 바와 같이 상기 기판 상에 산화막 재질의 제 1 마스크층(106)과 질화막 재질의 제 2 마스크층(108)을 순차적으로 형성한 다음, 그 위에 트랜지스터의 채널 형성부를 한정하는 포토레지스트 패턴(미 도시)을 형성한다. 상기 레지스트 패턴을 마스크로 이용하여 제 1 및 제 2 마스크층(106),(108)을 식각한 후 레지스트 패턴을 제거하고, 연이어 식각처리된 제 1 및 제 2 마스크 층(106),(108)에 의해 보호되지 못한 부분의 제 2 실리콘층(104)과 BOX층(102)을 순차 식각한다. 그후, 상기 BOX층(102)의 식각 부위보다 제 2 실리콘층(104)의 식각 부위를 더 넓게 확보하기 위하여, 채널 형성부 주변의 제 1 및 제 2 마스크층(106),(108)을 래터럴(lateral) 방향으로 소정 부분 확장식각한 다음, 이를 마스크로 이용하여 채널 형성부의 주변을 따라 BOX층(102) 표면이 소정 부분 노출되도록 제 2 실리콘층(104)을 식각한다. 그 결과, SOI 기판 내에 "T"자 형상의 홈(g)이 만들어지게 된다. 이와 같이, 상기 홈(g)을 "T"자 형상으로 가져간 것은 후속 공정 진행시 동일 선폭의 "기둥" 형상으로 가져간 경우에 비하여 더 양호한 막질 특성을 갖는 에피층을 성장시킬 수 있기 때문이다.
제 3 단계로서, 도 3c에 도시된 바와 같이 CMP 공정이나 PR 에치백 공정을 적용하여 제 1 및 제 2 마스크층(106),(108)이 일부 잔존하도록 에피층(110)을 평탄화한다.
제 4 단계로서, 도 3d에 도시된 바와 같이 잔존 마스크층(106),(108)을 제거하고, 상기 결과물 상에 소자분리영역이 오픈되도록 산화막 재질의 제 3 마스크층(112)과 질화막 재질의 제 4 마스크층(114)을 순차적으로 형성한 다음, 상기 마스크층(112),(114)에 의해 보호되지 못한 부분(즉, 소자분리영역으로 사용되어질 부분)의 제 2 실리콘층(104)을 식각 공정을 통해 제거한다.
제 5 단계로서, 도 3e에 도시된 바와 같이 제 2 실리콘층(104)이 식각되어진 부분에 소자격리막(116)을 형성한다.
제 6 단계로서, 도 3f에 도시된 바와 같이 상기 에피층(110)을 포함한 제 2 실리콘층(104) 상의 소정 부분에 게이트 산화막(118)을 개재하여 게이트 전극(120)을 형성하고, 통상의 공정을 거쳐 스페이서(124)와 LDD 구조의 소스/드레인 영역(122a),(122b)을 형성해 주므로써, 본 공정 진행을 완료한다
이와 같이 공정을 진행할 경우, BOX층 상단에 형성된 트랜지스터의 채널 영역 즉, 바디(소자격리막과 BOX층에 의해 둘러싸여진 액티브영역을 나타냄)가 그 직하 부분의 BOX층(102)을 관통하여 제 1 실리콘층(100)과 직접 연결되는 구조를 가지도록 소자 구성이 이루어지게 된다.
따라서, 소자 구동시 드레인 영역에 인가되는 VD 전압의 증가로 인해 채널을 통해 흐르는 전류의 흐름이 커지게 되어 홀들이 포텐셜 차이로 인해 바디쪽으로 모이는 현상이 야기되더라도 이들이 모두 그라운드 접지된 기판 즉, 제 1 실리콘층(100)쪽으로 빠져나가게 되므로, 채널 영역 하단에서는 플로우팅 바디 효과가 나타나지 않게 된다.
그 결과, 트랜지스터의 문턱전압(Vth) 저하나 SRAM의 다이나믹 특성 불안정 등과 같은 형태의 특성 저하가 유발되는 것을 막을 수 있게 되므로, SOI 제품의 특성 최적화를 이룰 수 있게 된다.
이상에서 살펴본 바와 같이 본 발명에 의하면, BOX층 상단에 형성된 단위 소자(트랜지스터)의 채널 영역(즉, 바디)과 그 직하 부분의 제 1 실리콘층이 BOX층을 관통하여 성장된 에피층을 통해 직접 연결되는 구조를 가지도록 소자 제조가 이루어지므로, 채널 영역 하부에서 플로우팅 바디 효과가 유발되는 것을 막을 수 있게 되어 SOI 제품의 특성을 최대화할 수 있게 된다.
Claims (4)
- (삭제)
- 제 1 실리콘층 상부에는 BOX층이 형성되고, 상기 BOX층 상에는 제 2 실리콘층이 형성되어 있는 구조의 SOI 기판을 준비하는 단계와;채널 형성부를 한정하는 절연 재질의 마스크를 이용하여 상기 제 1 실리콘층의 표면이 소정 부분 노출되도록, 상기 제 2 실리콘층과 상기 BOX층을 순차 식각하고 상기 제 2 실리콘층을 상기 BOX층보다 더 와이드하게 식각하여 상기 SOI 기판 내에 "T"자 형상을 갖는 홈을 형성하는 단계와;상기 홈 내에 CMP 공정이나 PR 에치백 공정으로 평탄화된 에피층을 형성하는 단계와;소자분리영역을 한정하는 절연 재질의 마스크를 이용하여 상기 BOX층의 표면이 소정 부분 노출되도록 상기 제 2 실리콘층을 식각하는 단계와;상기 제 2 실리콘층의 식각 부위에 소자격리막을 형성하는 단계와;상기 에피층을 포함한 상기 제 2 실리콘층 상의 소정 부분에 게이트 산화막을 개재하여 게이트 전극을 형성하는 단계; 및상기 게이트 전극 양 에지측의 상기 제 2 실리콘층 내에 LDD 구조의 소스/드레인 영역을 형성하는 단계로 이루어진 것을 특징으로 하는 SOI 소자 제조방법.
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Families Citing this family (3)
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Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR950004604A (ko) * | 1993-07-20 | 1995-02-18 | 문정환 | 에스오아이(soi)트랜지스터 구조 및 제조방법 |
| KR19990002942A (ko) * | 1997-06-24 | 1999-01-15 | 문정환 | 에스오 아이(soi) 소자의 제조방법 |
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Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR950004604A (ko) * | 1993-07-20 | 1995-02-18 | 문정환 | 에스오아이(soi)트랜지스터 구조 및 제조방법 |
| KR19990002942A (ko) * | 1997-06-24 | 1999-01-15 | 문정환 | 에스오 아이(soi) 소자의 제조방법 |
| KR19990075417A (ko) * | 1998-03-20 | 1999-10-15 | 김영환 | 반도체장치의 제조 방법 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100960930B1 (ko) * | 2008-02-18 | 2010-06-04 | 주식회사 하이닉스반도체 | Ｓｏｉ 소자 및 그의 제조방법 |
| CN103456767A (zh) * | 2012-06-05 | 2013-12-18 | 中芯国际集成电路制造(上海)有限公司 | Mos结构及其制造方法 |
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