KR100233976B1 - 트렌치 분리구조를 구비한 반도체 장치 및 그 제조방법 - Google Patents

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Abstract

트렌치(6)에 채워 형성된 절연막(8) 위에, 게이트 산화막(21)을 개재시켜 게이트 전극(22)을 마련함으로써 실리콘 기판(1)의 주표면의 활성 영역 사이를 분리한 트렌치 분리 구조에 있어서, 절연막(8)은 게이트 전극(22)에 소정의 바이어스 전압을 인가한 상태에서, 트렌치(6)의 상단 코너부 근방의 캐리어 농도가 활성 영역 중앙의 캐리어 농도 이하가 되도록 수직 단면 형상을 갖는다. 이 구조에 의해, 트렌치 분리 단부에서의 전계 집중이 완화되고, 역협 채널 효과(inverse narrow channel effect)의 발생을 억제하여 서브 스레시홀드(sub-threshold) 특성을 향상시킬 수 있다.

Description

트렌치 분리구조를 구비한 반도체 장치 및 그 제조방법
본 발명은, 반도체 기판의 주표면(main surface)에 형성된 활성 소자형성 영역(이하, "활성 영역"으로 칭한다)사이를 분리·절연하기 위한 트렌치 분리 구조를 가지는 반도체 장치의 구조 및 그 제조 방법에 관한 것으로, 특히 VLSI에 적용했을 경우, 역협 채널(inverse narrow channel) 효과의 발생을 방지하는데 적합한 트렌치 분리 구조를 갖는 반도체 장치의 구조 및 그 제조 방법에 관한 것이다.
VLSI의 소자 분리 기술로서, 반도체 기판의 주표면 상의 활성 영역 사이를, 그 주표면에 마련된 트렌치에 절연막을 매립함으로써 분리 절연하는 트렌치 분리구조가 종래부터 이용되고 있다. 그러한 종래의 트렌치 분리 구조의 제조 방법은 "International Electron Device Meeting, IEDM 94의 28. 1. 1(1994)"에 개시되어 있고, 이하, 도 28a∼도28c 및 도29a∼도29c을 참조하여 상세히 설명한다.
종래의 트렌치 분리 구조의 제조 방법에서는, 우선 도 28a에 도시한 바와 같이, 실리콘 기판(1)상에 열산화막(2), 실리콘 질화막(3) 및 산화막(4)을 순차적으로 적층한 후, 적층된 이들 막에서 트렌치를 형성하는 분리영역에 대응하는 위치에 개구(5)를 형성한다. 이 개구(5)는 포토리쏘그래피 또는 드라이에칭 등의 방법을 이용하여 패턴처리함으로써 형성된다.
그후, 이와 같이 하여 형성된 개구(5)를 갖는 패턴을 마스크로서 이용하여, 실리콘 기판(1)을 선택적으로 에칭함으로써, 도 28b에 도시한 바와 같이, 분리영역이 되는 부분에 트렌치(6)을 형성한다. 그 다음에, 열산화를 하여 트렌치(6)의 내벽에 열산화막(7)을 형성한다(도 28b). 계속하여, 도 28c에 도시한 바와 같이, TEOS(Tetra Ethyl Ortho Silicate glass)법을 이용하여 트렌치(6)를 산화막(8)으로 채운다. 현재의 고밀도의 집적회로에서는, 산화막(8)을 트렌치(6)에 채우기 전의 트렌치(6) 종횡비(aspect ratio)가 높기 때문에, 트렌치내에 빈 공간이 형성되지 않도록 하기 위해서는 TEOS 산화막 등의 조밀하지 않은 산화막으로 메울 필요가 있다. 그런 후, 에칭, 기계적 연마 혹은 화학적 연마 등의 평탄화 수단을 이용하여, 도 29a에 도시한 바와 같이, 실리콘 질화막(3)을 스토퍼로서 평탄화 한다. 도 29a은 평탄화 처리에 의해 노출된 실리콘 질화막(3)을 제거한 후의 구조를 나타낸다. 그 다음, 열산화막(2)를 습식 에칭법으로 제거하여 산화막(8)을 평탄화한 후, 실리콘 기판상에 게이트 산화막(9)을 형성하고, 그 위에 게이트 전극을 다시 형성함으로써 도 29c에 도시한 바와 같은 구조가 된다.
통상, MOS 트랜지스터에서는, 채널폭이 감소함에 따라 임계전압이 증가하는, 소위, 협채널 효과라고 하는 현상이 나타난다. 그러나, 트렌치 분리에서는 게이트 전극에 임계값 정도의 전압을 인가했을 때, 트렌치 분리 단부 근방(도 29c에 도시한 점 A 부근)에 전계가 집중하여, 이 트렌치 분리 단부 근방에서 기생 채널이 형성되어 버린다. 그 결과, 트렌치 측벽에 형성된 기생 채널을 통하여 전류가 흘러 임계전압이 감소한다. 이와 같이, 채널폭이 감소함에 따라 임계전압이 감소되는 현상을 "역협 채널 효과" 라고 한다. 이러한 "역협 채널 효과"는, 서브스레시홀드 특성에 있어서 드레인 전류에 험프(hump)를 발생하는 점에서 "험프 현상"이라고도 불린다.
이러한 역협 채널 효과에 의해서, 임계전압의 변동을 야기시키고, 또한 서브 드레시홀드 특성의 악화를 초래하므로, 트렌치 분리 구조를 갖는 반도체 장치에서는 매우 중대한 문제가 되고 있었다.
따라서, 본 발명의 주된 목적은, 트렌치의 상부 코너부의 형상과 트렌치에 메워넣은 절연막의 돌출형상을 최적화하여, 역협 채널 효과가 발생하지 않도록 하는 트렌치 분리 구조를 갖는 반도체 장치 및 그 제조 방법을 제공하는데 있다.
제1도는 본 발명의 트렌치 분리구조의 일 예를 모식적으로 도시한 단면도.
제2도는 제1도에 도시한 파라미터 D가 0.02㎛이고 게이트 전극에 인가된 바이어스 전압Vg가 0.5V인 경우, 본 발명의 트렌치 분리구조에서의 2차원 전자 농도 해석 결과를 도시한 도면.
제3도는 제2도에 도시한 해석 결과에 있어서의 커트 라인(cut line)에 따른 1차원 전자 농도 분포를 도시한 도면.
제4도는 제3도에 도시한 1차원 플로트(plot)의 양단의 전자 농도의 차이 △E의 트렌치에지 깊이 D에 대한 의존성을 도시한 도면.
제5도는 본 발명의 해석 구조에 있어서의 트렌치 분리의 에지 곡률반경 R의 정의를 도시한 도면.
제6도는 Vg가 0.5V에서의 전자 농도차 △E의 곡률 반경 R에 대한 의존성을 도시한 도면.
제7도는 본 발명의 해석이, 트렌치 분리(trench isolation)를 채운 절연막의 상부가 홈이 형성된 구조에 적용될 경우, 홈의 깊이z의 정의를 도시한 도면.
제8도는 본 발명의 해석이, 트렌치 분리를 채운 절연재 상부가 홈이 형성된 구조에 적용될 경우의 전자 농도차 △E의 홈의 깊이z에 대한 의존성을 도시한 도면.
제9도는 본 발명의 해석이, 트렌치 분리를 채운 절연막의 상부가 홈이 형성된 구조에 적용될 경우의 홈의 위치 x의 정의를 도시한 도면.
제10도는 본 발명의 해석이, 트렌치 분리를 채운 절연막의 상부가 홈이 형성된 구조에 적용될 경우의 전자 농도차 △E의 홈의 위치x에 대한 의존성을 도시한 도면.
제11도는 본 발명의 트렌치 분리 구조의 다른 예를 모식적으로 도시한 단면도.
제12도는 본 발명의 트렌치 분리구조의 또 다른 예를 모식적으로 도시한 단면도.
제13도는 본 발명의 트렌치 분리구조의 또 다른 예를 모식적으로 도시한 단면도.
제14a도는 본 발명의 트렌치 분리구조의 또 다른 예를 모식적으로 도시한 단면도.
제14b는 제4a도의 트렌치 상단 코너부 근방을 확대하여 도시한 단면도.
제15도는 본 발명의 제3실시예에 따라, 트렌치 분리를 메운 절연막의 상부에 복수의 홈이 형성된 구조 중, 해당 절연막의 실리콘 기판 주표면으로부터 돌출된 구조를 도시한 단면도.
제16도는 본 발명의 제3실시예에 따라, 트렌치 분리를 메운 절연막의 상부에 복수의 홈이 형성된 구조 중, 해당 절연막의 상부 표면이 실리콘 기판 주표면과 거의 동일한 구조를 도시한 단면도.
제17a도는 본 발명의 제1실시예에 따라, 트렌치 분리를 메운 절연막의 상부에 복수개의 홈이 형성된 구조중 해당 절연막의 상부표면이 실리콘 기판 주표면과 거의 동일한 구조를 도시한 단면도.
제17b 및 제17c도는 본 발명의 제2실시예에 따라, 해당 절연막의 상부표면 전체가 실리콘 기판 주표면보다도 아래쪽으로 홈이 형성된 형상을 갖는 구조를 각각 도시한 단면도.
제18a 및 제18b도는 본 발명의 제2실시예에 따라, 트렌치 분리를 메운 절연막의 상부에 복수개의 홈이 형성된 구조 중, 해당 절연막의 상부표면 전체가 실리콘 기판 주표면 보다도 아래쪽으로 홈이 형성된 형상을 갖는 구조를 도시한 단면도.
제19a∼19c도는 본 발명의 제4실시예에 따라, 트렌치 분리형성 방법의 전반부 3개의 공정을 순차적으로 도시한 단면도.
제20a∼20c도는 본 발명의 제4실시예에 따라, 트렌치 분리형성방법의 후반부 3개의 공정을 순차적으로 도시한 단면도.
제21a∼21c도는 본 발명의 제5실시예에 따라, 트렌치 분리형성방법의 공정을 순차적으로 도시한 단면도.
제22a∼22c도는 본 발명의 제6실시예에 따라, 트렌치 분리형성방법의 전반부 3개의 공정을 순차적으로 도시한 단면도.
제23a∼23c도는 본 발명의 제6실시예에 따라, 트렌치 분리형성 방법의 후반부 3개의 공정을 순차적으로 도시한 단면도.
제24a도와 제24b도는 본 발명의 제7실시예에 따라, 트렌치 분리형성 방법의 전반부 2개의 공정을 순차적으로 도시한 단면도.
제25a도와 제25b도는 본 발명의 제7실시예에 따라, 트렌치 분리형성 방법의 후반부 2개의 공정을 순차적으로 도시한 단면도.
제26a도∼제26c도는 본 발명의 제8실시예에 따라, 트렌치 분리형성방법의 전방부 3개의 공정을 순차적으로 도시한 단면도.
제27a∼제27c도는 본 발명의 제8실시예에 따라, 트렌치 분리형성방법의 후반부 3개의 공정을 순차적으로 도시한 단면도.
제28a도∼제28c도는 종래의 트렌치 분리형성방법의 전반부 3개의 공정을 순차적으로 도시한 단면도.
제29a도∼제29c도는 종래의 트렌치 분리형성방법의 후반부 3개의 공정을 순차적으로 도시한 단면도.
제30a도는 제1도에 단면을 도시한 트렌치 분리구조의 평면도.
제30b도는 동일 구조의 일부 단면 사시도로서, 제30a도의 I-I선 단면이 제1도에 도시한 단면에 대응하고 있는 도면.
〈도면의 주요부분에 대한 부호의 설명〉
1 : 실리콘 기판 6 : 트렌치
8 : 절연막 9 : 게이트 산화막
22 : 게이트 전극
상기 목적을 달성하기 위해, 본 발명의 트렌치 분리 구조를 구비한 반도체 장치에 따르면, 반도체 기판의 주표면의 활성 영역 사이의 경계를 따라 확장되도록, 반도체 기판의 주표면으로부터 소정의 깊이로 형성된 트렌치에 절연막을 메워 넣어 형성함으로써, 활성 영역사이를 분리하는 트렌치 분리 구조를 가지는 것을 특징으로 한다. 절연막 위에는 게이트 산화막을 삽입시켜 트렌치의 형성방향과 교차하는 방향으로 확장되도록 게이트 전극이 마련되며, 이 절연막은 게이트 전극에 소정의 바이어스 전압을 인가한 상태에서, 트렌치의 상단 코너부 근방에서의 활성영역의 캐리어 농도가 활성 영역 중앙의 캐리어 농도 이하가 되도록, 게이트 전극이 확장되는 방향에서 게이트 전극 바로 아래에 수직 단면 형상을 갖는다.
이와 같은 구조에 의해, 본 발명은, 게이트 전극에 소정의 바이어스 전압을 인가한 상태에서, 트렌치의 상단 코너부 근방에서의 활성 영역의 캐리어 농도가 활성 영역 중앙의 캐리어 농도 이하로 되기 때문에, 트렌치 분리 단부부 근방에서의 전계 집중이 완화된다. 그 결과, 역협 채널 효과가 억제되므로 임계전압의 변동이 방지되어 서브 스레시홀드 특성을 향상시킬 수 있다.
이와 같은 조건을 충족시키는 트렌치 분리형상으로서, 다음과 같은 여러가지 구체적인 예를 들 수 있다. 우선, 첫번째 예로서 트렌치에 메워넣은 절연막 상면의 양측 트렌치 분리 단부부 근방에 각각 홈(recess)을 형성하고, 홈이 없는 평탄부에서의 게이트 산화막 상면의 위치를 기준으로 한 각 홈의 깊이를 d라 하고, 그 양단의 홈 위에 형성된 게이트 전극과 트렌치 측벽과의 거리가 가장 짧은 곳의 거리를 x로 했을 때, x≥45.8d3-11.9d2+1.0d+0.01, x 〉 0, d 〉 0의 조건을 만족하도록 설정한다.
이와 같은 홈은, 트렌치를 채우는 절연막을 형성할 때의 에치백(etchback) 공정에서 필연적으로 형성되는 것이다. 그 에치백 공정의 조건을 제어함으로써, 상기와 같은 조건을 만족하는 홈 형상이 비교적 용이하게 형성된다.
트렌치 분리형상의 두번째 예로서는, 트렌치에 메워진 절연막이 반도체 기판의 주표면 보다도 위쪽에 돌출한 돌출부를 가지며, 이 돌출부가 절연막의 돌출부와 서로 대향하는 측벽 사이의 간격이 위쪽으로 갈수록 좁혀지도록 테이퍼(taper)를 이루는 형상, 서로 대향하는 측벽이 반도체 기판의 주표면에 대하여 수직으로 형성된 형상 혹은 둥근 형상을 한 게이트 전극이 확장하는 방향에서 게이트 전극 바로 아래에 수직 단면 형상을 갖도록 형성된다.
또한, 트렌치 분리형상의 세번째 예로서는, 트렌치의 상단 코너부에 횡방향의 폭이 0.05㎛ 이상이고, 또, 깊이가 0.05㎛ 이하의 C면 형상의 테이퍼 형상을 갖는 구조, 혹은 트렌치의 상단 코너부에 곡률 반경이 0.04㎛ 이상인 R 형상을 가진다. 트렌치의 상단 코너부가 이와 같은 형상을 가질 경우, 반도체 기판의 주표면상에 트렌치에 메워넣은 절연막의 돌출부가 존재하는지 여부에 관계없이, 「게이트 전극에 소정의 바이어스 전압을 인가한 상태에서, 트렌치의 활성 영역 측단부에서의 캐리어 농도가 활성 영역 중앙의 캐리어 농도 이하로 된다」고 하는 상기 조건을 만족한다. 따라서, 이러한 트렌치 분리 형상은 트렌치에 메워넣은 절연막이 반도체 기판의 주표면과 거의 동일한 상부 표면을 갖는 구조에도 적용할 수 있다. 따라서, 본 발명의 목적은, 이와 같은 구조를 이용하여 표면의 단차(stepped)를 증가시키지 않고 달성할 수 있다.
본 발명의 트렌치 분리 구조를 구비한 반도체 장치의 구조방법에 따르면, 반도체 기판의 주표면에 형성된 활성 영역 상에 160nm∼380nm의 두께를 가지는 마스크를 형성하는 공정과, 이 마스크를 이용하면 반도체 기판에 에칭하여, 반도체 기판에 선택적으로 0.15㎛∼0.3㎛의 깊이를 가지는 트렌치를 형성하는 공정과, 트렌치의 내벽을 열산화하여 해당 내벽에 10nm∼50nm의 막 두께의 열산화막을 형성하는 공정과, 내벽에 열산화막이 형성된 트렌치를 절연막으로 메워넣는 공정과, 트렌치에 메워넣은 절연막 중에서 트렌치의 상부와 상부 주위의 부분만이 남도록 선택적으로 제거하는 공정과, 마스크를 제거하는 공정과, 절연막상에 게이트 산화막을 개재시켜 게이트 전극을 형성하는 공정을 구비하며, 게이트 전극에 소정의 바이어스 전압을 인가한 상태에서 트렌치 상단 코너부 근방에서의 활성 영역의 캐리어 농도가 활성 영역 중앙의 캐리어 농도 이하로 되도록 하는 트렌치 분리 단부부 구조를 형성한다 것을 특징으로 한다.
이와 같은 공정에 의해, 트렌치 분리 단부에서의 전계 집중을 완화시킴으로써, 역협 채널 효과가 발생하지 않도록 하는 트렌치 분리 구조를 효율적으로 형성할 수 있다.
본 발명의 트렌치 분리 구조를 구비한 반도체 장치의 제조 방법은, 구체적으로는 다음과 같은 여러가지 공정을 채용할 수 있다. 우선, 첫번째 예로서, 마스크를 형성하는 공정이 실리콘 산화막 및 실리콘 질화막을 순차적으로 적층하여 형성하는 공정을 포함하고, 트렌치를 메우는 절연막으로서 실리콘 산화막이 채용된다. 또한 마스크를 형성하는 공정으로써 10nm∼30nm의 두께를 가지는 실리콘 산화막, 100nm∼200nm의 두께를 가지는 실리콘 질화막 및 50nm∼150nm의 두께를 가지는 실리콘 산화막을 순차적으로 적층하여 형성해도 무방하다.
본 발명의 트렌치 분리 구조를 구비한 반도체 장비의 제조 방법에 있어서는, 트렌치 상단의 서로 대향하는 코너 사이의 거리는 열산화에 의해 트렌치 내벽에 선택적으로 열산화막을 형성하는 공정에서, 해당 열산화막에 가해지는 압력을 조절함으로써 제어할 수 있다. 또한, 그 외의 방법으로써, 트렌치를 형성하는 공정 이후, 열산화에 의해 트렌치 내벽에 선택적으로 열산화막을 형성하는 공정 이전에, 열산화에 의해 트렌치의 내벽에 희생 산화막을 형성하는 공정과, 그 희생 산화막을 에칭에 의해 선택적으로 제거하는 공정을 더 구비하며, 희생 산화막에 가해지는 압력을 조절함으로써 또한 트렌치 상단에서 서로 대향하는 코너 사이의 거리를 제어할 수 있다.
본 발명의 제조 방법에 있어서는, 마스크를 형성하는 공정이 실리콘 산화막, 실리콘막, 실리콘 질화막 및 실리콘 산화막을 순차적으로 적층하여 형성하는 공정을 포함하며, 트렌치 내벽에 열산화막을 형성하는 공정에 있어서, 실리콘막의 트렌치의 상단 코너부 근방 부분을 동시에 열산화하여, 그 부분을 실리콘 산화막으로 바꿈으로써, 반도체 기판의 주표면상에 돌출하는 절연막 부분이 테이퍼 형상을 갖도록 형성할 수 있다.
트렌치의 내벽에 열산화막을 형성하는 공정에서의 열산화 조건으로서는, 100℃보다 높은 형성온도 및/또는 1기압 이상의 높은 압력하에서 행하는 것이 바람직하다.
또한, 본 발명의 제조 방법에 있어서는, 마스크를 제거하는 공정 후, 게이트 전극을 형성하기 전에, 절연막을 전면에 퇴적하여 그 절연막을 에치백해서 반도체 기판의 주표면상에 돌출하는 절연막 부분의 양측부에 최대폭이 10nm∼60nm인 측벽 절연막 만을 남김으로써, 해당 부분이 환형상 혹은 테이퍼 형상을 갖도록 형성할 수 있다.
또한, 트렌치를 형성하는 공정이, 등방성 에칭으로 반도체 기판에 10nm∼50nm의 에칭처리를 하는 제1의 에칭 공정과, 이방성 에칭으로 반도체 기판에 0.15㎛∼0.3㎛의 깊이의 에칭을 선택적으로 행하는 제2의 에칭 공정을 포함함으로써, 트렌치 상단 코너부를 테이퍼 형상을 갖도록 형성할 수 있다.
또한, 본 발명의 트렌치 분리 구조를 구비한 반도체 장치의 제조 방법을 실시함에 있어서, 트렌치 분리 구조의 제조 사양은, 활성 영역 중앙에서의 캐리어 농도와 트렌치 활성 영역 측단부에서의 캐리어 농도를 트렌치 분리 단부부 구조의 형상 파라미터를 사용한 회귀 곡선식으로 나타낸 시뮬레이션에 따라서, 활성 영역의 중앙에서의 캐리어 농도가 트렌치의 활성 영역 측단부에서의 캐리어 농도보다도 높게 되도록, 트렌치 분리 단부부 구조의 형상 파라미터를 설정함으로써 결정할 수 있다.
먼저, 본 발명의 기본적인 기술사상에 기초한 바람직한 실시예에 따른 방법으로서의 시뮬레이션에 의한 캐리어 농도 해석에 대하여 설명한다.
역협 채널 효과(혹은, 험프 현상)가 발생하는 것은, 문헌 "IEEE Transactions on Electron Devices vol.39, No. 3, March 1992, p614"에 개시되어 있는 바와 같이, 활성 영역의 중앙부 보다도, 해당 활성 영역을 다른 활성 영역으로부터 분리 절연하는 분리산화막의 해당 활성 영역측 에지(이하, "분리 단부부"라 칭함)근방 쪽이 반전층을 형성하기 쉽기 때문이다. 따라서, 시뮬레이션을 이용하여 반전층의 캐리어 농도를 해석하여, 활성 영역 중앙부와 분리 단부 근방의 캐리어 농도 대소관계에서 역협 채널 효과의 정도를 정량적으로 측정할 수 있다. 그러한 예로서, 반도체 기판의 주표면에 형성된 p웰에 트렌치 분리 구조를 마련하는 경우에 대하여, 시뮬레이션을 이용하여 역협 채널 효과를 해석하는 순서에 대하여 이후 설명한다.
우선, 프로세스 시뮬레이션을 이용하여 분석할 디바이스 구조의 모델을 작성한다. 다음으로, 그 디바이스 구조의 모델을 이용하여 디바이스 시뮬레이션에 의해 바이어스 전압을 인가한 상태의 전자 농도를 구한다. 이 전자 농도의 데이타로부터의 활성 영역 중앙부와 분리 단부 사이의 전자 농도의 차이를 계산하여, 트렌치의 단면 형상의 파라미터에 대하여 플로트한다. 이 전자 농도차의 정부(正負)에 따라서 역협 채널 효과가 발생하는지 여부를 판정할 수 있다. 이러한 예의 경우, (전자 농도차: △E)=(분리 단부의 전자 농도)-(활성 영역 중앙부의 전자 농도)로서 정의되는 △E가 양의 부호를 가질 경우는 역협 채널 효과가 발생하고, △E가 음의 부호를 가질 경우에는 협채널 효과가 발생한다고 판정된다.
반도체 기판의 주표면에 형성된 n웰 트렌치 분리 구조를 마련한 경우에는, 정공 농도에 대하여 마찬가지로 해석하면 된다. 즉, (정공 농도차)=(분리 단부의 정공 농도)-(활성 영역 중앙부의 정공 농도)로서 정의되는 정공 농도차가 양일 경우는 역협 채널 효과가 발생하고, 정공 농도차가 음일 경우에는 협채널 효과가 발생한다고 판정된다.
그후, 이러한 해석을 도 1에 도시한 트렌치 분리 에지형상의 각 파라미터에 대하여 행한다. 도 1의 구조를 평면도 및 일부 단면 사시도로 도시한 것이 도 30이며, 도 1은 도 30a에 도시한 평면도의 I-I선을 따라 취한 단면도를 도시한 것이다. 이러한 구조에 있어서, 트렌치(6) 및 여기에 메워진 절연막(8)에 의해서 실리콘 기판(1) 주표면상의 활성 영역(9,9)사이가 분리되고, 그 활성 영역(9,9) 및 절연막(8) 상에는, 트렌치(6)의 형성방향, 즉, 활성 영역(9,9) 사이의 경계선을 따른 방향과 대략 직각으로 교차하는 방향으로 확장되도록, 게이트 산화막(21)을 삽입시켜 게이트 전극(22)이 형성되어 있다. 트렌치(6)를 사이에 둔 활성 영역(9,9)중의 적어도 한 영역에는 게이트 전극(22)의 양측에 n형 불순물을 도핑한 소스 영역(9a) 및 드레인 영역(9b)이 형성되어 있다.
이 해석방법은 트렌치 분리 에지형상의 파라미터 중, 깊이D에 대하여 행한 해석을 예로 들면 다음과 같이 설명된다. 우선, 프로세스 시뮬레이션을 이용하여 해석구조를 작성한다. 해석영역은 트렌치 분리를 중심으로 X 방향이 -0.2∼0.2㎛, Y방향이 실리콘 기판 표면으로부터 2.0㎛까지이다. 해석은 트렌치 깊이 0.3㎛, 게이트 산화막 두께는 6nm, 상부전극에는 폴리실리콘을 0.15㎛ 두께로 평탄하게 형성했다. 트렌치 에지형상 파라미터 L=0.05㎛, 깊이 D는 0.01∼0.10㎛ 범위로 변화시켰다. 다음에, 디바이스 시뮬레이션은 상부의 다결정 실리콘으로 이루어진 게이트 전극과 해석영역의 하단을 전극으로 하여, 게이트 전극에 0.5V의 바이어스 전압을 인가한다. 하단의 전극은 0V로 설정한다. 도 2에는 두께가 D=0.02㎛일 경우의 2차원 전자 농도 해석결과(게이트 전극의 전위 Vg=0.5V)를 도시한다. 도 3에는 도 2에 도시한 커트라인에 따른 1차원 전자 농도를 도시한다. 이 1차원 플로트의 양단의 전자 농도차를 △E로 정의한다. 이 전자 농도차 △E의 트렌치 에지의 깊이 D의 의존성을 도4에 도시한다. 여기서, 두께가 D≥0.06㎛의 조건인 경우는, 분리 단부의 전자 농도가 활성 영역 중앙부 보다 높게 되는 것을 알 수 있다. 즉 역협 채널 효과가 발생하는 것을 알 수 있다.
마찬가지로, 길이 L 및 높이 H에 대해서도 해석하여, 독립적으로 변화가능한 파라미터 세트(D, L, H)의 조합으로 전체의 전자 농도차를 구하여 해석한다. 이 해석을 효율적으로 하기 위해, △E의 각 파라미터 의존성을 다음과 같은 3개의 회귀곡선식으로 나타낸다.
Figure kpo00002
Figure kpo00003
Figure kpo00004
독립적으로 변화가능한 (D, L, H)의 파라미터 세트에 대하여, 회귀곡선식의 합계가 음으로 되도록 트렌치 에지형상을 결정한다.
Figure kpo00005
의 조건을 만족하도록 각 파라미터의 값을 결정한다.
그 다음, 같은 해석을 트렌치 분리 에지의 곡률 반경 R에 대하여 행한다. 해석에 이용한 트렌치 에지의 곡률 반경 R이 0.01∼0.05㎛이다. 해석구조에서의 곡률반경 R의 정의를 도 5에 도시한다. Vg=0.5V에서의 전자 농도차의 △E의 곡률반경 의존성을 도 6에 도시한다. 그 결과에서 구한 회귀곡선식을 다음에 나타낸다.
Figure kpo00006
이것으로부터, 상부전극이 평탄할 경우, 곡률반경 R≥0.036㎛이며 △E≤0이 되어 역협 채널 효과를 억제할 수 있다.
그 다음, 이 해석을 트렌치 분리를 메운 절연막 상부가 홈이 형성된 구조에 적용하여, 홈의 깊이에 대한 전자 농도차 △E의 의존성을 검토한다. 해석 파라메터로서 도 7에 도시한 바와 같이 홈의 깊이를 취한다. 이 홈에는 상부의 다결정 실리콘으로 이루어진 게이트 전극이 매립되어 있다. 이 구조에 있어서, 게이트 전극에 Vg=0.5V 인가했을 때의 전자 농도차 △E의 홈의 깊이 의존성을 도 8에 도시한다. 그 결과로부터 구한 회귀곡선식을 다음에 도시한다.
Figure kpo00007
이것으로부터, 깊이가 0.013㎛ 이상이 될 경우, △E〉0이 되며 역협 채널 효과가 발생하는 것을 알 수 있다.
그 다음, 이 해석을 트렌치 분리를 메운 절연막의 상부가 홈이 형성된 구조에 있어서, 홈의 수평방향의 위치에 대한 의존성을 검토한다. 해석의 파라미터로서 도 9에 도시한 바와 같이 홈의 위치를 취한다. 이 홈이 트렌치 에지(트렌치 상단 코너부)에 가장 가까울 때를 기준 위치로 설정한다. 이 홈에는 상부의 다결정 실리콘 전극이 매립되어 있 다. 이 구조에 있어서, 게이트 전극에 Vg=0.5V 인가했을 때의 전자 농도차 dE의 홈의 위치 의존성을 도 10에 도시한다. 이러한 결과에서 구한 회귀곡선식을 다음에 도시한다.
Figure kpo00008
이것으로부터, 위치 X가 0.015㎛ 이하에서는 △E〉0이 되어 역협 채널의 효과가 생김을 알 수 있다.
이상과 같은 해석에 의한 분석으로부터, 트렌치 분리 단부면 형상을 최적화함으로써, 트렌치 분리 단부에서의 반전층이 형성되는 것을 억제할 수 있어, 역협 채널 효과(혹은, 험프현상)를 억제한 트랜지스터를 형성할 수 있게 된다.
상기 해석에 근거한 고찰로부터 유도되는, 트렌치 분리 단면 형상 및 트렌치 분리를 형성하는 공정의 각각에 관한 본 발명의 구체적인 실시예에 대하여, 트렌치 분리 단면 형상의 실시예(제1∼3실시예)와 트렌치 분리형성 공정의 실시예(제4∼8실시예)로 나누어 다음에 설명한다.
[제1실시예]
먼저, 도 1, 도 11 및 도 12를 참조하면서 본 발명의 제1실시예에 대하여 설명한다. 이 실시예에서는, 트렌치(6) 내에 절연막(8)이 메워지고, 그 위에 게이트 산화막(21)을 삽입하여 게이트 전극(22)을 형성한 구조에 있어서, 실리콘 기판(1)의 주표면 보다도 위로 돌출하는 돌출부를 가지고 있고, 또 상술한 해석으로부터, 역협 채널 효과(혹은, 험프효과)가 발생하지 않는 형상으로 돌출부가 형성되어 있다. 이 돌출부의 형상에 대해서는, 다양한 변형이 가능하고, 구체적인 예로서 도 1에 도시한 바와 같이 양측부가 둥근 형태를 한 형상, 도 11에 도시한 바와 같이 양측벽간의 간격이 위쪽으로 점차 좁혀지는 테이퍼를 갖는 형상, 또 도 12에 도시한 바와 같이 양측벽이 실리콘 기판(1)의 주표면에 대하여 수직으로 올라온 형상을 갖는 형상 등에 적용 가능하다.
또한, 도 1, 도 11 및 도 12에 있어서는, 트렌치(6)의 상단 코너부에 C면 형상의 테이퍼를 형성한 구조를 도시했는데, 이 코너부는 가령 둥근형상으로 해도 무방하고, 또한, 극단적인 예로서는 코너부가 에지형상 그대로 남은 구조로 무방하다.
[제2실시예]
다음에, 도 13 및 도 14a, 14b을 참조하면서 본 발명의 제2실시예에 대하여 설명한다. 본 실시예에서는, 트렌치(6)내에 메워진 절연막(8)의 상부 표면이 실리콘 기판(1)의 주표면과 거의 동일하게 평탄화된 형상을 가지고 있고, 또 트렌치(6)의 상단 코너부를 도 13에 도시한 바와 같이 C면 형태의 테이퍼 형상 혹은 도 13에 도시한 바와 같이 둥근형상으로 형성되어 있다.
구체적으로는, 도 1에 도시한 구조에 대하여 설명하면, 트렌치(6)의 상단코너가 D≤0.05㎛이며 L≥0.05㎛의 테이퍼를 갖는 형상으로 함으로써, 역협 채널 효과가 발생하지 않는 구조로 형성되어 있다. 또, 도 14a, 14b에 도시한 구조는 도 5 및 도 6을 이용하여 설명한 상기 해석 결과에 기초하여, 트렌치(6)의 상단 코너부의 곡률반경 R을 0.04㎛ 이상으로 설정함으로써 역협 채널 효과가 발생하지 않는 구조로 형성되어 있다.
[제3실시예]
다음으로, 도 15a∼도 18b을 참조하면서 본 발명의 제3실시예에 대하여 설명한다. 본 실시예에서는, 트렌치(6)내에 메워진 절연막(8)의 상부 표면의 적어도 트렌치(6)의 양측단부 근방에 홈(23)을 형성하고 있고, 이 홈(23)은 홈이 없는 평탄부에서의 게이트 산화막의 상부표면의 위치를 기준으로 한 각 홈(23)의 깊이를 d로 하고, 그 양단의 홈상에 형성된 게이트 전극(22)과 트렌치(6)의 측벽 과의 거리가 가장 짧은 위치의 거리를 x로 했을 때, 다음의 조건을 만족하도록 설정되어 있다.
x≥45.8d3-11.9d2+1.0d+0.01
x 〉 0, d 〉 0
본 실시예의 구조는, 트렌치(6)내에 절연막(8)을 메운 후에 에치백하는 공정에 있어서, 특히, 트렌치(6)의 양측단부 근방에서 절연막(8)에 홈이 생기기 쉬운 점을 이용하여 형성되는 홈 형상을 제어함으로써, 역협 채널 효과의 발생을 억제하는 구조를 실현하는 것이다.
본 실시예에 있어서의 절연막(8)의 단면 형상 및 홈(23)의 형상은 다음과 같은 여러 형태가 존재할 수 있다. 먼저, 트렌치(6)에 메워진 절연막(8)이 실리콘 기판(1)의 주표면 보다도 위로 돌출하는 구조에서는, 도 15a에 도시한 바와 같이 돌출부의 양측벽이 테이퍼를 갖는 형상(테이퍼 형상), 도 15b에 도시한 바와 같이 돌출부의 양측벽이 실리콘 기판(1)의 주표면에 수직으로 올라온 형상(수직형상) 혹은 도 15c에 도시한 바와 같이 돌출부의 양측벽이 둥근 형태를 한 형상(환형상)을 채용할 수 있다.
또한, 트렌치(6)에 메워진 절연막(8)이 실리콘 기판(1)의 주표면과 거의 동일하게 형성되는 구조에 있어서, 도 16a에 도시한 바와 같이 트렌치(6)의 양측부의 절연막(8)의 상면에 홈(23)을 형성함으로써, 역협 채널 효과가 발생하는 것을 억제하는 구조를 실현하고 있다. 이 구조에 있어서, 도 16b에 도시한 바와 같이 트렌치(6)의 상단 양측코너부가 둥근 형상을 한 형태, 도 16c에 도시한 바와 같이 트렌치(6)의 상단 양측코너부가 테이퍼 형상을 한 형태, 도 17a에 도시한 바와 같이 트렌치(6)의 양측벽 전체가 테이퍼 형상으로한 형태를 채용할 수 있다.
또한, 트렌치(6)에 메워진 절연막(8)의 상면 전체를 실리콘 기판(1)의 주표면 보다도 아래쪽으로 凹형태로 형성한 후에, 또 적어도 트렌치(6)의 양측단부 근방에 홈(23)을 갖는 구조로 함으로써도, 역협 채널 효과가 발생하는 것을 억제하는 효과가 촉진된다. 이러한 구조의 구체적인 예로서는, 도 17b와 17c 및 18a와 18b에 도시한 형태를 채용할 수 있다.
[제4 실시예]
다음에, 도 19a∼도20c를 참조하면서 본 발명의 제4실시예에 대하여 설명한다. 또한, 제4∼8 실시예는 본 발명에 관한 트렌치 분리 구조의 제조 방법에 관한 것이다. 본 실시예에 있어서는, 우선 도 19a에 도시한 바와 같이 p형 실리콘 기판(1)상에 실리콘 산화막(2), 실리콘 질화막(3), 레지스트(11)를 순서대로 형성하고, p형 실리콘 기판(1)상의 활성 영역이 되는 부분에 레지스트(11)가 남도록 포토리쏘그래피 처리한다. 실리콘 산화막(2)은 예를 들면, p형 실리콘 기판(1)의 열산화에 의해 형성되고, 이 경우, 두께는 10∼30nm로 형성된다. 실리콘 산화막(2) 및 실리콘 질화막(3)을 합한 두께는 160∼380nm로 형성된다. 실리콘 산화막(2)을 실리콘 기판(1)과 실리콘 질화막(3) 사이에 개재시키는 것은, p형 실리콘 기판(1)상에 실리콘 질화막(3)을 직접 제작하면 응력 등에 의해, p형 실리콘 기판(1)에 왜곡이 생겨, 반도체 장치의 기능을 열화시키기 때문이다. 그후, 포토리쏘그래피법에 의해 패턴화된 레지스트(11)를 마스크로하여 실리콘 질화막(3) 및 실리콘 산화막(2)에 반응성 이온에칭 등의 에칭처리를 하여, 개구(5)를 형성한 다음 레지스트(11)를 제거한다.
다음에, 도 19b에 도시한 바와 같이, 실리콘 질화막(3) 및 실리콘 산화막(2)에 형성된 개구(5)의 바로 아래의 영역의 p형 실리콘 기판(1)을 에칭에 의해 제거하여 트렌치(6)를 형성한다. 트렌치(6)의 깊이는 에칭 시간을 조절함으로써 제어된다. 실제로는, 트렌치(6)의 최적 깊이는 전기특성과의 균형에 의해 정해지지만, 대략 분리폭 0.15㎛에 대하여 깊이는 0.15∼0.3㎛정도(분리폭의 1∼2배)가 되도록 선택하면 된다.
그 다음, 도 19c에 도시한 바와 같이, 열산화에 의해 트렌치의 내벽에 열산화막으로서의 실리콘 열산화막(7)을 형성한다. 열산화는 실리콘 기판(1)의 실리콘과 산소가 반응하면서 진행된다. 산소는 실리콘 산화막(2)을 통해서도 실리콘기판(1)의 실리콘에 공급되므로, 실리콘 산화막(2)의 아래 내벽 부분으로의 산호공급이 촉진됨으로써, 이 부분의 열산화막(7)은 두꺼워진다. 따라서, 본 공정에 의해 트렌치(6)의 상부 코너에 형성되는 에지의 형상(도 1에 도시된 거리 L 및 D)이 정해진다. 거리 L 및 D는 열산화의 조건, 실리콘 산화막(2)의 두께 및 실리콘 질화막(3)의 두께 등에 의해 변화한다. 이러한 조건을 제어함으로써 트렌치(6) 상부 코너부의 에지 형상(특히, 거리 L 및 D)을 최적화 한다.
트렌치 내벽에 열산화막(7)을 형성하는 열산화 공정은, 1000℃이상의 고온에서 및/또는 1기압 이상의 고압하에서 행해지고, 그 결과로서, 트렌치(6)의 내벽에 10∼50nm의 두께의 실리콘 산화막(7)이 형성된다.
그후, 도 20a에 도시한 바와 같이 트렌치(6)에 절연막(8)을 퇴적한다. 절연막(8)로서는 여러가지 절연재료가 적용 가능하지만, 특히 실리콘 산화막, 실리콘 질화막 및 실리콘 산화질화막 등이 사용된다. 또한, 트렌치(6)의 절연성이 보호되기만 하면, 실리콘이나 금속과 상기의 절연재료를 조합하여 절연막(8)을 형성해도 무방하다. 이 경우, 트렌치 분리와 활성 영역의 경계는 절연막으로 피복할 필요가 있다. 절연막(8)의 퇴적 후, 도 20b에 도시한 바와 같이 에지백이나 화학적 기계연마 등으로 처리함으로써 트렌치 분리의 영역에만 절연막(8)이 남도록 절연막(8)을 선택적으로 제거한다. 실리콘 산화막(2)을 트렌치(6)의 영역에만 선택적으로 퇴적하는 선택적퇴적법을 사용하면, 도 20a와 20b의 공정을 실리콘 질화막(3)을 이용하지 않고, 하나의 공정에서 행할 수 있다.
트렌치(6)에 메워진 절연막(8)의 상면은 대략 실리콘 질화막(3)의 상면과 일치시킬 수 있다. 따라서, 기판으로부터의 돌출부의 높이(H)는 실리콘 질화막(3)의 두께에 의해 제어될 수 있다. 또한, 평탄화과정에서, 오버 에칭함으로써 실리콘 질화막(3)의 상면보다 아래로 낮게함으로써 실리콘 기판(1)의 표면으로부터 돌출부의 높이(H)를 제어할 수도 있다.
다음에, 도 20c에 도시한 바와 같이 실리콘 질화막(3)과 실리콘 산화막(2)을 에칭에 의해 제거한다. 그후, 활성 영역에 MOS 트랜지스터, 다이오드, 바이폴라트랜지스터, 캐패시터 및 저항, 배선 등의 소자를 만든다.
실리콘 산화막(2)을 제거하기 위해서, 불산 등을 이용한 화학적인 에칭처리를 행한다. 불산에 대한 에칭속도는 트렌치(6)의 내벽에 형성된 열산화막(7)과 절연막(8)에서 상이하다. 만약, 절연막(8)이 CVD 실리콘 산화막일 경우, 이 절연막(8)의 에칭 속도는 실리콘 산화막(7)의 에칭속도 보다 빠르다. 따라서, 절연막(8)과 실리콘 산화막(7) 사이의 경계에 홈이 생긴다. 홈이 생기는 위치는 트렌치(6)의 내벽에 형성된 실리콘 산화막(7)의 두께에 의해 제어할 수 있다.
또한, 상기 실시예에서는 반도체 기판으로서 p형 실리콘 기판을 이용했는데, n형실리콘 기판을 이용해도 되고, p웰 혹은 n웰을 형성하여 n형 MOS 트랜지스터 혹은 P형 MOS 트랜지스터를 형성해도 된다.
또한, 도 28a∼도 29c을 이용하여 설명한 종래의 제조 방법에 따라, 도 29b에 도시한 구조를 형성하여 실리콘 산화막(2)를 제거한 후, 절연막(8)의 실리콘 기판(1) 주표면으로부터 위로 돌출부를 제거하지 않더라도 도 20c에 도시한 구조와 동일한 구조가 형성된다. 이 경우, 실리콘 산화막(2)/실리콘 질화막(3)/실리콘 산화막(4)의 두께가 각각 10∼30nm/100∼200nm/50∼150nm이 되도록 형성된다.
[제5 실시예]
이하, 본 발명의 제5실시예를 도 21a∼도 21c을 참조하면서 설명한다. 본 실시예에는 제4실시예의 열산화막으로서 실리콘 산화막(7)을 형성하는 도 19c에 도시한 공정을, 도 21a∼도 21c에 도시한 공정으로 바꾼 것이다. 즉, 본 실시예에서는 도 19b에 도시한 바와 같이, 트렌치(6)를 형성한 후, 도 21a에 도시한 바와 같이 트렌치(6)의 내벽을 열산화하여 희생 산화막(12)를 형성한다. 그 후, 도 21b에 도시한 바와 같이 불산 등을 이용한 에칭에 의해 희생 산화막(12)를 제거하면 트렌치(6) 상부의 코너에 적절한 환형상의 에지(13)가 형성된다.
다음에, 도 21c에 도시한 바와 같이, 열산화에 의해 트렌치(6)의 내벽에 실리콘 산화막(7)을 형성한다. 이 열산화는 트렌치(6)의 절연성을 향상시키기 위해 필요하며, 상기 제4실시예의 경우와 마찬가지로, 1000℃이상의 고온에서 및/또는 1기압 이상의 고압하에서 실행되고, 그 결과로서 트렌치(6)의 내벽에 10∼50nm의 두께의 실리콘 산화막(7)이 형성된다. 본 실시예에서는, 상부 코너의 형상을 제어하기 위한 산화(도 21a)와 트렌치의 절연성을 향상시키기 위한 산화(도 21c)를 독립적으로 행하고 있기 때문에, 상기 제4실시예의 경우 보다도 더욱 양호한 전기적 특성을 가지는 트렌치 분리를 실현할 수 있다. 그 이후의 공정은, 상기 제4실시예의 도 20a 이하의 공정과 같다.
[제6 실시예]
이하, 본 발명의 제6실시예를 도 22a∼도 23c을 참조하면서 설명한다. 본 실시예는 제4실시예의 활성 영역을 덮는 층구조를 별도의 구조로 치환하여, 트렌치에 메워진 절연막의 반도체 기판 표면으로부터 위로 돌출된 부분의 형상을 변화시킨 것이다.
본 실시예에서는, 우선 도 22a에 도시한 바와 같이, p형 실리콘 기판(1)상에 실리콘 산화막(2), 다결정 실리콘(14), 실리콘 질화막(3), 레지스트(11)를 순서대로 적층하여 형성하고, 활성 영역 부분에 레지스트(11)가 남도록 포토리쏘그래피 처리한다. 그런 다음, 레지스트(11)의 패턴을 실리콘 질화막(3), 다결정 실리콘(14) 및 실리콘 산화막(2)에 반응성 이온에칭 등의 에칭을 실시함으로써 개구(5)를 형성한 후, 레지스트(11)를 제거한다. 그후, 도 22b에 도시한 바와 같이, 개구(5)의 바로 아래 영역의 p형 실리콘 기판(1)을 에칭으로 제거하여 트렌치(6)를 형성한다. 그후, 도 22c에 도시한 바와 같이, 열산화에 의해 트렌치(6)의 내벽에 실리콘 산화막(7)을 형성한다. 이 공정에서, 트렌치(6)의 상부 코너 에지를 제어함과 동시에 다결정 실리콘(14)의 일부가 테이퍼형상의 실리콘 산화막(15)로 변화한다.
그후, 도 23a에 도시한 바와 같이 트렌치(6)에 절연막(8)을 퇴적한다. 절연막(8)으로서는 실리콘 산화막, 실리콘 질화막 및 실리콘 산화질화막 등이 이용되고, 또 트렌치의 절연성이 보장될 경우는, 실리콘이나 금속과 상기 절연막을 조합하여도 무방하다는 것을 제4실시예와 마찬가지이다. 절연막(8)을 퇴적한 후, 도 23b에 도시한 바와 같이, 에치백이나 화학적 기계연마 등으로 처리함으로써, 트렌치 분리의 영역에만 절연막(8)이 남도록 절연막(8)을 선택적으로 제거한다. 실리콘 산화막(2)을 트렌치(6) 영역에만 선택적으로 퇴적하는 선택적 퇴적법을 이용하면, 도 23a와 23b의 공정을 실리콘 질화막(3)을 이용하지 않고, 하나의 공정에서 행할 수 있다. 트렌치(6)에 메워진 절연막의 상면은 대략 실리콘 질화막(3)의 상면과 일치시킬 수 있다. 따라서, 기판으로부터의 돌출부의 높이는 실리콘 질화막(3)의 두께에 따라서 제어할 수 있다.
다음으로, 도 23c에 도시한 바와 같이, 실리콘 질화막(2), 다결정 실리콘(14), 실리콘 산화막(2)를 에칭으로 제거한다. 이때, 다결정 실리콘(14)의 일부가 열산화한 실리콘 산화막(15)은 트렌치 분리 돌출부의 일부를 형성한다. 다결정 실리콘(14)의 산화에서도 실리콘 산화막(2)으로부터 산소가 공급되어, 도시한 바와 같은 테이퍼가 형성된다. 이 테이퍼의 각도는 열산화 조건을 바꿈으로써 제어할 수 있다. 그후 활성 영역에 MOS 트랜지스터, 다이오드, 바이폴라 트랜지스터, 캐패시터, 저항 및 배선 등의 소자를 형성한다.
트렌치 분리의 돌출부의 테이퍼 각도는 열산화의 조건을 변경하거나, 실리콘 질화막(3)의 두께나 실리콘 산화막(2)의 두께를 조절함으로써 산소공급의 정도가 변화하므로, 제어할 수 있다. 다결정 실리콘(14)에 이온주입이나 퇴적 시에, 질소를 도입한 막을 이용해서도 질소량에서 실리콘의 산화속도가 의존하므로 테이퍼각을 제어할 수 있다. 또, 다결정 실리콘(14)을 비정질 실리콘 또는 단결정 실리콘으로 치환하여도 실현 가능하다는 것을 쉽게 추측할 수 있다.
또한, 본 실시예와 같이, 트렌치 분리의 돌출부에 테이퍼를 마련하는 방법은 도 21에 도시한 제5실시예와 같은 희생 산화막을 형성하는 공정을 포함하는 방법에도 용이하게 적용할 수 있다. 또한, 본 실시예에서도 p형 실리콘기판을 이용하는 대신에 n형 실리콘기판을 이용하여도 무방하고, p웰 혹은 n웰을 형성하여 n형 MOS 트랜지스터 혹은 p형 MOS 트랜지스터를 형성해도 무방하다.
[제7 실시예]
이하, 본 발명의 제7 실시예를 도 24a∼도 25b를 참조하면서 설명한다. 본 실시예는 제4실시예에 의해 형성된 도 20b에 도시한 공정 이후, 트렌치 분리의 돌출부를 둥근형상(혹은, 테이퍼 형상)으로 구성한 도 24a와 도 24b 및 도 25a와 도 25b에 도시한 공정을 추가한 것이다. 본 실시예에서는, 도 20b와 마찬가지의 도 24a에 도시한 구조를 형성한 후, 도 24b에 도시한 바와 같이 전면에 실리콘 산화막(16)을 소정의 두께로 퇴적한다. 그후, 전면을 건식 에칭 등의 이방성 에칭법을 이용하여 처리함으로써, 도 25a에 도시한 바와 같이, 절연막(8)의 트렌치(6)상부의 돌출부를 둥근형상(혹은, 테이퍼 형상)으로 형성한다. 실리콘 산화막(16)의 퇴적 조건과 열처리 조건을 적절히 바꿈으로써 도 24b에서의 절연막(8)의 돌출부의 최종 형상을 제어한다. 다음에, 도 25b에 도시한 바와 같이 실리콘 산화막(2)을 에칭(등방성 또는 이방성 어느 쪽이어도 가능)을 이용하여 제거한다. 또한, 도 25a에 도시한 실리콘 산화막(16)의 이방성 에칭 공정에서 실리콘 산화막(2)을 동시에 에칭처리하여 제거해도 무방하다.
집적회로를 형성하기 위해서는, 이온주입 등의 불순물 도입 공정이 필요하다. 이러한 불순물의 도입 공정은 도 24a의 바로 다음 혹은 도 25a의 바로 다음의 어느 경우에 행해도 무방하다. 또한, 본 실시예에서 사용한 실리콘 산화막(16) 대신에 실리콘 질화막이나, 옥시나이트라이드 혹은 깃을 조합한 다층막에서도 마찬가지 효과를 얻을 수 있다. 또한, 본 실시예에서도 도 21에 도시한 바와 같은 희생 산화처리를 실시한 공정을 적용할 수 있다. 또한 도 22a∼도 23c에 도시한 공정을 병용할 수도 있다.
[제8 실시예]
이하, 본 발명의 제8실시예를 도 26a∼도 27c을 참조하면서 설명한다.
본 실시예는 제4실시예에서의 트렌치를 형성하는 공정을 다른 공정으로 치환하여 트렌치의 상부코너에서의 트렌치에 메워진 절연막의 형상을 변화시킨 것이다.
본 실시예에서는, 우선, 도 19a에 도시한 바와 같이 P형 실리콘 기판(1)상에 실리콘 산화막(2), 실리콘 질화막(3) 및 레지스트(11)를 순서대로 적층하여 형성한 후, 활성 영역 부분에 레지스트(11)가 남도록 포토리쏘그래피 처리를 행한다. 다음에, 레지스트(11)를 마스크로하여 실리콘 질화막(3)과 실리콘 산화막(2)에 반응성 이온에칭 등의 에칭을 하여 개구(5)를 형성한 후, 도 26a에 도시한 바와 같이 실리콘 질화막(3)과 실리콘 산화막(2)을 마스크로하여, 예를 들면, 화학적 건식 에칭 등의 등방성 에칭처리하여, 제1단의 트렌치(17)를 형성한다. 이 트렌치(17)는 열산화를 한 후, 그 열산화막을 제거하는 공정을 이용하여 형성해도 무방하다. 다음에, 도 26b에 도시한 바와 같이 반응성 이온에칭 등의 이방성 에칭에 의해 제2단의 트렌치(18)를 형성한다. 이렇게 하여, 트렌치 분리의 2단 구조의 트렌치가 형성된다.
이와 같은 방법에 의해 형성된 2단 구조의 트렌치의 상부 코너에는 제1단의 트렌치(17)를 형성함으로써, 적당히 둥근형상 혹은 테이퍼형상이 형성된다. 이러한 코너부의 둥근형상 혹은 테이퍼 형상은 등방성 에칭 조건 및 열산화 조건에 의해서도 정해진다. 이와 같은 트렌치(18)의 형성조건을 제어함으로써 상부 코너부의 형상을 최적화할 수 있다.
다음으로, 도 26c에 도시한 바와 같이, 트렌치 내벽을 열산화 하여 실리콘산화막(7)을 형성한다. 이 실리콘 산화막(7)은 트렌치의 절연성을 향상시키기 위해 필요하다. 그후, 도 27a∼27c에 도시한 바와 같이, 절연막(8)의 형성과 에치백을 한다. 본 실시예에서는 트렌치의 상부코너의 형상을 제어하기 위해 에칭 기술 및 열산화 기술을 이용함으로써, 트렌치의 절연성을 향상시키기 위한 산화공정(도 26c)을 독립적으로 행할 수 있기 때문에, 제4실시예보다 전기적 특성이 양호한 트렌치 분리를 실현할 수 있다.
또한, 본 실시예의 도 21에 도시한 바와 같이 희생 산화를 한 공정, 도 22a∼23c에 도시한 활성 영역을 덮는 층구조를 이용한 공정 혹은 도 24a∼도 25b에 도시한 트렌치 상부의 돌출부에 둥근형상 또는 테이퍼 형상을 형성하는 공정을 병용해도 무방하다.
상기에 있어서, 본 발명의 특정 실시예에 대해서 설명했지만, 이는 단순히 예시에 지나지 않고, 본 발명의 청구범위에 기재된 발명과 균등한 범위에 있어서 다양한 변형을 할 수 있음은 물론이다.
이상에 설명한 바와 같이, 본 발명의 트렌치 분리 구조를 구비한 반도체 장치에 의하면, 게이트 전극에 소정의 바이어스 전압을 인가한 상태에서, 트렌치의 활성 영역측단부에서의 캐리어 농도가 활성 영역 중앙의 캐리어 농도 이하가 되도록, 게이트 전극이 확장되는 방향의 게이트 전극 바로 아래에 수직 단면 형상을 갖는다. 이와 같은 구조를 갖음으로써, 본 발명에 의하면 단순히 트렌치 분리 구조를 형상적으로 최적화함으로써 트렌치 분리 단부에서의 전계 집중의 완화와 역협채널 효과가 발생하는 것을 억제할 수 있고, 그 결과, 양호한 서브 스레시홀드 특성을 얻을 수 있는 효과를 가진다. 또한, 본 발명에서의 트렌치 분리 구조의 형상적 최적화는 회귀곡선식을 이용한 시뮬레이션을 이용하여 비교적 용이하게 실현할 수 있다.
또한, 본 발명의 트렌치 분리 구조의 형상 최적화의 일예로서, 트렌치에 메워진 절연막 상면의 양측 트렌치 분리 단부 근방에 각각 소정 형상의 홈을 마련한 구조를 이용하면, 트렌치에 메워진 절연막을 에치백할 때에 트렌치 분리 단부 근방에서 홈이 생긴다고 하는 현상을 적극적으로 이용한 공정으로 형성할 수 있다. 따라서, 특히 공정을 증가시키지 않고 제조 조건을 적절하게 선택함으로써 비교적 용이하게 제조가 가능하다.
또한, 트렌치의 상단 코너부에 지름방향 폭이 0.05㎛ 이상이며, 또한 깊이가 0.05㎛ 이하의 C면 형상의 테이퍼 형상을 갖는 구조 혹은 트렌치의 상단 코너부에 곡률반경이 0.04㎛이상의 R면 형상을 갖는 구조를 채용함으로써, 반도체 기판의 주표면상에 트렌치에 메워진 절연막의 돌출부가 존재하는지 여부에 관계없이, "게이트 전극에 소정의 바이어스 전압을 인가한 상태에서, 트렌치의 활성 영역측단부에서의 캐리어 농도가 활성 영역의 중앙 캐리어 농도 이하가 된다"라고 하는 상기 조건을 만족하므로, 트렌치에 메워진 절연막이 반도체 기판의 주표면과 거의 동일한 상부 표면을 갖는 구조에도 적용 가능하다. 이와 같은 구도를 채용함으로써 표면단차를 증가시키지 않고, 포토리쏘그래피 방법 등을 이용하여 패턴 처리할 때의 표면단차에 의한 문제점을 발생시키지 않고 본 발명의 목적을 달성할 수 있다.
본 발명의 트렌치 분리 구조를 구비한 반도체 장치의 제조 방법에 의하면, 트렌치를 형성하는 공정에서의 마스크의 재질이나 두께 혹은 열산화의 조건 등을 최적화 함으로써 트렌치 분리 단부에서의 전계 집중을 완화시킴으로써, 역협 채널 효과가 발생하는 것을 억제하는 트렌치 분리 구조를 효율적으로 형성할 수 있다. 또한 본 발명에 있어서의 제조 방법의 조건은, 회귀 곡선식을 이용한 시뮬레이션을 이용하여 비교적 용이하게 선택될 수 있다.

Claims (17)

  1. 반도체 기판의 주표면의 활성 영역 사이의 경계를 따라 연장되도록, 상기 반도체 기판의 주표면으로부터 소정의 깊이로 형성된 트렌치에 절연막을 매립하여 형성함으로써 상기 활성 영역의 사이를 분리하는 트렌치 분리 구조를 갖는 반도체 장치에 있어서, 상기 절연막 위에는 게이트 산화막을 개재시켜 상기 트렌치의 형성방향과 교차하는 방향으로 연장되도록 게이트 전극이 마련되고, 상기 절연막은 상기 게이트 전극에 소정의 바이어스 전압을 인가한 상태에서, 상기 트렌치의 상단 코너부 근방에서의 상기 활성 영역의 캐리어 농도가 상기 활성 영역 중앙의 캐리어 농도 이하가 되도록, 상기 게이트 전극이 연장되는 방향의 해당 게이트 전극 바로 아래에 수직 단면 형상을 갖는 트렌치 분리 구조를 포함하는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 트렌치에 매립된 절연막 상면의 양측의 트렌치 분리 단부 근방에 각각 홈을 형성하고, 홈이 없는 평탄부에서의 상기 게이트 산화막의 상면의 위치를 기준으로 한, 각각의 상기 홈의 깊이를 d, 그 양단의 홈 위에 형성한 게이트 전극과 트렌치 측벽 사이의 거리가 가장 짧은 위치의 거리를 x라고 설정하면,
    x≥45.8d3-11.9d2+1.0d+0.01
    x 〉 0, d 〉 0
    의 조건을 만족하는 반도체 장치.
  3. 제1항에 있어서, 상기 트렌치에 매입된 상기 절연막이 반도체 기판의 상기 주표면 보다도 위쪽으로 돌출된 돌출부를 갖는 반도체 장치.
  4. 제1항에 있어서, 상기 트렌치에 매립된 상기 절연막의 상기 돌출부의 서로 대향하는 측벽이 상기 반도체 기판의 상기 주표면에 대하여 수직으로, 또는 측벽 사이의 간격이 위쪽으로 갈수록 좁아지도록 테이퍼를 이루어 형성되어 있는 반도체 장치.
  5. 제1항에 있어서, 상기 트렌치에 매립된 상기 절연막이 반도체 기판의 상기 주표면 보다도 위쪽으로 돌출된 돌출부를 가지며, 상기 절연막의 상기 돌출부가 환형상으로 형성되고, 상기 게이트 전극이 연장되는 방향의 상기 게이트 전극 바로 아래에 수직 단면형상을 가지는 반도체 장치.
  6. 제1항에 있어서, 상기 트렌치의 상단 코너부에 횡방향의 폭이 0.05㎛ 이상이고, 또한 깊이가 0.05㎛ 이하의 C면 형태의 테이퍼 형상을 갖는 반도체 장치.
  7. 제1항에 있어서, 상기 트렌치의 상단 코너부에 곡률반경이 0.04㎛ 이상의 R면 형태의 형상을 갖는 반도체 장치.
  8. 반도체 기판의 주표면에 형성된 활성 영역상에 형성될 트렌치의 패턴의 개구를 갖는 160nm∼380nm의 두께를 가지는 마스크를 형성하는 공정과, 상기 마스크를 이용하여 상기 반도체 기판에 에칭함으로써, 상기 반도체 기판에 선택적으로 0.15㎛∼0.3㎛의 깊이를 가지는 트렌치를 형성하는 공정과, 상기 트렌치의 내벽을 열산화하여, 그 내벽에 10nm-50nm의 두께를 가지는 열산화막을 형성하는 공정과, 내벽에 열산화막이 형성된 상기 트렌치의 내부 및 상기 마스크의 상기 개구를 절연막으로 매립하고, 상기 마스크의 상부를 절연막으로 피복하는 공정과, 상기 절연막 중, 상기 트렌치의 내부 및 상기 트렌치의 상부 부분만이 남도록 선택적으로 상기 절연막을 제거하는 공정과, 상기 마스크를 제거하는 공정과, 상기 절연막 위에 게이트 산화막을 개재시켜 게이트 전극을 형성하는 공정을 포함하며, 상기 게이트 전극에 소정의 바이어스 전압을 인가한 상태에서, 상기 트렌치의 상단 코너부 근방에서의 상기 활성 영역의 캐리어 농도가, 상기 활성 영역 중앙의 캐리어 농도 이하가 되도록 트렌치 분리 단부 구조를 형성하는 트렌치 분리 구조를 구비한 반도체 장치의 제조 방법.
  9. 제8항에 있어서, 상기 마스크를 형성하는 공정이 실리콘 산화막 및 실리콘 질화막을 순차적으로 적층하여 형성하는 공정을 포함하고, 상기 트렌치를 매립하는 절연막이 실리콘 산화막인 반도체 장치의 제조 방법.
  10. 제8항에 있어서, 상기 마스크를 형성하는 공정이 10nm-30nm의 두께를 가지는 실리콘 산화막, 100nm-200nm의 두께를 가지는 실리콘 산화막 및 50nm-150nm의 두께를 가지는 실리콘 산화막을 순차적으로 적층하여 적층하여 형성하는 공정을 포함하며, 상기 트렌치를 매립하는 절연막이 실리콘 산화막인 반도체 장치의 제조 방법.
  11. 제8항에 있어서, 열산화에 의해 트렌치 내벽에 선택적으로 열산화막을 형성하는 상기 공정에 있어서, 상기 열산화막에 가해지는 압력을 조절함으로써 트렌치상단의 서로 대향하는 코너 간의 거리를 제어하는 반도체 장치의 제조 방법.
  12. 제8항에 있어서, 상기 트렌치를 형성하는 공정 후에 열산화에 의해 트렌치 내벽에 선택적으로 열산화막을 형성하는 상기 공정 전에, 열산화에 의해 상기 트렌치의 내벽에 희생 산화막을 형성하는 공정과, 상기 희생 산화막을 에칭을 이용하여 선택적으로 제거하는 공정을 더 포함하며, 상기 희생 산화막에 가해지는 압력을 조절함으로써 트렌치상단의 서로 대향하는 코너 간의 거리를 제어하는 반도체 장치의 제조 방법.
  13. 제8항에 있어서, 상기 마스크를 형성하는 공정이 실리콘 산화막, 실리콘막, 실리콘질화막 및 실리콘 산화막을 순차적으로 적층하여 형성하는 공정을 포함하며, 상기 트렌치 내벽에 열산화막을 형성하는 상기 공정에서, 상기 실리콘막의 상기 트렌치의 상단 코너부 근방 부분을 동시에 열산화하여, 이 부분을 실리콘 산화막으로 바꿈으로써, 상기 반도체 기판의 상기 주표면상에 돌출되는 상기 절연막 부분이 테이퍼 형상으로 이루어지는 반도체 장치의 제조 방법.
  14. 제8항에 있어서, 상기 트렌치의 내벽에 열산화막을 형성하는 공정에 있어서의 열산화 조건이, 1000℃보다 높은 형성온도 및/또는 1기압 이상의 높은 압력하에서 행하는 반도체 장치의 제조 방법.
  15. 제8항에 있어서, 상기 마스크를 제거하는 공정 후, 상기 게이트 전극을 형성하는 공정 전에 절연막을 전면에 퇴적하고, 그 절연막을 에치백하여 상기 반도체 기판의 상기 주표면상에 돌출되는 상기 절연막 부분의 양측부분에 최대폭이 10nm-60nm의 측벽 절연막만을 남김으로써, 상기 부분이 환형상 혹은 테이퍼 형상으로 이루어지는 반도체 장치의 제조 방법.
  16. 제8항에 있어서, 상기 트렌치를 형성하는 공정은, 등방성 에칭을 이용하여 상기 반도체 기판에 10nm-50nm의 에칭처리를 실행하는 제1에칭 공정과, 이방성 에칭을 이용하여 상기 반도체 기판에 선택적으로 0.15㎛-0.3㎛의 깊이의 에칭처리를 실행하는 공정을 포함하는 반도체 장치의 제조 방법.
  17. 제8항에 있어서, 상기 활성 영역의 중앙에 있어서 캐리어 농도가 상기 활성 영역의 상기 트렌치측단부 근방에서의 캐리어 농도보다 높도록 시뮬레이션을 이용하여 상기 트렌치 분리 단부 구조의 형상 파라미터를 설정한 것을 반도체 장치의 제조 방법.
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