KR100275908B1 - 집적 회로에 트렌치 아이솔레이션을 형성하는방법 - Google Patents
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Abstract
본 발명은 집적 회로에 트렌치 아이솔레이션 구조를 형성하는 방법을 제공하여, 더 많은 범위의 생산 제품들이 향상된 신뢰도와 수용할 만한 TDDB(time-dependent dielectric breakdown)를 가지게 한다. 이 제조 방법은 반도체 기판에 트렌치를 식각하는 단계; 트렌치의 측벽과 바닦에 측벽-절연막을 형성하는 단계; 및 트렌치 내부와 반도체 기판 위에 트렌치-절연막을 증착하는트렌치-절연막을 증착하는 단계와 연관된다. 측벽-절연막은 트렌치-절연막의 식각율보다 더 낮은 식각율을 갖도록 형성된다. 이러한 식각율 상의 차이의 결과로, 제조 공정의 후속부분 동안에 일어나는 습식 식각 동안 측벽-절연막이 지나치게 손상되지 않는다.
이것은 기판과 측벽-절연막, 및 게이트 옥사이드 사이의 인터페이스를 더욱 안정적으로 만든다. 식각율 상의 차이는, 후속공정 동안 사용되는 열처리 공정을 문턱 온도 이하로 유지시켜, 트렌치-아이솔레이션 막의 식각율을 매우 낮게 떨어뜨림으로써 얻을 수 있다. 식각율 상의 차이는 또한, 측벽-절연막과 트렌치-절연막에 다른 물질을 사용하거나, 또는 다중의 열처리공정을 사용하여 얻을 수도 있다.
Description
본 발명은 일반적으로 집적 회로 내의 트렌치 아이솔레이션(trench isolation) 구조에 관한 것이다. 더 구체적으로, 본 발명은 고 집적도를 갖는 집적 회로 내에 얕은 트렌치 아이솔레이션(shallow trench isolation, STI) 구조를 형성하는 것에 관한 것이다.
통상적인 반도체 설계는 트렌치-아이솔레이션 타입의 방법을 사용하여 집적 회로 상의 소자들을 분리한다. 트렌치-아이솔레이션 방법에서는, 기판 내에 절연체를 파묻기 위해 둥근 코너들을 가지는 트렌치가 반도체 기판 상에 형성된다. 이 방법은 반도체 디바이스를 더 작게 만들게 도와주고, 이러한 디바이스들의 안정성, 특히 디바이스의 게이트의 안정성을 향상시킨다. 이와 같은 방법의 예들이 미국 특허 공보 4,923,821와, 박 태서 등이 IEEE 회보인, IEDM 1996, p747-750에 발표한 "Correlation between Gate Oxide Reliability and the Profile of the Trench Top Corner in Shallow Trench Isolation(STI)"에 개시되어 있다.
도 1은 통상적인 트렌치-아이솔레이션 타입 제조 방법의 단계들을 나타내는 플로우 챠트이다. 도 2a 내지 도 2l은 도 1에 도시된 공정 동안의 반도체 기판을 나타내는 단면도이다.
도 1 및 도 2a에 도시된 바와 같이, 패드 옥사이드 막(3)을 반도체 기판(1) 위에 성장시키는 것(단계 10)으로써 공정이 시작한다. 다음, 패드 옥사이드 막(3) 위에 실리콘 나이트라이드 막(5)을 증착하여 패터닝함으로써 공정이 진행한다.
다음, 도 2b에 도시된 바와 같이, 패터닝된 실리콘 나이트라이드 막(5)을 마스크로 사용하여 반도체 기판(1)이 식각되어 트렌치(7)가 형성된다(단계 20). 다음, 도 2c와 도 2d에 도시된 바와 같이, 측벽-절연막(9)이 트렌치(7)의 바닦과 내측벽들에 형성되고, 트렌치-절연막(11)이 트렌치(7)내에 형성된다(단계 25).
측벽-절연막(11)을 트렌치의 바닦과 내측벽들에 형성하고, 트렌치-절연막(11)을 트렌치(7)에 형성하는 공정은 많은 세부 공정들을 포함한다. 우선, 도 2c에 도시된 측벽-절연막(9)이 트렌치(7)의 바닦과 내측 벽들에서 성장된다(단계 100). 바람직하게, 측벽-절연막(9)은 O2기체내에서 노출된 Si 기판 표면을 산화시킴으로써 성장된다. 측벽-절연막(9)은 트렌치 식각 손상을 줄이고 노출된 Si 기판의 보호하는 기능을 한다.
다음, 도 2d에 도시된 바와 같이, 트렌치-절연막(11)이 트렌치(7)와 실리콘 나이트라이드(silicon nitride) 막(5)의 전면에 가해진다(단계 110). 위에서 지적한 바와 같이, 트렌치-절연막은 종종 SiO2와 같은 CVD 옥사이드(chemical vapor deposition oxide)이다.
도 2e에 나타낸 바와 같이, 다음, 실리콘 나이트라이드 막(5)을 저지층으로 사용하여 CMP 공정을 수행함으로써, 트렌치-절연막(11)이 줄어들게 된다(단계 120). 이것은 트렌치(7)를 트렌치-절연막(11)으로 채우게 하고, 트렌치-절연막(11)의 상부를 실리콘 나이트라이드 막(5)의 상부와 평탄하게 한다.
끝으로, 트렌치-절연막(11)은 N2나 Ar 가스 내에서 고온에서 열처리 또는 고밀화 (annealed 또는 densified)되는데, 이로써 정션 누설 전류가 감소될 수 있다. 만일 열처리 온도가 적정 수준보다 낮으면, 정션 누설 전류, 때때로 정션의 결함, 그리고 CVD 옥사이드의 너무 높은 습식 식각율 등을 야기할 수 있다. 열처리는 트렌치-절연막(11)을 고밀화시켜 습식 식각에 대한 저항을 증가시킨다.
측벽-절연막(9)과 트렌치-절연막(11)이 형성된 다음, 도 2f에 도시된 바와 같이, 습식 식각을 사용하여 액티브 실리콘 나이트라이드 막(5)이 제거된다(단계 30). 트렌치-절연막(11)은 단계 130에서 이미 열처리되었기 때문에, 그 식각율이 낮아, 습식 식각 공정 동안 최소로만 식각된다. 다음, 도 2g에 도시된 바와 같이, 패드 옥사이드 막(3)도 역시 습식 식각에 의해 제거된다(단계 35).
다음, 도 2h에 도시된 바와 같이, 희생 옥사이드 막(13)이 O2와 H2O 내에서 써멀 옥시데이션(thermal oxidation) 방법을 사용하여 반도체 기판 위에 성장된다(단계40).
다음, 이온 주입(15)이 수행되어 고농도로-도핑된 영역들(17)이 만들어지고(단계 45), 도 2i에 도시된 바와 같이, 옥사이드 막(13)이 제거된다(단계 50). 희생 옥사이드 막(13)은 보통 또 다른 습식 식각 공정에 의해 제거되는데, 트렌치-절연막(11)의 부분이 추가로 식각되기도 한다.
다음, 도 2j에 도시된 바와 같이, 게이트 옥사이드 막이 기판(1) 위에 성장된다(단계 55).
최종적으로, 도 2k에 도시된 바와 같이, 게이트 전극(21)이 게이트 옥사이드 막(19)과 트렌치-아이솔레이션 막(11) 위에 형성된다(단계 60).
도 2l은, 측벽 절연막(9), 트렌치-아이솔레이션 막(11), 및 게이트 옥사이드 막(19)이 모두 개념적으로 단일한 옥사이드 막(23)으로서 정의된다는 것을 제외하고는, 도 2k와 같은 구조를 나타낸다. 이들 세 개의 막들이 모두 옥사이드 막이기 때문에, 및 이들 모두가 비슷한 기능을 하기 때문에, 세 개의 분리된 막들로서 보다는 기능적으로 단일한 막으로서 생각하는 것이 때때로 도움이 된다.
통상적인 방법에 의해 형성된 STI 구조에서, 트렌치에 묻히는 물질로서 화학적-증착(CVD) 옥사이드들이 가장 통상적으로 사용된다. 이러한 CVD 옥사이드가 반도체 기판에 형성된 트렌치로 채워진 다음, 고온의 열처리 공정이 수행되어, 채워진 CVD 옥사이드를 고밀도화하고 그것의 습식 식각율을 감소시킨다. 이는, 열처리가 않된 CVD 옥사이드가 습식 식각에 대해 매우 낮은 저항을 갖는 관계로 나중의 공정 동안 손상되기 때문에 수행된다.
통상적인 트렌치-아이솔레이션 방법은 장점을 가지는 반면, 중대한 단점들도 가진다. 도 3a내지 도 3c에 도시된 바와 같이, 폴리싱 단계(120)는 실리콘 나이트라이드 막(5)과 트렌치-절연막(11)의 높이들을 광범위하게 변화시키는 결과를 초래할 수 있다. 도 3a는 실리콘 나이트라이드 막(5)과 트렌치-절연막(11)이 바람직한 높이보다 높게 폴리싱된 상태를 나타낸다. 도 3b는 실리콘 나이트라이드 막(5)과 트렌치-절연막(11)이 필요한 높이로 폴리싱된 상태를 나타낸다; 도 3c는 실리콘 나이트라이드 막(5)과 트렌치-절연막(11)이 필요한 높이보다 낮게 폴리싱된 상태를 보여준다.
이것은 결국 단계 30에 사용되는 습식 식각 상에 문제점들을 유발한다. 만일 실리콘 나이트라이드 막(5)과 트렌치-아이솔레이션 막(11)이 습식 식각 이전에 너무 높으면, 습식 식각 다음에 트렌치-절연막(11)이 너무 높게 남아 있을 것이다. 유사하게, 만일 실리콘 나이트라이드 막(5)과 트렌치-절연막(11)이 습식 식각 이전에 너무 낮으면, 트렌치-절연막(11)이 습식 식각 이후에 너무 낮게 남아 있을 것이다. 이것은 도 4a, 도 4b, 및 도 4c에 도시되어 있다. 도 4a는 단계 120의 CMP 공정 이후에 실리콘 나이트라이드 막(5)과 트렌치-아이솔레이션 막(11)이 너무 높게 되는 경우, 단계 30의 습식 식각의 결과를 나타낸다; 도 4b는 단계 120 이후 실리콘 나이트라이드 막(5)과 트렌치-트렌치-절연막(11)이 바람직한 높이로 되는 경우, 단계 30의 습식 식각의 결과를 나타낸다; 그리고 도 4c는 단계 120 이후에 실리콘 나이트라이드 막(5)과 트렌치-절연막(11)이 너무 낮은 경우, 단계 30의 습식 식각의 결과를 나타낸다.
단계 120의 CMP 공정 이후, 높이들의 다양함에 따른 궁극적인 결과는, 도 5a, 도 5b,및 도 5c에 도시된 바와 같이, 단계 60에서 게이트 전극(21)이 형성된 다음, 트렌치-아이솔레이션 구조가 불규칙적인 높이를 갖는다는 것이다. 물론, 게이트 전극이 도 5b에 도시된 높이로 되는 것은 바람직하지만, 이것은 단계 120의 CMP 공정이 알맞는 높이까지로 정확하게 수행되는 경우에만 일어날 수 있다. 만일 CMP 공정이 실리콘 나이트라이드 막(5)과 트렌치-절연막(11)을 너무 높게 남겨둔다면, 도 5a에 도시된 바와 같이, 게이트 전극(21)이 넘쳐 흐르게 되는 트렌치 영역 상의 융기가 생기게 될 것이다. 유사하게, 만일 CMP 공정이 실리콘 나이트라이드 막(5)과 트렌치-절연막(11)을 너무 낮게 남겨둔다면, 도 5c에 도시된 바와 같이, 게이트 전극(21)이 채워야하는 트렌치 영역 상에 함몰이 생기게 될 것이다.
이들 두가지 경우의 실질적인 문제점은, 그들이 측벽-절연막(9)과 게이트 옥사이드 막(19)이 만나는 정션에 과도한 스트레스를 가한다는 것이다. 이것는 게이트 전극(21)과 고농도로-도핑된 영역들(17) 사이에 불완전한 절연 상태를 제공하여 그 결과의 구조의 성능을 저하시킬 수 있다.
이 정션에 대한 스트레스의 측정은 시간에 따른 유전체 파괴(time dependent dielectric breakdown, TDDB) 테스트를 통해 수행될 수 있다. 이 테스트에 의해 측정된 TDDB는 적정한 바이어스 전압이 게이트 전극에 인가될 때 게이트 옥사이드가 파괴되기 이전의 신뢰 시간(초 단위로)을 나타낸다. 달리 표현하면, 그것은 디바이스가 치명적으로 파괴되기 전까지 얼마나 오랫동안 계속해서 게이트 전극으로 바이어스 전압을 인가할 수 있는가를 나타낸다. 일반적으로 TDDB 측정치는 15MV/cm의 전기장에서 100초 이상으로 유지하는 것이 바람직하다.
일 예로서, 만일 트렌치 아이솔레이션 영역(11)의 상부 표면 전면이, 도 5b에 나타낸 바와 같이, 게이트 옥사이드 영역(19)과 균일하게 평탄화된다면, 다바이스는 1200초 이상의 TDDB 측정치를 가질 것이다.
반면, 만일 트렌치 아이솔레이션 영역(11)의 높이가, 도 5c에 도시된 바와 같이, 게이트 옥사이드 영역(19)의 높이보다 가라앉아 있거나, 또는 트렌치 아이솔레이션 영역의 높이가, 도 5a에 도시된 바와 같이, 게이트 옥사이드 영역(19)의 높이보다 솟아있다면, 디바이스는 낮은 수십초의 TDDB 측정치를 가질 것이다. 이와 같은 신뢰도는 대부분의 응용에 대해 너무 불충분하고 제조 공정의 생산율을 심각할 정도로 저하시킨다.
이같은 파손의 원인은 도 6a 내지 도 6c, 및 도 7a 내지 도 7c에서 알 수 있다. 도 6a 내지 도 6c는 CMP 단계의 다양한 결과로 나타나는 측벽-절연막(9)과 게이트 옥사이드(19) 사이의 인터페이스를 나타내는 단면도들이다. 도 7a 내지 도 7c는 CMP 단계의 다양한 결과로 나타나는 측벽-절연막(9)과 게이트 옥사이드(19) 사이의 인터페이스에서 반도체 디바이스의 스트레스 분포를 나타내는 그래프들이다.
각각 실리콘 나이트라이드 막(5)과 트렌치-절연막(11)이 필요한 높이보다 높게 폴리싱된 경우, 도 6a는 반도체 단면도를 나타내고, 도 7a는 반도체 디바이스의 스트레스 분포를 나타낸다. 각각 실리콘 나이트라이드 막(5)과 트렌치-절연막(11)이 필요한 높이로 폴리싱된 경우, 도 6b는 반도체 단면도를 나타내고, 도 7b는 반도체 디바이스의 스트레스 분포를 나타낸다. 각각 실리콘 나이트라이드 막(5)과 트렌치-절연막(11)이 필요한 높이보다 낮게 폴리싱된 경우, 도 6c는 반도체 단면도를 나타내고, 도7c는 반도체 디바이스의 스트레스 분포를 나타낸다.
도 6b와 도 7b에서 알 수 있듯이, 트렌치-절연막이 필요한 높이로 형성되는 경우, 측벽-절연막(9)과 게이트 옥사이드 막(19)이 평탄해지고, 발생되는 스트레스도 상당히 낮아진다. 이같이 낮은 스트레스는 TDDB 값을 높혀 그 결과의 디바이스가 수용할 만한 파라메터 값들 내에서 동작하게 한다.
그러나 도 6a와 도 7a에서와 같이, 만일 트렌치-절연막(11)이 너무 높게 형성된다면, 측벽-절연막(9)과 게이트 옥사이드 막(19) 사이의 인터페이스가 덜 안정되어 스트레스의 발생이 증가된다. 또 트렌치-절연막이 너무 낮으면, 스트레스를 TDDB 값을 수용할 수 있는 범위 이하로 낮출 것이다.
유사하게, 도 6c와 도 7c에 나타낸 바와 같이, 만일 트렌치-절연막(11)이 너무 낮게 형성된다면, 측벽-절연막(9)과 게이트 옥사이드 막(19) 사이의 인터페이스가 역시 덜 안정하게 되어 스트레스의 발생이 증가된다. 트렌치 절연막이 너무 높으면, 스트레스는 TDDB 값을 수용할 수 있는 범위 이하로 낮아진다.
트렌치-아이솔레이션 반도체 디바이스를 제조함에 있어서 수율을 향상시키기 위해서는 더 높은 생산 신뢰도가 요구된다. 트렌치-절연막(11)의 높이가 더 잘 조절될 수 없다면, 측면 절연막(9)과 게이트 옥사이드 막(19) 사이의 인터페이스 성능을 개선시키는 것이 필요하다.
그러므로, 본 발명의 목적은 트렌치 아이솔레이션 영역의 보다 광범위한 높이에 대해 반도체 디바이스의 신뢰도를 증가시키기 위한 방법을 찾는 것이다.
본 발명의 다른 목적은 측벽-절연 영역의 식각율을, 디바이스가 공정 중에 받아야 하는 어떠한 습식 식각 동안의 트렌치-절연 영역의 식각율보다 더 낮게 유지시키는 것이다.
도 1은 통상적인 트렌치-아이솔레이션 타입 제조 방법을 나타낸 플로우 챠트;
도 2a 내지 도 2l은 도 1에 나타낸 공정 동안의 반도체 기판을 도시한 단면도들;
도 3a 내지 도 3c는 CMP 단계의 다양한 결과에 따라 도 2e에 도시한 바와 같이 반도체 기판을 나타낸 단면도들;
도 4a 내지 도 4c는 CMP 단계의 다양한 결과에 따라 도 2g에 도시한 바와 같이 반도체 기판을 나타낸 단면도들;
도 5a 내지 도 5c는 CMP 단계의 다양한 결과에 따라 도 2l에 도시한 바와 같이 반도체 기판을 나타낸 단면도들;
도 6a 및 도6b는 CMP 단계의 다양한 결과에 따라 측벽-절연막과 게이트 옥사이드 사이의 인터페이스를 나타낸 단면도들;
도 7 내지 도 7c는 CMP 단계의 다양한 결과에 따라 측벽-절연막과 게이트 옥사이드 사이의 인터페이스에서 반도체 디바이스의 스트레스 분포를 나타낸 그래프;
도 8a, 8b, 8c, 및 8d는 본 발명의 제 1내지 제 4의 바람직한 실시예에 따라 측벽-절연막과 트렌치-절연막을 형성하는 단계를 나타낸 플로우 챠트들;
도 9a, 9b, 및 9c는 본 발명의 바람직한 실시예들에 따른 공정 이후, CMP 단계의 다양한 결과에 대하여, 측벽-절연막과 게이트 옥사이드 막 사이의 인터페이스를 나타낸 단면도;
도 10a, 10b, 및 10c는 본 발명의 바람직한 실시예들에 따른 공정 이후, CMP 단계의 다양한 결과에 대하여, 측벽-절연막과 게이트 옥사이드 막 사이의 인터페이스에서 반도체 디바이스의 스트레스 분포를 나타낸 그래프;및
도 11a, 도 11b, 및 도 11c는 본 발명의 바람직한 실시예들에 따른 공정 이후, CMP 단계의 다양한 결과들에 대한 측벽-절연막과 게이트 옥사이드에서의 트렌치-아이솔레이션 반도체 디바이스의 단면 사진들
도 12는 본 발명의 제 1 실시예에 따라 제조된 트렌치-아이솔레이션 반도체 디바이스의 시간에 따른 유전체 파괴(time dependent dielectric breakdown, TDDB)의 측정치를 나타낸 그래프.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체 기판 7 : 트렌치
9 : 측벽-절연막 11 : 트렌치-절연막
19 : 게이트 옥사이드 막 21 : 게이트 전극
본 발명의 일 특징에 의하면, 집적 회로에 트렌치 아이솔레이션 구조를 형성하기 위한 방법이 제공되는데, 이 방법은 반도체 기판에 트렌치를 식각하는 단계; 상기 트렌치의 측벽과 바닦에 측벽-절연막을 성장시키는 단계; 상기 트렌치 내부와 상기 반도체 기판 위에 트렌치-절연막을 증착하는 단계; 상기 트렌치-절연막의 높이를 낮추기 위해 CMP 공정을 수행하는 단계; 상기 트렌치-절연막의 식각율을 원래 트렌치 식각율로부터 열처리된 트렌치 식각율로 낮추기 위해 열처리 공정을 수행하는 단계; 상기 트렌치에 인접한 반도체 기판 내에 최소한 한 개의 도핑된 영역을 형성하기 위해 이온 주입을 수행하는 단계; 최소한 한 개의 도핑된 영역 위에 게이트 옥사이드를 성장시키는 단계; 및 상기 트렌치와 상기 게이트 옥사이드 위에 게이트 전극을 증착하는 단계를 포함하되, 상기 열처리 단계는 열처리된 트렌치 식각율이 측벽-절연막의 측벽 식각율보다 더 높게 되도록 충분히 낮은 온도에서 수행된다.
본 발명의 방법은 트렌치 식각 단계 이전에 기판 전면에 활성화 실리콘 나이트라이드 막을 형성하고 패터닝하는 단계, 및 CMP 공정을 수행하는 단계 이후에 활성화 실리콘 나이트라이드 막을 제거하는 단계를 포함할 수 있다. 활성화 실리콘 나이트라이드 막은 CMP 공정을 수행하는 단계에서 저지층으로 사용될 수 있다.
본 발명의 방법은 또한 트렌치 식각 단계 이전에 반도체 기판 전면에 패드 옥사이드 막을 배양시키는 단계, 및 이온 주입을 수행하는 단계 이전에 패드 옥사이드 막을 제거하는 단계를 포함할 수 있다.
이 방법에서 열처리 공정은 800℃내지 1150℃에서 수행되는 것이 바람직하며, 약 1050℃에서 수행되는 것이 가장 바람직하다.
본 발명의 다른 특징에 의하면, 집적 회로에 트렌치 아이솔레이션 구조를 형성하는 방법이 제공되는데, 이 방법은 반도체 기판에 트렌치를 식각하는 단계; 트렌치의 측벽과 바닦에 절연 물질을 포함한 측벽-절연막을 형성하는 단계; 측벽-절연막의 식각율을 원래 측벽 식각율로부터 제 1 열처리된 측벽 식각율로 낮추기 위해 제 1 열처리 공정을 수행하는 단계; 절연 물질을 포함한 트렌치-절연막을 트렌치 내부와 반도체 기판 전면에 형성하는 단계; 트렌치-절연막의 높이를 감소시키기 위해 CMP 공정을 수행하는 단계; 측벽-절연막의 식각율을 제 1 열처리된 측벽 식각율로부터 제 2 열처리된 측벽 식각율로 낮추고, 트렌치-절연막의 식각율을 원래 트렌치 식각 비율로부터 열처리된 트렌치 식각율로 낮추기 위해 제 2 열처리 공정을 수행하는 단계; 트렌치에 인접한 반도체 기판에 이온 주입을 수행하여 최소한 한개의 도핑된 영역을 형성하는 단계; 최소한 한 개의 도핑된 영역 위에 게이트 옥사이드 막을 성장시키는 단계; 및 트렌치와 게이트 옥사이드 위에 게이트 전극을 형성하는 단계를 포함하되, 상기 제 2 열처리된 측벽 식각율이 열처리된 트렌치 식각율보다 더 낮다.
본 발명의 또 다른 특징에 의하면, 집적 회로에 트렌치 아이솔레이션 구조를 형성하는 방법이 제공되는데, 이 방법은 반도체 기판에 트렌치를 식각하는 단계; 트렌치의 측벽과 바닦에 제 1 절연막을 포함하는 측벽-절연막을 형성하는 단계; 트렌치 내부와 반도체 기판 위에 제 2 절연 물질을 포함한 트렌치-절연막을 증착하는 단계; 트렌치-절연막의 높이를 낮추기 위해 CMP 공정을 수행하는 단계; 트렌치-절연막의 식각율을 원래 트렌치 식각율로부터 열처리된 트렌치 식각율로 낮추기위해 마지막 열처리 공정을 수행하는 단계; 최소한 한 개의 도핑된 영역을 형성하기 위해 트렌치와 인접한 반도체 기판에 이온 주입을 수행하는 단계; 최소한 한 개의 도핑된 영역 위에 게이트 옥사이드 막을 성장시키는 단계; 및 트렌치와 게이트 옥사이드 막 위에 게이트 전극을 가하는 단계를 포함하되, 상기 제 1 절연 물질의 마지막 측벽 식각율이 제 2 절연 물질의 열처리된 트렌치 식각율보다 더 낮다.
이 방법은 또한, 측벽-절연막 형성 단계 이후에 제 1 열처리 공정을 수행하여 측벽-절연막의 식각율을 원래 측벽 식각율로부터 열처리된 측벽 식각율로 낮추는 단계를 포함하되, 상기 측벽-절연막의 형성 단계가 제 1 절연 물질을 트렌치의 측벽과 바닦에 증착함으로써 수행되고, 상기 마지막 열처리 공정이 측벽-절연막의 식각율을 열처리된 측벽 식각율로부터 마지막 측벽 식각율로 낮춘다.
이 방법에 있어서 측벽-절연막은 SiON을 포함하고 측벽-절연막을 형성하는 단계가 SiON을 트렌치의 측벽과 바닦에 가함으로써 수행될 수 있다.
측벽-절연막을 형성하는 단계가 트렌치의 측벽과 바닦에 SiN을 증착하는 단계, 및 측벽-절연막을 형성하기 위해 O2내에서 SiN 막을 산화시키는 단계를 세부 단계로서 더 포함할 수 있다. 택일적으로, 측벽-절연막을 형성하는 단계는 트렌치의 측벽과 바닦에 SiO2막을 성장시키는 단계, 및 SiO2막을 질소가 풍부한 대기중에서 구워 측벽-절연막을 형성하는 단계를 더 포함할 수 있다. 이 단계에서 질소가 풍부한 대기는 N2이거나 NH3일 수 있다.
본 발명에서는, 트렌치-절연막(11)이 측벽-절연막(9)의 식각율보다 더 높은 식각율을 갖도록 만듦으로써, 통상적인 방법에서의 문제점들을 제거하는 방법이 제공된다. 바람직한 방법은 트렌치(7)의 바닦과 내측 벽들에 측벽-절연막(9)을 형성하고 트렌치(7)에 트렌치-절연막(11)을 형성하는 단계(단계 25)를 바꿈으로써 이러한 식각율 상의 차이를 얻는다. 측벽-절연막(9)에 대한 더 낮은 식각율을 보증함으로써, 본 발명은 반도체 기판(1), 측벽-절연막(9), 게이트 옥사이드 막(19) 및 게이트 전극(21)에서의 스트레스를 최소화한 반도체 구조를 만든다.
도 8a는 본 발명의 바람직한 제 1 실시예에 따라 측벽-절연막(9)과 트렌치-절연막(11)을 형성하는 단계를 나타낸 플로우 챠트이다. 이 단계에서, 트렌치-절연막은 측벽-절연막(9)의 식각율보다 더 높은 식각율을 갖도록 형성된다.
도 8a에 도시된 바와 같이, 트렌치(7)의 바닦과 내측벽들에 측벽-절연막(9)을 형성하고, 트렌치(7) 내에 트렌치-절연막(11)을 형성하는 단계는 4개의 세부 단계들로 나누어 진다. 첫째로, 트렌치(7)의 바닦과 측벽들에 측벽-절연막(9)을 성장시킨다(단계 100). 적합한 어느 절연 물질도 사용될 수 있으나, 바람직하게 사용된 물질은 SiO2이다.
다음, 측벽-절연막(9)과 동일한 기본 물질로써 바람직하게 형성된 트렌치-절연막(11)이 트렌치(7) 내부와 실리콘 나이트라이드 막(5) 위에 증착된다(단계 110). 바람직하게, 트렌치 -절연막(11)은 CVD 공정에 의해 증착된다. 또한, 바람직하게, 트렌치-절연막은 SiO2를 포함한다. 더욱 일반적으로, 트렌치-절연막은 고온 옥사이드(high temperature oxde, HTO), 저온 옥사이드(low temperature oxde, LTO), 플라즈마 강화된 TEOS 실리콘 옥사이드(PE-TEOS-SiO2), 오존 TEOS 실리콘 옥사이드(O3-TEOS-SiO2), 고-밀도 플라즈마 실리콘 옥사이드(HDP-SiO2), 플라즈마 강화된 실레인 실리콘 옥사이드(PE-SiH4-SiO2), 일렉트론 사이클로트론 레조넌스 CVD 실리콘 옥사이드(electron cyclotron resonance chemical vapor desposition, ECR-CVD-SiO2), 또는 다른 어떠한 적합한 절연 물질을 포함할 수 있다.
다음, 실리콘 나이트라이드 막(5)을 저지층으로 사용한 CMP 공정에 의하여, 트렌치-절연막(11)이 줄어든다(단계 120). 통상적인 방법에서와 같이, 이것은 트렌치(7)를 트렌치-절연막(11)으로 채우고 트렌치-절연막(11)의 상부를 실리콘 나이트 라이드 막(5)의 상부와 평탄하게 만든다.
끝으로, 반도체 기판이 1150℃ 이하의 온도에서 열처리(고밀화)된다(단계 133). 가장 바람직하게, 열처리 단계는 1050℃에서 수행된다. 이 열처리 단계는 트렌치-절연막(11)의 식각율을 감소시키는 효과를 갖는다. 열처리 단계를 1050℃ 이하로 유지시킴으로써, 그 결과의 열처리된 트렌치-절연막(11)의 식각율이 측벽-절연막(9)의 식각율보다 더 커지게 될 것이다.
그러나 측벽-절연막(9)과 트렌치-절연막(11) 간의 식각율상의 차이는 다른 수 많은 방법들에 의해 얻어질 수 있다. 그 하나의 대안이, 도 8b를 참조하여, 본 발명의 제 2의 바람직한 실시예에 따라서, 아래에 설명된다.
도 8b는 본 발명의 제2의 바람직한 실시예에 따라 측벽-절연막(9)과 트렌치-절연막(11)을 형성하는 단계를 나타낸 플로우 챠트이다. 제 1의 바람직한 실시예에서와 같이, 트렌치-절연막(11)이 측벽-절연막(9)의 식각율보다 더 높은 식각율을 갖도록 형성된다.
도 8b에 도시된 바와 같이, 트렌치(7)의 바닦과 내측벽들에 측벽-절연막(9)을 형성하고, 트렌치(7)에 트렌치-절연막(11)을 형성하는 단계는 5개의 세부-단계들로 나누어 진다. 첫째, 측벽-절연막(9)이 트렌치(7)의 바닦과 내측 벽들에 가해진다(단계 102). 측벽-절연막(9)은, 바람직하게, CVD 공정에 의해 증착되며, 사용되는 바람직한 물질은 SiO2이다. 그러나 적합한 어떠한 형성 방법 또는 절연 물질도 사용될 수 있다.
다음, 반도체 기판은 제 1 열처리 공정에 의해 적정한 온도에서 열처리(고밀화)된다(단계 104). 이 제 1 열처리 공정은 측벽-절연막(9)의 식각율을 낮추는 효과를 가질 것이다.
다음, 측벽-절연막(9)과 같은 물질로 형성된 트렌치-절연막(11)이 트렌치(7) 내부와 실리콘 나이트라이드 막(5) 위에 가해진다(단계 110). 바람직하게 트렌치-절연막(11)은 CVD 공정에 의해 증착된다.
다음, 트렌치-절연막(11)은 실리콘 나이트라이드 막(5)을 저지층으로 사용한 CMP 공정에 의해 줄어든다(단계 120). 통상적인 방법에서와 같이, 이것은 트렌치(7)를 트렌치-절연막으로 채우고, 트렌치-절연막(11)의 상부를 실리콘 나이트라이드 막(5)의 상부로 평탄하게 한다.
끝으로, 반도체 기판은 제 2 열처리 공정에서 다시 열처리 된다(단계 136). 이것은 측벽-절연막(9)과 트렌치-절연막(11) 모두의 식각율을 감소시키는 효과를 갖는다. 그러나, 측벽-절연막(9)은 단계 104에서 이미 열처리되었기 때문에, 제 2 열처리 공정 이후 트렌치-절연막(11)의 식각율보다 더 낮은 식각율을 갖게 될 것이다.
제 2 실시예는 측벽-절연막(9)과 트렌치-절연막(11) 간의 식각율 상의 차이를 얻기 위해 다중의 열처리 공정에 의존하기 때문에, 어느 열처리 공정의 온도에 대해서도 제한이 없게 된다.
제 1, 제 2의 바람직한 실시예들에서, 측벽-절연막(9)과 트렌치-절연막(11) 모두에 같은 물질이 사용된다. 예를 들면, 열적으로 성장된 SiO2가 측벽 절연막(9)용으로 사용될 수 있고, CVD SiO2가 트렌치-절연막(11)용으로 사용될 수 있다. 그러나, 제 3과 제 4의 실시예에서는, 이들 측벽-절연막(9)과 트렌치-절연막(11)들 에 대한 바람직한 식각율 상의 차이를 얻기 위하여, 다른 물질들이 사용된다.
도 8c는 본 발명의 제 3 실시예에 따라 측벽-절연막(9)과 트렌치-절연막(11)을 형성하는 단계를 나타낸 플로우 챠트이다. 제 1, 제 2 실시예들에서와 같이, 트렌치-절연막(11)은 측벽-절연막(9)의 식각율보다 더 높은 식각율을 갖도록 형성된다.
도 8c에 도시된 바와 같이, 트렌치(7)의 바닦과 내측 벽들에 측벽-절연막(9)을 형성하고 트렌치(7)에 트렌치-절연막(11)을 형성하는 단계는 4개의 세부 단계들로 나누어 진다. 첫째, 제 1 물질로 된 측벽-절연막(9)이 트렌치(7)의 바닦과 내측 벽들에 형성된다(단계 106).
다음, 제 2 물질로 된 트렌치-절연막(11)이 트렌치(7) 내부와 실리콘 나이트라이드 막(5) 위에 증착된다(단계 110). 바람직하게 트렌치-절연막(11)은 CVD 공정에 의해 증착된다.
다음, 트렌치-절연막(11)이 실리콘 나이트라이드 막(5)을 저지층으로 사용한 CMP 공정에 의해 줄어든다(단계 120). 통상적인 방법에서와 같이, 이것은 트렌치(7)를 트렌치-절연막(11)으로 채우고 트렌치-절연막(11)의 상부를 실리콘 나이트라이드 막(5)의 상부와 평탄하게 한다.
끝으로, 열처리 공정에서 반도체 기판이 열처리(고밀화)된다(단계 136). 이 열처리 단계는 트렌치-절연막(11)의 식각율을 감소시키는 효과를 갖는다. 그러나, 트렌치-절연막(11)의 식각율이 측벽-절연막(9)의 식각율보다 낮아지지 않는다.
도 8d는 본 발명의 제 4의 바람직한 실시예에 따라, 측벽-절연막(9)과 트렌치-절연막(11)을 형성하는 단계를 나타내는 플로우 챠트이다. 제 1내지 제 3의 바람직한 실시예들에서와 같이, 트렌치-절연막(11)은 측벽-절연막(9)의 식각율보다 더 높은 식각율을 갖도록 형성된다.
도 8d에 도시된 바와 같이, 트렌치(7)의 바닦과 내측 벽들에 측벽-절연막(9)을 형성하고 트렌치(7) 내에 트렌치-절연막(11)을 형성하는 단계는 5개의 세부 단계들로 나누어 진다. 첫째, 제 1 물질로 된 측벽 절연막(9)이 트렌치(7)의 바닦과 내측 벽들에 형성된다(단계 106). 비록 적절한 다른 방법들이 사용될 수 있지만, 바람직하게, 측벽-절연막(9)은 CVD에 의해 증착된다.
다음, 제 1 열처리 공정에서, 반도체 기판이 적합한 온도에서 고밀화된다(단계 108). 제 1 열처리 공정은 측벽-절연막(9)의 식각 비율을 감소시키는 효과를 가질 것이다.
다음, 측벽-절연막(9)과 같은 물질로 된 트렌치 -절연막(11)이 트렌치(7)와 실리콘 나이트 라이드 막(5) 위에 증착된다(단계 110). 바람직하게, 트렌치 절연막(11)은 CVD 공정에 의해 가해진다.
다음, 실리콘 나이트라이드 막(5)을 저지층으로 사용한 CMP 공정에 의해, 트렌치-절연막(11)이 줄어든다(단계 120). 이것은, 통상적인 방법에서와 같이, 트렌치(7)를 트렌치-절연막(11)으로 채워지도록 하고, 트렌치-절연막(11)의 상부는 실리콘 나이트라이드 막(5)의 상부와 평탄하도록 한다.
끝으로, 반도체 구조는 제 2 열처리 단계에서 다시 열처리된다(단계 136). 이것은 측벽-절연막(9)과 트렌치-절연막(11) 모두의 식각율을 감소시키는 효과를 갖는다. 그러나, 측벽-절연막(9)은 단계 104에서 이미 열처리되었기 때문에, 제 2 열처리 공정 이후 트렌치-절연막(11)의 식각율보다 더 낮은 식각율을 보유하게 될 것이다.
제 4 실시예는 다중 열처리 단계들을 포함하기 때문에, 측벽-절연막(11)과 트렌치-절연막(11) 간의 식각율의 차이를 강화시키고, 두 열처리 공정 상의 파라메터 값들의 다양성을 더욱 많이 허용한다.
제 3, 제 4 실시예들에서, SiON이 바람직한 제 1 물질로서, SiO2가 바람직한 제 2 물질로서 사용된다. SiON은 SiO2의 식각율보다 더 낮은 식각율을 갖는다. 그래서 SiO2가 트렌치-절연막(11)으로 사용되는 경우, SiON이 측벽-절연막(9)용 물질로서 사용될 수 있다. 그러나, 측벽-절연막(9)과 트렌치-절연막(11)이 형성되는 공정 이후에, 제 1 물질이 제 2 물질의 식각율보다 더 낮은 식각율을 갖는 한, 어느 절연 물질들도 제 1, 제 2 물질들로서 사용될 수 있다.
만일 SiON이 제 1 물질로서 사용된다면, 여러 가지 다양한 방법으로 형성될 수 있다. SiO2막이 트렌치(7)의 측벽에서 성장된 다음, 질소가 풍부한 대기(N2, NH3 등과 같은) 속에서 구워질 수 있다. 이와 같이 추가된 굽는 단계는 SiON 막을 측벽-절연막(9)으로서 형성한다. 택일적으로, SiN 막이 트렌치(7)의 측벽에 가해진 다음, O2대기 속에서 산화되어 SiON 막을 측벽-절연막(9)으로 만들어질 수 있다.
제 3, 제 4 실시예들에 있어서, 만일 SiON이 제 1 물질로서, 그리고 SiO2가 제 2 물질로서 사용된다면, 단계 136에 있는 트렌치-절연막(11)의 열처리 공정은 원하는 어떤 온도에서도 수행될 수 있다. SiO2트렌치-절연막(11)의 열처리 온도에 상관없이, SiON은 더 낮은 식각율을 가지게 될 것이다. 제 4 실시예에 있어서, 만일 SiON이 제 1 물질로서, 그리고 SiO2가 제 2 물질로서 사용된다면, 단계 108에 있는 측벽-절연막(9)의 열처리 공정은, 바람직하게, O2/H2O 속에서 수행되지만, 원하는 어떤 온도에서도 수행될 수 있다.
상기 제 1내지 제 4 실시예들에서 보인 바와 같이, 본 발명에 있어서, 단계 120과 130의 순서는 중요하지 않다. CMP 공정(단계 120)은 열처리 공정(단계 130) 이전이나 또는 열처리 공정 이후에 수행될 수 있다. 어느 경우든, 트렌치-절연막이 열처리되고 폴리싱된다. 그리하여, 비록 도 8a내지 도 8d 각각이 열처리 공정 이전에 일어나는 CMP 공정을 개시하고 있지만, 두 공정의 순서는 바뀔 수 있고 본 발명의 범위 안에 놓이게 될 것이다.
도 9a 내지 도 9c, 도 10a 내지 도 10c, 도 11a 내지 도 11c, 및 도 12는 위에서 설명한 제 1내지 제 4의 실시예에 따른 본 발명의 결과들을 나타낸다. 도 9a, 9b, 및 9c는, 본 발명의 바람직한 실시예들에 따른 공정 이후 CMP 단계의 다양한 결과들에 대한, 측벽-절연막(9)과 게이트 옥사이드 (19) 사이의 인터페이스를 나타내는 단면도들이다. 도 10a, 10b, 및 10c는, 본 발명의 바람직한 실시예에 따른 공정 이후 CMP 단계의 다양한 결과들에 대하여, 측벽-절연막(9)과 게이트 옥사이드(19) 사이의 인터페이스에서 반도체 디바이스의 스트레스 분포를 나타낸 그래프들이다. 도 11a, 11b, 및 11c는, 본 발명의 바람직한 실시예에 따른 공정 이후 CMP 단계의 다양한 결과들에 대하여, 측벽-절연막(9)과 게이트 옥사이드(19) 사이의 인터페이스에서 트렌치-아이솔레이션 반도체 디바이스의 단면 사진들이다. 도 12는 열처리 온도가 1050℃와 1150℃인 경우의 트렌치-아이솔레이션 반도체 디바이스의 TDDB를 나타낸 그래프이다.
도 9b, 도 10b, 및 도 11b에서 보인 바와 같이, 본 발명에 있어서, 트렌치-절연막(11)이 필요한 높이로 형성된다면, 측벽-절연막(9)과 게이트 옥사이드(19) 사이의 인터페이스가 매끄러워지고 스트레스가 상대적으로 낮게 발생된다. 통상적인 방법에서와 같이, 이같이 낮은 스트레스는 TDDB 값을 더 높게 만들고, 그 결과의 디바이스가 수용할 만한 파라메터 값의 범위 내에서 동작하도록 허용한다. 트렌치-절연막(11)이 필요한 높이로 형성되는 경우, 측벽-절연막(9)과 트렌치-절연막(11) 사이의 식각율 상의 차이는 반도체 디바이스의 동작 파라메터를 크게 변화시키지 않는다.
그러나 만일, 도 9a, 10a, 및 11a에 나타낸 바와 같이, 트렌치-절연막(11)이 너무 높게 형성된다면, 측벽-절연막(9)의 더 낮은 식각율이 결과적으로 측벽-절연막(9)과 게이트 옥사이드 막(19) 사이의 인터페이스를 더 안정하게 만들 것이다. 도 9a에 보인 바와 같이, 트렌치-절연막(11)이 측벽 절연막(9)보다 측면 방향에서 더 빨리 식각되기 때문에 측벽-절연막(9)의 상부 코너들에 둥근 세 개의 계단식 부분들이 형성된다.
유사하게, 도 9c, 10c, 및 11c에 나타낸 바와 같이, 만일, 트렌치-절연막(11)이 너무 낮게 형성된다면, 측벽-절연막(9)의 더 낮은 식각율이 결과적으로 측벽-절연막(9)과 게이트 옥사이드 막(19) 사이의 인터페이스를 보다 안정하게 만들 것이다. 도 9c에 보인 바와 같이, 트렌치-절연막(11)이 측벽-절연막(9)보다 측면 방향에서 보다 더 빨리 식각되기 때문에 측벽-절연막(9)의 상부 코너들에 둥근 세 개의 계단식 부분들이 형성된다.
상술한 각 경우들에 대해, 측벽-절연막(9)의 더 낮은 식각율은 측벽-절연막(9)이 덜 식각되도록 하여 양쪽 막들과 비교해 살짝 융기된 부분을 형성한다(도 9a, 9c, 11a, 및 11c).
이 살짝 융기된 부분은 결국 전체 구조(도 10a와 도 10c)의 스트레스를 낮춰 광범위한 높이들에 대해 디바이스를 보다 더 안정하게 만든다.
개선된 스트레스 프로파일은 해당하는 범위의 높이들에 대하여 그에 대응되는 TDDB값을 증가시키는 효과를 갖는다. TDDB는 디바이스의 신뢰도에 대한 척도이기 때문에 더 광범위한 높이에 대해 디바이스의 신뢰도가 증대된다. 궁극적으로, 이것은 생산 공정의 수율을 증대시키고, 제조된 디바이스들 중 더 많은 수량의 디바이스들이 수용할 만한 파라메터 값들 범위 내로 들어오게 함으로써, 신뢰도를 증대시킨다.
도 12는 제 1의 바람직한 실시예에 따라 제조된(온도 1150℃에서) 디바이스와 통상적인 방법에 따라 제조된(온도 1150℃에서) 디바이스를 비교하여, 트렌치-아이솔레이션 영역의 높이와 TDDB 측정값을 비교하여 도시한 그래프이다. 그래프의 높이를 나타내는 축의 "0"은 트렌치-아이솔레이션 막(11)의 바람직한 높이를 나타낸다. 음의 값들은 바람직한 높이 이하를 나타낸다; 양의 값들은 바람직한 높이 이상을 나타낸다. 이 측정에 있어서, 12V의 전압이 게이트로 인가되었다.
만일, 100초의 TDDB 값이 수용할 만한 동작 수행에 대한 최소의 문턱값이라고 가정하면, 우리는 제 1 실시예에 따라 제조된 디바이스가 보다 광범위한 범위의 기능성을 가짐을 알 수 있다. 통상적인 방법에 의해 제조된 디바이스는 트렌치-절연 영역의 높이가 낮게는 300Å(음수의) 정도에서 높게는 150Å(양수의) 정도인 경우에 한해서만 100초 이상의 TDDB 값을 가진다. 이 영역 밖으로 제조된 디바이스는 수용할 만한 파라메터 값들을 가지지 않을 것이다.
이와 대조적으로, 본 발명의 제 1 바람직한 실시예에 따라 제조된 디바이스는 트렌치-절연 영역의 높이가 낮게는 1200Å 정도에서 높게는 600Å 정도인 경우에 대하여, 즉, 통상적인 방법보다 4배로 향상된 범위에서, 100초 이상의 TDDB 값을 가지게 된다. 이것은 사용할 만한 트렌치-절연 영역의 높이 범위를 더욱 증대시켜, 실질적으로 트렌치-아이솔레이션 반도체 디바이스들의 수율과 신뢰도를 증대시킬 수 있다.
상술한 바와 같이, 본 발명에 의하면, 측벽-절연 영역의 식각율을, 디바이스가 공정 중에 받아야 하는 어떠한 습식 식각 동안에서도, 트렌치-절연 영역의 식각율보다 더 낮게 유지시켜, 사용 가능한 트렌치-절연 영역의 높이 범위를 더욱 증대시킴으로써, 실질적으로 트렌치-아이솔레이션 반도체 디바이스들의 수율과 신뢰도를 개선한다.
본 발명은 특별한 실시예를 들어 설명되었고, 본 발명의 많은 특징과 잇점들은 상기 설명들로부터 명백하다. 따라서, 첨부된 청구항들은 본 발명의 그러한 모든 특징들과 잇점들을 포함하려고 한다. 또한, 이 분야의 통상의 기술자들은 많은 변형들을 쉽게 만들 수 있기 때문에 본 발명을 상술된 정확한 구조나 동작만으로 한정하는 것은 바람직하지 않다. 그리하여, 모든 적절한 변형들과 동등한 기술들이 본 발명의 범위 내로 들어오게 될 것이다.
Claims (29)
- 집적회로에 트렌치-아이솔레이션 구조를 형성하는 방법에 있어서,반도체 기판에 트렌치를 식각하는 단계;상기 트렌치의 측벽과 바닦에 측벽-절연막을 성장시키는 단계;상기 트렌치 내부와 상기 반도체 기판 위에 트렌치-절연막을 증착하는 단계;상기 트렌치-절연막의 높이를 낮추기 위해 CMP 공정을 수행하는 단계;상기 트렌치-절연막의 식각율을 원래 트렌치 식각율로부터 열처리된 트렌치 식각율로 낮추기 위해 열처리 공정을 수행하는 단계;상기 트렌치에 인접한 반도체 기판 내에 최소한 한 개의 도핑된 영역을 형성하기 위해 이온 주입을 수행하는 단계;최소한 한 개의 도핑된 영역 위에 게이트 옥사이드를 성장시키는 단계; 및상기 트렌치와 상기 게이트 옥사이드 위에 게이트 전극을 증착하는 단계를포함하되,열처리된 트렌치 식각율이 측벽-절연막의 식각율보다 더 높게 유지되도록 상기 열처리 공정이 충분히 낮은 온도에서 수행되는 것을 특징으로 하는 집적 회로에 트렌치-아이솔레이션 구조를 형성하는 방법.
- 제 1 항에 있어서,트렌치 식각 단계 이전에 기판 전면에 액티브 실리콘 나이트라이드 막을 증착하여 패터닝하는 단계; 및CMP 공정을 수행하는 단계 다음에 액티브 실리콘 나이트라이드 막을 제거하는 단계를 더 포함하는 것을 특징으로 하는 집적 회로에 트렌치-아이솔레이션 구조를 형성하는 방법.
- 제 2 항에 있어서,상기 액티브 실리콘 나이트라이드 막이 CMP 공정을 수행하는 단계에서 저지층으로서 사용되는 것을 특징으로 하는 집적 회로에 트렌치-아이솔레이션 구조를 형성하는 방법.
- 제 1 항에 있어서,상기 트렌치 식각 단계 이전에 상기 반도체 기판 위에 패드 옥사이드 막을 성장시키는 단계; 및이온 주입을 수행하는 단계 이전에 상기 패드 옥사이드 막을 제거하는 단계를 더 포함하는 것을 특징으로 하는 집적 회로에 트렌치-아이솔레이션 구조를 형성하는 방법.
- 제 1 항에 있어서,상기 열처리 공정이 800℃와 1150℃ 사이에서 수행되는 것을 특징으로 하는 집적 회로에 트렌치-아이솔레이션 구조를 형성하는 방법.
- 제 5 항에 있어서,상기 열처리 공정이 약 1050℃ 정도에서 수행되는 것을 특징으로 하는 집적 회로에 트렌치-아이솔레이션 구조를 형성하는 방법.
- 제 1 항에 있어서,상기 측벽-절연막이 SiO2를 포함하는 것을 특징으로 하는 집적 회로에 트렌치-아이솔레이션 구조를 형성하는 방법.
- 제 1 항에 있어서,상기 트렌치-절연막이 고온 옥사이드(high temperature oxides, HTO), 저온 옥사이드(low temperature oxides, LTO), 플라즈마 강화된 TEOS 실리콘 옥사이드(PE-TEOS-SiO2), 오존 TEOS 실리콘 옥사이드(O3-TEOS-SiO2), 플라즈마 강화된 실레인 실리콘 옥사이드(PE-SiH4-SiO2), 고-밀도 플라즈마 실리콘 옥사이드(HDP-SiO2), 또는 일렉트론 사이클로트론 레조넌스 CVD 실리콘 옥사이드(electron cyclotron resonance chemical vapor deposition silicon oxide, ECR-CVD-SiO2)의 그룹으로 부터 선택된 물질을 포함하는 것을 특징으로 하는 집적 회로에 트렌치-아이솔레이션 구조를 형성하는 방법.
- 제 1 항에 있어서,상기 트렌치-절연막을 가하는 단계가 CVD 공정에 의해 수행되는 것을 특징으로 하는 집적 회로에 트렌치-아이솔레이션 구조를 형성하는 방법.
- 집적 회로에 트렌치-아이솔레이션 구조를 형성하는 방법에 있어서,반도체 기판에 트렌치를 식각하는 단계;상기 트렌치의 측벽과 바닦에 절연 물질을 포함한 측벽-절연막을 증착하는 단계;상기 측벽-절연막의 식각율을 원래 측벽의 식각율로부터 제 1 열처리된 측벽 식각율로 낮추기 위해 제 1 열처리 공정을 수행하는 단계;상기 트렌치 내부와 상기 반도체 기판 위에 상기 절연 물질을 포함한 트렌치-절연막을 증착하는 단계;상기 트렌치-절연막의 높이를 감소시키기위해 CMP 공정을 수행하는 단계;상기 측벽-절연막의 식각율을 상기 제 1 열처리된 측벽 식각율로부터 제 2 열처리된 측벽 식각율로 낮추고, 트렌치-절연막의 식각율을 원래 트렌치의 식각율로부터 열처리된 트렌치 식각율로 낮추기 위해 제 2 열처리 공정을 수행하는 단계;최소한 한 개의 도핑된 영역을 형성하기 위해 상기 트렌치에 인접한 상기 반도체 기판에 이온 주입을 수행하는 단계;상기 최소한 한 개의 도핑된 영역 위에 게이트 옥사이드 막을 성장시키는 단계; 및상기 트렌치와 상기 게이트 옥사이드 위에 게이트 전극을 가하는 단계를 포함하되,상기 제 2 열처리된 측벽 식각율이 열처리된 트렌치 식각율보다 더 낮은 것을 특징으로 하는 집적 회로에 트렌치-아이솔레이션 구조를 형성하는 방법.
- 제 10 항에 있어서,상기 트렌치 식각 단계 이전에 상기 기판 위에 액티브 실리콘 나이트라이드 막을 증착하여 패터닝하는 단계; 및CMP 공정을 수행하는 단계 다음에 상기 액티브 실리콘 나이트라이드 막을 제거하는 단계를 더 포함하는 것을 특징으로 하는 집적 회로에 트렌치-아이솔레이션 구조를 형성하는 방법.
- 제 11 항에 있어서,상기 액티브 실리콘 나이트라이드 막이 CMP 공정을 수행하는 단계에서 저지층으로서 사용되는 것을 특징으로 하는 집적 회로에 트렌치-아이솔레이션 구조를 형성하는 방법.
- 제 10 항에 있어서,상기 트렌치 식각 단계 이전에 상기 반도체 기판 위에 패드 옥사이드 막을 성장시키는 단계; 및이온 주입을 수행하는 단계 이전에 상기 패드 옥사이드 막을 제거하는 단계를 더 포함하는 것을 특징으로 하는 집적 회로에 트렌치-아이솔레이션 구조를 형성하는 방법.
- 제 10 항에 있어서,상기 측벽-절연막이 SiO2를 포함하는 것을 특징으로 하는 집적 회로에 트렌치-아이솔레이션 구조를 형성하는 방법.
- 제 10 항에 있어서,상기 트렌치-절연막이 고온 옥사이드(high temperature oxides, HTO), 저온 옥사이드(low temperature oxides, LTO), 플라즈마 강화된 TEOS 실리콘 옥사이드(PE-TEOS-SiO2), 오존 TEOS 실리콘 옥사이드(O3-TEOS-SiO2), 플라즈마 강화된 실레인 실리콘 옥사이드(PE-SiH4-SiO2), 고-밀도 플라즈마 실리콘 옥사이드(HDP-SiO2), 또는 일렉트론 사이클로트론 레조넌스 CVD 실리콘 옥사이드(electron cyclotron resonance chemical vapor deposition silicon oxide, ECR-CVD-SiO2)의 그룹으로 부터 선택된 물질을 포함하는 것을 특징으로 하는 집적 회로에 트렌치-아이솔레이션 구조를 형성하는 방법.
- 제 10 항에 있어서,상기 측벽-절연막을 증착하는 단계가 CVD 공정에 의해 수행되는 것을 특징으로 하는 집적 회로에 트렌치-아이솔레이션 구조를 형성하는 방법.
- 제 10 항에 있어서,상기 트렌치-절연막을 가하는 단계가 CVD 공정에 의해 수행되는 것을 특징으로 하는 집적 회로에 트렌치-아이솔레이션 구조를 형성하는 방법.
- 집적 회로에 트렌치-아이솔레이션 구조를 형성하는 방법에 있어서,반도체 기판에 트렌치를 식각하는 단계;상기 트렌치의 측벽과 바닦에 제 1 절연 물질을 포함한 측벽-절연막을 형성하는 단계;상기 트렌치 내부와 상기 반도체 기판 위에 제 2 절연 물질을 포함한 트렌치-절연막을 가하는 단계;트렌치-절연막의 높이를 감소시키기 위해 CMP 공정을 수행하는 단계;트렌치-절연막의 식각율을 원래 트렌치 식각율로부터 열처리된 트렌치 식각율로 낮추기 위해 최종 열처리 공정을 수행하는 단계;최소한 한 개의 도핑된 영역을 형성하기 위해 상기 트렌치에 인접한 반도체 기판 내에 이온 주입을 수행하는 단계;최소한 한 개의 도핑된 영역 위에 게이트 옥사이드 막을 성장시키는 단계; 및상기 트렌치와 상기 게이트 옥사이드 막 위에 게이트 전극을 가하는 단계를 포함하되,상기 최종 열처리된 제 1 절연 물질의 측벽 식각율이 열처리된 제 2 절연 물질의 트렌치 식각율보다 더 낮은 것을 특징으로 하는 집적 회로에 트렌치-아이솔레이션 구조를 형성하는 방법.
- 제 18 항에 있어서,상기 트렌치 식각 단계 이전에 상기 반도체 기판 위에 액티브 실리콘 나이트라이드 막을 증착하여 패터닝하는 단계; 및CMP 공정을 수행하는 단계 다음에 상기 액티브 실리콘 나이트라이드 막을 제거하는 단계를 더 포함하는 것을 특징으로 하는 집적 회로에 트렌치-아이솔레이션 구조를 형성하는 방법.
- 제 19 항에 있어서,상기 액티브 실리콘 나이트라이드 막이 CMP 공정을 수행하는 단계에서 저지층으로서 사용되는 것을 특징으로 하는 집적 회로에 트렌치-아이솔레이션 구조를 형성하는 방법.
- 제 18 항에 있어서,상기 트렌치 식각 단계 이전에 상기 반도체 기판 위에 패드 옥사이드 막을 성장시키는 단계; 및이온 주입을 수행하는 단계 이전에 상기 패드 옥사이드 막을 제거하는 단계를 더 포함하는 것을 특징으로 하는 집적 회로에 트렌치-아이솔레이션 구조를 형성하는 방법.
- 제 18 항에 있어서,상기 측벽-절연막을 형성하는 단계 다음에 측벽-절연막의 식각율을 원래 측벽 식각율로부터 열처리된 측벽 식각율로 낮추기 위해 제 1 열처리 공정을 수행하는 단계를 더 포함하되,상기 측벽-절연막을 형성하는 단계는 트렌치의 측벽과 바닦을 따라 제 1 절연 물질을 증착함으로써 수행되고,상기 최종 열처리 공정이 측벽-절연막의 식각율을 열처리된 측벽 식각율로부터 최종 열처리된 측벽 식각율로 낮추는 것을 특징으로 하는 집적 회로에 트렌치-아이솔레이션 구조를 형성하는 방법.
- 제 18 항에 있어서,상기 트렌치-절연막이 고온 옥사이드(high temperature oxides, HTO), 저온 옥사이드(low temperature oxides, LTO), 플라즈마 강화된 TEOS 실리콘 옥사이드(PE-TEOS-SiO2), 오존 TEOS 실리콘 옥사이드(O3-TEOS-SiO2), 플라즈마 강화된 실레인 실리콘 옥사이드(PE-SiH4-SiO2), 고-밀도 플라즈마 실리콘 옥사이드(HDP-SiO2), 또는 일렉트론 사이클로트론 레조넌스 CVD 실리콘 옥사이드(electron cyclotron resonance chemical vapor deposition silicon oxide, ECR-CVD-SiO2)의 그룹으로 부터 선택된 물질을 포함하는 것을 특징으로 하는 집적 회로에 트렌치-아이솔레이션 구조를 형성하는 방법.
- 제 18 항에 있어서,상기 트렌치-절연막을 가하는 단계가 CVD 공정에 의해 수행되는 것을 특징으로 하는 집적 회로에 트렌치-아이솔레이션 구조를 형성하는 방법.
- 제 18 항에 있어서,상기 측벽-절연막이 SiON을 포함하는 것을 특징으로 하는 집적 회로에 트렌치-아이솔레이션 구조를 형성하는 방법.
- 제 25 항에 있어서,상기 측벽-절연막을 형성하는 단계가 트렌치의 측벽과 바닦에 SiON을 증착함으로써 수행되는 것을 특징으로 하는 집적 회로에 트렌치-아이솔레이션 구조를 형성하는 방법.
- 제 25 항에 있어서,상기 측벽-절연막을 형성하는 단계가상기 트렌치의 측벽과 바닦을 따라 SiN 막을 증착하는 단계; 및측벽-절연막을 형성하기 위해 O2대기 속에서 SiN 막을 산화시키는 단계를 세부 단계들로서 더 포함하는 것을 특징으로 하는 집적 회로에 트렌치-아이솔레이션 구조를 형성하는 방법.
- 제 25 항에 있어서,상기 측벽-절연막을 형성하는 단계가상기 트렌치의 측벽과 바닦에 SiO2막을 성장시키는 단계; 및측벽-절연막을 형성하기 위해 질소가 풍부한 대기 속에서 SiO2막을 굽는 단계를 세부 단계들로서 더 포함하는 것을 특징으로 하는 집적 회로에 트렌치-아이솔레이션 구조를 형성하는 방법.
- 제 28 항에 있어서,상기 질소가 풍부한 대기가 N2또는 NH3중 하나인 것을 특징으로 하는 집적 회로에 트렌치-아이솔레이션 구조를 형성하는 방법.
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