KR100510379B1 - 트렌치 소자 분리 형성 방법 - Google Patents
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Abstract
본 발명은 트렌치 소자 분리 형성 방법에 관한 것으로, 보다 자세하게는 종래의 분리영역 형성 후에 트랜지스터를 구현하는 방법 대신에, 위상(topology)이 미약한 상태에서 트랜지스터 및 분리영역을 동시에 구현하고, 입력 게이트 단자를 포함한 게이트 라인은 상부층에 형성하는 방법에 관한 것이다.
본 발명의 트렌치 소자 분리 형성 방법은 STI 패턴을 이용하여 패드 옥사이드만 제거하여 VTN 패턴 후 이온주입과 VTP 패턴 후 이온주입을 진행하고 분리영역을 형성함으로 이루어짐에 기술적 특징이 있다.
따라서, 본 발명의 트렌치 소자 분리 형성 방법은 필드 지역과 모트 지역 사이의 단차가 원인이 되는 폴리 잔류물의 생성을 억제하여 누설 전류 발생을 방지하고, 필드 지역에 보이드 형성될 때, 그 내부로 폴리가 침투하게 되어 발생하는 누설 전류를 방지하고, 필드 지역과 모트 지역의 단차가 역전 될 경우에 폴리 에치 시 먼저 오픈되는 모트 지역에 모트 핏 발생을 방지하고, 분리 지역의 상층부에 질화층 측벽이 형성되어 이후 진행되는 콘택 에치 시 미스얼라인(misalign)에 의한 필드 지역의 데미지를 방지하는 등의 효과가 있다.
Description
본 발명은 트렌치 소자 분리 형성 방법에 관한 것으로, 보다 자세하게는 종래의 분리영역 형성 후에 트랜지스터를 구현하는 방법 대신에, 위상(topology)이 미약한 상태에서 트랜지스터 및 분리영역을 동시에 구현하고, 입력 게이트 단자를 포함한 게이트 라인은 상부층에 형성하는 방법에 관한 것이다.
종래에는, 일반적으로 반도체 소자를 분리하는 방법으로는 선택적 산화법으로 질화막을 이용하는 LOCOS(local oxidation of silicon, 이하 LOCOS) 소자 분리 방법이 이용되어 왔다. LOCOS 소자 분리 방법은 질화막을 마스크로 해서 실리콘웨이퍼 자체를 열산화시키기 때문에 공정이 간소해서 산화막의 소자 응력 문제가 적고, 생성되는 산화막질이 좋다는 이점이 있다. 그러나, LOCOS 소자 분리 방법을 이용하면 소자 분리 영역이 차지하는 면적이 크기 때문에 소자의 미세화에 한계가 있을 뿐만 아니라 버즈 비크(bird's beak)가 발생하게 된다.
상기와 같은 문제점을 극복하기 위해 LOCOS 소자 분리 방법을 대체하는 기술로서 트렌치 소자 분리(shallow trench isolation, 이하 STI)가 있다. 트렌치 소자 분리에서는 실리콘웨이퍼에 트렌치를 만들어 절연물을 집어넣기 때문에 소자 분리 영역이 차지하는 면적이 작아서 소자의 미세화에 유리하다. 현재 적용되는 STI 공정은 반도체 기판을 건식 식각하여 트렌치를 형성한 후 건식식각으로 인한 손상(damage)을 큐어링(curing)한 후, 계면 특성 및 활성영역과 소자격리영역의 모서리 라운딩 특성을 향상시키기 위해 트렌치 내부를 열산화하여 산화막을 형성하는 공정을 진행한다. 이후 산화막이 형성된 트렌치를 메우도록 반도체 기판전면에 절연막을 두껍게 증착하고 화학적 기계적 연마(chemical mechanical polishing)를 진행하여 반도체 기판을 평탄화한다. 그리고 게이트 라인을 형성하게 되면서 도1과 같이 필드(field) 지역(20)과 모트(moat) 지역(30)의 단차에 의해 여러 가지 문제들을 유발하게 된다. 필드 지역과 모트 지역의 사이 지역(1)의 폴리 잔류물(poly residue)에 의한 누설 전류(leakage current)가 발생하게 되고, 필드 지역에 보이드(void)(2) 형성 시 그 내부로 폴리가 침투하게 되어 누설 전류(leakage current)를 유발하게 되고, 도1과는 반대로 필드 지역과 모트 지역의 단차가 역전 될 경우에는 폴리 에칭 시 먼저 오픈(open)되는 지역에 모트 핏(moat pit)이 발생하게 되고, 콘택 패턴 미스-얼라인(contact pattern mis-align)시 필드 지역의 옥사이드(3) 손실(oxide loss)이 발생하여 리키지 페일(leakage fail)이 발생한다. 그밖에 더 중요한 문제는 필드 지역과 모트 지역의 단차에 의한 패턴과 에칭 공정 시 CD(critical dimension) 제어에 많은 어려움이 발생하게 된다.
따라서, 본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로, STI 패턴을 이용하여 패드 옥사이드만 오픈하고 게이트 및 STI가 형성된 상태에서 질화층을 층착하고 에칭하여 질화 측벽을 형성하도록 하는 필드 지역과 모트 지역 사이의 단차가 원인이 되는 폴리 잔류물의 생성을 억제하여 누설 전류 발생을 방지하고, 필드 지역에 보이드 형성될 때, 그 내부로 폴리가 침투하게 되어 발생하는 누설 전류를 방지하고, 필드 지역과 모트 지역의 단차가 역전 될 경우에 폴리 에치 시 먼저 오픈되는 모트 지역에 모트 핏 발생을 방지하고, 분리 지역의 상층부에 질화층 측벽이 형성되어 이후 진행되는 콘택 에치 시 미스얼라인(misalign)에 의한 필드 지역의 데미지를 방지할 수 있는 트렌치의 분리 형성 방법을 제공함에 본 발명의 목적이 있다.
본 발명의 상기 목적은 분리영역 형성 후에 트랜지스터를 구현하는 방법 대신에, 위상(topology)이 미약한 상태에서 트랜지스터 및 분리영역을 동시에 구현하고, 입력 게이트 단자를 포함한 게이트 라인은 상부층에 형성으로 이루어진 트렌치 소자 분리 형성 방법에 의해 달성된다.
이하 도면을 참조하여 본 발명에 대하여 상세히 설명한다.
먼저, 도2는 실리콘 기판(10)위에 패드 옥사이드(pad oxide)(3)를 형성한 후에 VTN 패턴(40) 후 이온주입 공정에 관한 것이다. 실리콘 기판위에 패드 옥사이드를 형성하고 VTN을 패턴하는 단계(40); Vt를 맞추기 위한 이온주입(VTN implant)하는 단계(54); 펀치스루를 방지하기 위한 이온주입(N-channel punchthrough(NCH P/T) implant)하는 단계(53); 필드 격리 Vt 증가 및 누설 감소를 위한 이온주입(N-channel channel stop(NCH C/S) implant)하는 단계(52) 및 P-타입 역진 벽 형성을 위한 고 에너지 이온주입(P-well retrograde high energy(Nwell MEV) implant)하는 단계(51)를 나타내고 있다.
다음, 도3은 VTP 패턴 후 이온주입 공정에 관한 것이다. VTP를 패턴하는 단계(45); Vt를 맞추기 위한 이온주입(VTP implant)하는 단계(58); 펀치스루를 방지하기 위한 이온주입(P-channel punchthrough(PCH P/T) implant)하는 단계(57); 필드 격리 Vt 증가 및 누설 감소를 위한 이온주입(P-channel channel stop(PCH C/S) implant)하는 단계(56) 및 N-타입 역진벽 형성을 위한 이온주입(N-well retrograde high energy(Nwell MEV) implant)하는 단계(55)를 나타내고 있다.
다음, 도4는 STI 패턴(60)을 이용하여 패드 옥사이드를 제거하는 단계를 나타내고 있다.
다음, 도5는 STI 패턴을 제거하는 단계(도시 안함); 폴리 실리콘을 2.7KÅ로 증착하는 단계(100); N+ 폴리 이온주입을 위한 포토레지스트(90) 패턴하는 단계(도시 안함); 및 N+ 폴리 이온을 주입하는 단계(110);를 진행하는 것을 보여주고 있다. 이때, 실리콘위에 패드 옥사이드가 오픈된 영역(70)은 오픈되지 않은 영역에 비해 증착된 폴리 실리콘(100)의 단차(80)가 있음을 보여주고 있다.
다음, 도6은 BARC(bottom anti-reflect coat, 이하 BARC)(120)를 이용하여 게이트 패턴을 진행하는 공정을 나타낸 것으로 게이트를 위한 포토레지스트(130)를 패턴하는 단계를 보여 주고 있다.
다음, 도7은 게이트 에칭하여 게이트(150)를 형성한 후의 단면도를 나타낸 것으로서, 옥사이드가 제거된 지역(140)은 실리콘 로스(loss)가 발생됨을 알 수 있다. 이때 EOP(end of point, 이하 EOP) 시스템을 이용함으로써 균일한 STI를 형성할 수 있다.
다음, 도8은 게이트 양 끝단의 취약한 옥사이드(160)를 두껍게 하여 특성을 개선하고자 자연산화를 하고, 트랜지스터의 LDD(lightly doped drain, 이하 LDD) 구조를 형성하기 위한 포토레지스트 패턴(180)을 하고 이온주입(170)을 하여 LDD(190)를 형성하는 단계를 보여주고 있다.
다음, 도9는 LDD 형성 후, 측벽 질화층을 형성하기 위해 질화층을 1.2KÅ 두께로 증착하는 단계로, 도에서 보는 바와 같이 실리콘 로스 지역의 질화층은 다른 지역의 질화층보다 상대적으로 위상이 낮은 것을 알 수 있다.
다음, 도10은 질화층을 에칭한 단계에서의 단면도로, 게이트 측벽(230) 뿐만 아니라 분리 영역의 측벽(220)이 형성되고, 실리콘 로스 지역(140)의 질화층의 위상차에 의해 분리 영역의 질화층이 먼저 오픈되어 더 깊은 실리콘 로스(210)가 발생하는 것을 보여 주고 있다.
다음, 도11은 S/D(source/drain)(260) 접합(junction)을 형성하기 위한 패턴(240)과 이온주입(260) 단계이다.
다음, 도12는 이미 형성된 분리 영역에 포토레지스트(270)를 채운 후 실리사이드(silicide)를 형성하는 단계이다. 도에는 도시 되지는 않았지만, 금속을 증착하고 열처리를 한 후, 반응하지 않은 금속을 제거하고 안정화하는 단계를 진행한다.
다음, 도13은 옥사이드(280)를 증착하고 CMP(chemical mechanical polishing ,이하 CMP)를 진행하는 단계이다. 이때 증착되는 옥사이드는 분리 영역의 트렌치를 채우는 STI 필(fill)과 PMD(pre-metal dielectric, 이하 PMD)를 동시에 수행하게 된다. 분리 영역의 기저(bottom)지역에 보이드(void)(290)가 형성되지만 이미 폴리 증착 및 에치(etch)가 진행된 상태이기 때문에 누설 발생은 없으며, 오히려 유전율이 증가하는 효과가 있다. 이 공정 이후 상부 층에 게이트 입력 단자 및 라인(line)을 형성 한다.
따라서, 본 발명의 트렌치 소자 분리 형성 방법은 STI 패턴을 이용하여 패드 옥사이드만 제거하여 VTN 패턴 후 이온주입과 VTP 패턴 후 이온주입을 진행하고 분리영역을 형성함로써 필드 지역과 모트 지역 사이의 단차가 원인이 되는 폴리 잔류물의 생성을 억제하여 누설 전류 발생을 방지하고, 필드 지역에 보이드 형성될 때, 그 내부로 폴리가 침투하게 되어 발생하는 누설 전류를 방지하고, 필드 지역과 모트 지역의 단차가 역전 될 경우에 폴리 에치 시 먼저 오픈되는 모트 지역에 모트 핏 발생을 방지하고, 분리 지역의 상층부에 질화층 측벽이 형성되어 이후 진행되는 콘택 에치 시 미스얼라인에 의한 필드 지역의 데미지를 방지하는 등의 효과가 있다.
도1은 종래 기술에 의한 분리 영역 형성후의 단면도.
도2는 본 발명에 의한 VTN 패턴 후 이온주입 단계의 단면도.
도3은 본 발명에 의한 VTP 패턴 후 이온주입 단계의 단면도.
도4는 본 발명에 의한 패드 옥사이드 제거 단계의 단면도.
도5는 본 발명에 의한 N+ 폴리 이온주입 단계의 단면도.
도6은 본 발명에 의한 게이트 패턴 단계의 단면도.
도7은 본 발명에 의한 실리콘 로스 단계의 단면도.
도8은 본 발명에 의한 LDD 주입 단계의 단면도.
도9는 본 발명에 의한 질화층 증착 단계의 단면도.
도10은 본 발명에 의한 더 깊은 실리콘 로스 단계의 단면도.
도11은 본 발명에 의한 S/D 주입단계의 단면도.
도12는 본 발명에 의한 실리사이드 형성 단계의 단면도.
도13은 본 발명에 의한 옥사이드 형성 단계의 단면도.
Claims (8)
- 트렌치 소자 분리 형성 방법에 있어서,실리콘위에 패드 옥사이드를 형성하는 단계;채널 이온 주입 단계;STI 패턴을 이용하여 STI 영역의 상기 패드 옥사이드만을 오픈하는 단계;폴리 증착 및 N+ 폴리 이온을 주입하는 단계;BARC를 이용하여 게이트 패턴하는 단계;게이트 에치하고 분리 영역을 형성하는 단계;질화층을 증착하는 단계;상기 질화층을 에치하는 단계;상기 분리 영역에 포토레지스트를 채운 후 실리사이드를 형성하는 단계 및옥사이드 증착 후 평탄화를 진행하는 단계를 포함하는 것을 특징으로 하는 트렌치 소자 분리 형성 방법.
- 제 1 항에 있어서,상기 채널 이온 주입 단계는VTN 패턴 형성하는 단계;VTN, NCH P/T, NCH C/S 및 Pwell MEV 이온 주입하는 단계;VTP 패턴 형성하는 단계 및VTP, PCH P/T, PCH C/S 및 Nwell MEV 이온 주입하는 단계를 포함하는 것을 특징으로 하는 트렌치 소자 분리 형성 방법.
- 제 1 항에 있어서,상기 게이트 에치와 동시에 STI 영역의 실리콘 로스를 유발하는 것을 특징으로 하는 트렌치 소자 분리 형성 방법.
- 제 3 항에 있어서,상기 실리콘 로스를 유발하는 단계에서 EOP 시스템을 이용하여 균일한 STI를 형성하는 것을 특징으로 하는 트렌치 소자 분리 형성 방법.
- 제 1 항에 있어서,상기 증착된 질화층을 에치하여 게이트 질화 측벽 및 STI 질화 측벽을 형성하는 것을 특징으로 하는 트렌치 소자 분리 형성 방법.
- 제 5 항에 있어서,상기 STI 질화 측벽이 형성될 때 STI 영역에서 질화층이 먼저 오픈되어 STI 영역의 실리콘 로스를 유발하는 것을 특징으로 하는 트렌치 소자 분리 형성 방법.
- 제 1 항에 있어서,상기 옥사이드 증착 후 평탄화를 진행하는 단계는 STI 필 공정과 동시에 PMD 증착 공정까지 진행하는 것을 특징으로 하는 트렌치 소자 분리 형성 방법.
- 제 1 항에 있어서,상기 옥사이드 증착 단계에서 STI 기지 지역에 보이드를 유발하여 유전율을 높이는 것을 특징으로 하는 트렌치 소자 분리 형성 방법.
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