KR0154292B1 - 반도체 소자의 소자분리막 형성방법 - Google Patents

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    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands

Abstract

본 발명은 반도체 소자의 소자분리막 형성방법에 관한 것으로, 단차를 감소시키기 위하여 소자분리영역의 SOI(Silicon On Insulator)층에 불순물 이온을 주입하므로써 활성영역(Active Region)의 크기를 최대화시키며 평탄화를 향상시킬 수 있도록 한 반도체 소자의 소자분리막 형성방법에 관한 것이다.

Description

반도체 소자의 소자분리막 형성방법
제1a 및 제1b도는 종래 반도체 소자의 소자분리막 형성방법을 설명하기 위한 소자의 단면도.
제2a 내지 제2c도는 본 발명에 따른 반도체 소자의 소자분리막 형성방법을 설명하기 위한 소자의 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 및 11 : 실리콘층 2 및 12 : 절연층
3 및 13 : SOI층 4 : 패드산화막
5 : 질화막 6 및 16 : 소자분리막
10 및 10A : SOI 웨이퍼 20 : 감광막
본 발명은 반도체 소자의 소자분리막 형성방법에 관한 것으로, 특히 소자분리영역의 SOI(Silicon On Insulator)층에 불순물이온을 주입하므로써 활성영역(Active Region)의 크기를 최대화시키며 평탄화를 향상시킬 수 있도록 한 반도체 소자의 소자분리막 형성방법에 관한 것이다.
일반적으로 반도체 소자가 고집적화됨에 따라 차세대 트랜지스터로써 SOI 트랜지스터가 사용된다. 이는 종래의 MOS(Metal-Oxide-Semiconductor) 트랜지스터에 비해 펀치쓰루우(Punchthrough) 특성, 문턱전압(Breakdown) 특성 등과 같은 전기적 특성이 매우 향상된 소자이다. 이와같은 SOI 트랜지스터는 SOI 웨이퍼(Wafer)에 형성된다. SOI 웨이퍼는 종래에 사용되는 벌크(Bulk) 형의 웨이퍼와는 달리 하부 실리콘층, 절연층 및 상부 실리콘층 즉, SOI층이 적층된 구조를 갖는다. 그러면 이러한 SOI 웨이퍼에 형성되는 종래 반도체 소자의 소자분리막 형성방법을 제1a 및 제1b도를 통해 설명하면 다음과 같다.
SOI 웨이퍼에 형성되는 종래 반도체 소자의 소자분리막은 제1a도에 도시된 바와 같이 실리콘층(1), 절연층(2) 및 SOI층(3)이 적층 구조로 형성된 SOI 웨이퍼(10)상에 패드산화막(4) 및 질화막(5)을 순차적으로 형성한 후 소자분리영역(Isolation Region:F)의 상기 SOI층(3)이 노출되도록 상기 질화막(5) 및 패드산화막(4)을 순차적으로 패터닝한다. 이후 노출된 상기 SOI층(3)을 산화시켜 제1b도에 도시된 바와 같이 소자분리막(6)을 형성하는데, 이와 같이 LOCOS(Local Oxidation of Silicon) 공정에 의해 형성되는 소자분리막은 단차(Topology)가 높고, 산화공정시 산화제가 측면으로 확산되어 발생되는 버즈빅(Bird's Beak)으로 인해 활성영역(A)의 크기가 감소되는 단점이 있다.
따라서 본 발명은 소자분리영역의 SOI층에 불순물이온을 주입하므로써 상기한 단점을 해소할 수 있는 반도체 소자의 소자분리막 형성방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명은 실리콘층, 절연층 및 SOI층이 적층 구조로 형성된 SOI 웨이퍼상에 감광막을 도포한 후 소자분리영역의 상기 SOI층이 노출되도록 상기 감광막을 패터닝하는 단계와, 상기 단계로부터 상기 패터닝된 감광막을 이온주입 마스크로 이용하여 상기 노출된 SOI층에 불순물 이온을 주입하는 단계와, 상기 단계로부터 상기 감광막을 제거한 후 열처리하는 단계로 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
제2a 내지 제2c도는 본 발명에 따른 반도체 소자의 소자분리막 형성방법을 설명하기 위한 소자의 단면도로서, 제2a도는 실리콘층(11), 절연층(12) 및 SOI층(13)이 적층 구조로 형성된 SOI 웨이퍼(10A) 상에 감광막(20)을 도포한 후 소자분리영역(F')의 상기 SOI층(13)이 노출되도록 상기 감광막(20)을 패터닝한 상태의 단면도이다.
제2b도는 상기 패터닝된 감광막(20)을 이온주입 마스크(Mask)로 이용한 이온주입 공정으로 상기 노출된 SOI층(13)에 불순물 이온을 주입하여 소자분리막(16)을 형성한 상태의 단면도인데, 상기 불순물 이온은 트랜지스터의 접합영역에 주입되는 불순물 이온과 반대 형(Type)의 불순물 이온을 사용하되, 접합영역 형성시 주입된 불순물 이온이 상쇄되지 않도록 이온의 량을 충분하게 많이 주입한다. 예를들어 PMOS 트랜지스터의 접합영역에는 P+형의 불순물 이온이 주입되므로 N+형의 불순물 이온을 주입하고, NMOS 트랜지스터의 접합영역에는 N+형의 불순물 이온이 주입되므로 P+형의 불순물 이온을 주입한다.
제2c도는 상기 감광막(20)을 제거한 후 열처리공정을 실시하여 소자분리막(16)의 형성이 완료된 상태의 단면도인데, 이와 같이 불순물 이온이 주입된 소자분리막(16)은 트랜지스터의 접합영역과 P-N 또는 N-P 접합(Junction)을 이루게 되므로 소자분리 효과가 충분하며, 산화공정을 실시하지 않아 활성영역(A')의 크기를 그대로 유지시킬 수 있다.
상술한 바와 같이 본 발명에 의하면 소자분리영역의 SOI층에 불순물 이온을 주입하여 소자분리막을 형성하므로써 단차를 증가시키지 않고 소자분리 효과를 향상시키며, 산화공정을 실시하지 않아 버즈믹의 발생으로 인한 활성영역의 감소가 방지될 수 있는 탁월한 효과가 있다.

Claims (2)

  1. 반도체 소자의 소자분리막 형성방법에 있어서, 실리콘층, 절연층 및 SOI층이 적층 구조로 형성된 SOI 웨이퍼상에 감광막을 도포한 후 소자분리영역의 상기 SOI층이 노출되도록 상기 감광막을 패터닝하는 단계와, 상기 단계로부터 상기 패터닝된 감광막을 이온주입 마스크로 이용하여 상기 노출된 SOI층에 불순물 이온을 주입하는 단계와, 상기 단계로부터 상기 감광막을 제거한 후 열처리하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  2. 제1항에 있어서, 상기 불순물 이온은 트랜지스터의 접합영역에 주입되는 불순물 이온과 반대형의 불순물 이온인 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
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