JP4175650B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は、半導体装置の製造方法に関するものである。
従来より、絶縁層の表面に単結晶のシリコン層が形成されたシリコン基板であるＳＯＩ（Silicon On Insulator）基板が知られている。ＳＯＩ基板にトランジスタ等のデバイスを形成することにより、寄生容量を低減すると共に絶縁抵抗を高くすることができる。すなわち、デバイスの高集積化や高性能化を図ることができる。上記絶縁層は、例えばシリコン酸化膜（ＳｉＯ２）により形成されている。
上記ＳＯＩ基板は、デバイスの動作速度を高めると共に寄生容量をさらに低減するために、単結晶シリコン層の膜厚を薄く形成することが望ましい。そこで、従来より、シリコン基板をガラス基板等の他の基板に貼り合わせた後に、シリコン基板の一部を分離除去することにより、ＳＯＩ基板を作製する方法が知られている（例えば、非特許文献１参照）。
ここで、上記貼り合わせによるＳＯＩ基板の作製方法について、図２８〜図３１を参照して説明する。なお、ＳＯＩ層の薄膜化の方法は、機械研磨や化学ポリッシングやポーラスシリコンを利用した手法など種々あるが、ここでは、水素注入による方法について示す。まず、図２８に示すように、第１の基板であるシリコン基板１０１の表面を酸化処理することにより、絶縁層である酸化シリコン（ＳｉＯ２）層１０２を形成する。次に、図２９に示すように、酸化シリコン（ＳｉＯ２）層１０２を介してシリコン基板１０１中に、剥離用物質である水素をイオン注入する。このことにより、シリコン基板１０１の所定の深さ位置に剥離層である水素注入層１０４を形成する。続いて、ＲＣＡ洗浄等の基板表面洗浄処理を行った後、図３０に示すように、上記酸化シリコン層１０２の表面に第２の基板である例えばガラス基板１０３を貼り付ける。その後、熱処理を行うことにより、水素イオン注入深さ部分にマイクロクラックが形成されるため、図３１に示すように、シリコン基板１０１の一部を上記水素注入層１０４に沿って分離する。こうして、シリコン基板１０１を薄膜化してシリコン層１０１を形成する。なお、分離後、必要に応じて研磨、エッチング等の種々の手法によって所望の膜厚に薄膜化し、また、熱処理等により水素注入によって生成される結晶欠陥修復やシリコン表面の平滑化等を行う。
以上のようにして、ガラス基板（第２の基板）１０３の表面にＳｉＯ２層（絶縁層）１０２が形成されると共に、ＳｉＯ２層１０２の表面にシリコン層１０１が薄く形成されたＳＯＩ基板が作製される。
また、基板上に複数の素子を形成する場合に、各素子間を絶縁して分離するために、例えばＬＯＣＯＳ（Local Oxidation of Silicon）法により選択酸化膜（以下、ＬＯＣＯＳ酸化膜と称する）を形成することが、一般に知られている。一般的なＬＯＣＯＳ酸化膜は、シリコン基板上に酸化膜を介してパターニングされたシリコン窒化膜を形成した後に、酸化を行いシリコン窒化膜で覆われていないシリコン基板表面に選択的に酸化膜を形成することにより作製される。ＬＯＣＯＳ酸化膜形成時には、ＬＯＣＯＳ酸化膜の膜厚の約４５％に相当するシリコンが消費される。したがって、ＬＯＣＯＳ酸化膜の表面は、ＬＯＣＯＳ酸化膜の膜厚の約半分の厚みだけ、酸化されないシリコン基板表面よりも高くなり、段差が形成される。
上記ＬＯＣＯＳ酸化膜を有する構造（以下、ＬＯＣＯＳ素子分離構造と称する）は、図３２に示すように、シリコン基板１０１の上に形成されている。上記シリコン基板１０１の表面には、ＬＯＣＯＳ酸化膜１１２が形成された複数の素子分離領域と、各素子分離領域同士の間に形成された活性領域とが設けられている。活性領域には、例えばＭＯＳトランジスタのゲート電極１１１が設けられている。一方、素子分離領域のＬＯＣＯＳ酸化膜１１２の上には、ゲート配線層１１３が設けられている。さらに、ゲート電極１１１及びゲート配線層１１３の上には、基板全体の表面を平坦化するための絶縁膜１１４が形成されている。
Michel Bruel ,"Smart-Cut:A New Silicon On Insulator Material Technology Based on Hydorogen Implantation and Wafer Bonding",Jpn.J.Appl.Phys.,Vol.36(1997),pp.1636-1641
本発明者らは、ＭＯＳトランジスタ等の半導体デバイス部を有する半導体装置に対し、水素注入層を形成してシリコン層の一部を分離することにより、半導体デバイス部を他の基板上に薄膜化して形成できることを見出した。
ところが、上記半導体装置が上記の一般的な手法によりＬＯＣＯＳ酸化膜を形成している場合には、図３３に示すように、素子分離領域及び活性領域が段差状に形成されているため、イオン注入の制御性が悪いという問題が生じる。すなわち、この段差構造を介してシリコン基板１０１に水素を同じ深さで均一にイオン注入しようとすると、水素注入層を形成するための水素を、基板の奥深くへイオン注入しなければならず、その分だけイオン注入エネルギーを大きくしなければならないので、イオン注入深さの制御が難しくなり、シリコン層の厚さの制御性が悪くなり半導体装置の電気特性の制御性が悪くなるという問題がある。
すなわち、このような段差構造があるとシリコン基板１０１に水素注入層１１５を確実に形成できない結果、所定の厚さのシリコン層を有する半導体装置を製造することが極めて困難であるという問題がある。なお、段差構造があれば上記ＬＯＣＯＳ酸化膜を形成する手法に限らず同様の問題がある。
また、上述のように、素子分離領域及び活性領域が段差状に形成されているので、その上に形成される絶縁膜１１４の表面を平坦化するためには、絶縁膜１１４の厚みを大きくする必要がある。絶縁膜１１４の平坦化のためのＣＭＰ（Chemical Mechanical Polishing）研磨量が増大してしまうと共に、平坦化後の膜厚のばらつきも大きくなり易くなる。
本発明は、斯かる諸点に鑑みてなされたものであり、その目的とするところは、基体層に剥離層を確実に形成すると共に、剥離用物質のイオン注入を容易に制御できるようにすることにある。
上記の目的を達成するために、この発明では、素子分離用絶縁膜又はＬＯＣＯＳ酸化膜の表面を、第１領域の基体層の活性領域を覆う膜であるゲート酸化膜と同じ高さとし、前記基体層に剥離層を形成するようにした。
具体的には、本発明に係る半導体装置の製造方法は、活性領域が形成された複数の第１領域と、該各第１領域同士の間に設けられた第２領域とを有する基体層を備えた半導体装置の製造方法であって、前記活性領域を覆う膜の表面と高さが同じようになるように前記第２領域に素子分離用絶縁膜を形成する素子分離用絶縁膜形成工程と、前記素子分離用絶縁膜形成工程の後に、前記基体層に剥離用物質をイオン注入して剥離層を形成する剥離層形成工程と、前記剥離層に沿って前記基体層の一部を分離する分離工程とを備え、前記第１領域には、ＭＯＳトランジスタが形成され、前記活性領域を覆う膜は、ゲート酸化膜であり、前記ゲート酸化膜の表面に、前記ＭＯＳトランジスタのゲート電極を形成する工程を備えている。
また、本発明に係る半導体装置の製造方法は、活性領域が形成された複数の第１領域と、該各第１領域同士の間に設けられた第２領域とを有する基体層を備えた半導体装置の製造方法であって、前記第２領域における前記基体層の表面に対し、予め溝部を形成する溝部形成工程と、前記溝部に対し、前記活性領域を覆う膜の表面と同じ高さになるように、ＬＯＣＯＳ法によりＬＯＣＯＳ酸化膜を形成するＬＯＣＯＳ酸化膜形成工程と、前記ＬＯＣＯＳ酸化膜形成工程の後に、前記基体層に剥離用物質をイオン注入して剥離層を形成する剥離層形成工程と、前記剥離層に沿って前記基体層の一部を分離する分離工程とを備え、前記第１領域には、ＭＯＳトランジスタが形成され、前記活性領域を覆う膜は、ゲート酸化膜であり、前記ゲート酸化膜の表面に、前記ＭＯＳトランジスタのゲート電極を形成する工程を備えている。
また、本発明に係る半導体装置の製造方法は、活性領域が形成された複数の第１領域と、該各第１領域同士の間に設けられた第２領域とを有する基体層を備えた半導体装置の製造方法であって、前記第２領域に対し、ＬＯＣＯＳ法によりＬＯＣＯＳ酸化膜を形成するＬＯＣＯＳ酸化膜形成工程と、前記第２領域における前記ＬＯＣＯＳ酸化膜の表面を、前記活性領域を覆う膜の表面と同じ高さに平坦化する平坦化工程と、前記平坦化工程の後に、前記基体層に剥離用物質をイオン注入して剥離層を形成する剥離層形成工程と、前記剥離層に沿って前記基体層の一部を分離する分離工程とを備え、前記第１領域には、ＭＯＳトランジスタが形成され、前記活性領域を覆う膜は、ゲート酸化膜であり、前記ゲート酸化膜の表面に、前記ＭＯＳトランジスタのゲート電極を形成する工程を備えている。
また、本発明に係る半導体装置の製造方法は、活性領域が形成された複数の第１領域と、該各第１領域同士の間に設けられた第２領域とを有する基体層を備えた半導体装置の製造方法であって、前記第２領域における前記基体層の表面に対し、予め溝部を形成する溝部形成工程と、前記溝部を素子分離用絶縁膜で充填した後、前記活性領域を覆う膜の表面と、前記第２領域の前記素子分離領用絶縁膜の表面とが同じ高さになるように平坦化する平坦化工程と、前記平坦化工程の後に、前記基体層に剥離用物質をイオン注入して剥離層を形成する剥離層形成工程と、前記剥離層に沿って前記基体層の一部を分離する分離工程とを備え、前記第１領域には、ＭＯＳトランジスタが形成され、前記活性領域を覆う膜は、ゲート酸化膜であり、前記ゲート酸化膜の表面に、前記ＭＯＳトランジスタのゲート電極を形成する工程を備えている。
前記第１領域の基体層と、前記素子分離用絶縁膜とを覆う平坦化膜を形成する平坦化膜形成工程と、前記平坦化膜に基板を貼り付ける貼付工程とを備え、前記貼付工程は、前記分離工程の前に行われるようにしてもよい。
前記第１領域の基体層と、前記ＬＯＣＯＳ酸化膜とを覆う平坦化膜を形成する平坦化膜形成工程と、前記平坦化膜に基板を貼り付ける貼付工程とを備え、前記貼付工程は、前記分離工程の前に行われるようにしてもよい。
前記素子分離用絶縁膜に、前記ＭＯＳトランジスタのゲート電極に接続されるゲート配線層を形成する工程とを備えていてもよい。
前記ＬＯＣＯＳ酸化膜に、前記ＭＯＳトランジスタのゲート電極に接続されるゲート配線層を形成する工程とを備えていてもよい。
前記基板は、ガラス基板であることが好ましい。
前記基体層は、シリコン層であってもよい。
前記剥離用物質は、水素であることが好ましい。
前記ＭＯＳトランジスタのソース領域又はドレイン領域に接続される導電部を形成する導電部形成工程を備え、前記導電部形成工程は、前記貼付工程の前に行われるようにしてもよい。
前記ＭＯＳトランジスタのソース領域又はドレイン領域に接続される導電部を形成する導電部形成工程を備え、前記導電部形成工程は、前記貼付工程の後に行われるようにしてもよい。
−作用−
次に、本発明の作用について説明する。
本発明に係る半導体装置の製造方法では、第１領域には、ＭＯＳトランジスタを形成する。例えば、溝部形成工程において、第２領域における基体層の表面に予め溝部を形成し、続いて、ＬＯＣＯＳ酸化膜等の素子分離用絶縁膜形成工程において、前記溝部にＬＯＣＯＳ酸化膜等の素子分離用絶縁膜を形成する等して、ＬＯＣＯＳ酸化膜等の素子分離用絶縁膜を、前記活性領域を覆う膜であるゲート酸化膜の表面と同じ高さになるように形成する。ゲート酸化膜の表面には、ＭＯＳトランジスタのゲート電極を形成する。その後、剥離層形成工程において、前記基体層に剥離用物質をイオン注入する。このことにより、前記基体層には、剥離用物質を含む剥離層が形成される。このとき、第１領域において活性領域を覆う膜の表面と、ＬＯＣＯＳ酸化膜等の素子分離用絶縁膜の表面とが同じ高さに形成されているため、イオン注入を行う際の注入深さを浅く設定することが可能となり、そのため前記基体層に剥離用物質を均一な深さに制御性良くイオン注入することが可能となる。その結果、イオン注入を容易に制御して、前記基体層に剥離層を確実に形成できることとなる。
その後、分離工程では、前記剥離層形成工程で形成された剥離層に沿って、前記基体層の一部が分離される。前記基体層がシリコン層であり、前記剥離用物質が水素であることにより、好適に基体層の一部は分離される。以上のようにして、半導体装置は製造される。
ところで、平面状の基体層の表面に対し、ＬＯＣＯＳ法によってＬＯＣＯＳ酸化膜を形成すると、例えば図３３に示すように、ＬＯＣＯＳ酸化膜１１２は、基板１０１の表面から上下両側に広がって成長し、そのＬＯＣＯＳ酸化膜１１２の周縁部にバーズビーク１２０が形成される。バーズビーク１２０は、ＬＯＣＯＳ酸化膜１１２の厚みが、第２領域から第１領域へ向かって徐々に薄くなっており、鳥のくちばしのような断面形状になっている。このように、バーズビーク１２０は、充分な厚みを有しておらず前記各第１領域同士の間を確実に分離する機能を有していない。したがって、装置全体の小型化の観点から、そのバーズビーク１２０の長さ（第２領域から第１領域へ向かう方向の長さ）はなるべく短いことが好ましい。
これに対し、ＬＯＣＯＳ酸化膜形成工程よりも前に溝部形成工程を行い、ＬＯＣＯＳ酸化膜が形成される基体層の表面に予め溝部を形成することにより、活性領域を覆う膜の表面と同じ高さになるように、その溝部内にＬＯＣＯＳ酸化膜を形成することが可能となる。すなわち、ＬＯＣＯＳ酸化膜の厚みを、平面上の基板表面に形成する場合に比べて約半分にできるため、バーズビークの長さもそれに応じて短くすることができる。
また、本発明に係る半導体装置の製造方法では、ＬＯＣＯＳ酸化膜形成工程において、基体層の第２領域に対し、ＬＯＣＯＳ法によりＬＯＣＯＳ酸化膜を形成する。続いて、前記ＬＯＣＯＳ酸化膜に対して平坦化工程を行う。このことにより、ＬＯＣＯＳ酸化膜の表面は、活性領域を覆う膜の表面と同じ高さになる。その後、上記製造方法と同様に、剥離層形成工程及び分離工程を行う。このことにより、上記製造方法と同様に、イオン注入を容易に制御して、前記基体層に剥離層を確実に形成することが可能となる。
また、本発明に係る半導体装置の製造方法では、第２領域の基体層の表面に、予め溝部を形成し、その後、溝部を素子分離用絶縁膜で充填した後、続いて、前記素子分離用絶縁膜に対して平坦化を行う。このことにより、素子分離用絶縁膜の表面は、活性領域を覆う膜の表面と同じ高さになる。
このことにより、上記製造方法と同様に、イオン注入を容易に制御して、前記基体層に剥離層を確実に形成することが可能となる。
また、平坦化膜形成工程では、第１領域の基体層と、素子分離用絶縁膜又はＬＯＣＯＳ酸化膜とを覆う平坦化膜が形成され、前記分離工程の前に行われる貼付工程では、前記平坦化膜に基板が貼り付けられる。
また、例えば、ＬＯＣＯＳ酸化膜には、ＭＯＳトランジスタのゲート電極に接続されるゲート配線層が形成される。また、ＭＯＳトランジスタのソース領域又はドレイン領域に接続される導電部を形成する導電部形成工程は、前記貼付工程の前又は後に行われる。
本発明によれば、ＭＯＳトランジスタが形成される第１領域において、活性領域を覆う膜であるゲート酸化膜の表面と、素子分離用絶縁膜又はＬＯＣＯＳ酸化膜の表面とは、予め同じ高さに形成されているため、半導体層の第１領域及び第２領域の双方に対し、より均一に剥離用物質をイオン注入することができる。その結果、剥離用物質の半導体層へのイオン注入を容易に制御することができるため、半導体層に剥離層を精度良く形成し、半導体層の一部を確実に分離し、制御性良くシリコン層を形成することができる。
以下、本発明の実施形態を図面に基づいて詳細に説明する。尚、本発明は、以下の実施形態に限定されるものではない。
《発明の実施形態１》
図１〜図１４は、本発明に係る半導体装置及びその製造方法の実施形態１を示す断面図である。
本実施形態では、説明をわかり易く簡素化するため、１個のＮＭＯＳトランジスタについて説明する。ＰＭＯＳトランジスタについては示さないが、イオン注入時の不純物導電型を適宜変更することでＮＭＯＳトランジスタと同様に形成できる。また、半導体装置は複数個のＮＭＯＳトランジスタ及びＰＭＯＳトランジスタが同一半導体基板上に作り込まれた構造となっている。
図１は、半導体装置Ｓを模式的に示す断面図である。半導体装置Ｓは、基板Ｋと、高密度且つ高精度に形成された半導体デバイス部Ｔとにより構成されている。そして、半導体デバイス部Ｔは、ＮＭＯＳトランジスタを有し、基板Ｋ上に１つから複数個設けられている。
上記基板Ｋは、ガラス基板２４のことである。
上記半導体デバイス部Ｔは、保護膜２５、基体層１、活性領域３０、ＬＯＣＯＳ酸化膜５、ゲート酸化膜７、ゲート電極８、ゲート配線層９、サイドウォール１３、層間絶縁膜１７、１８、２０、ソース電極２２ｓ、ドレイン電極２２ｄ、及び絶縁膜２３を備え、チャネル領域３１および低濃度不純物領域１２によってＬＤＤ（Lightly Doped Drain）構造を有するＭＯＳトランジスタ（ＮＭＯＳトランジスタ）を構成している。
すなわち、上記絶縁膜２３は、図１に示すように、ガラス基板２４の上に積層されている。この絶縁膜２３の上には、第３層間絶縁膜２０、第２層間絶縁膜１８、第１層間絶縁膜１７が、この順に積層されている。さらに、上記第１層間絶縁膜１７の上には、ＬＯＣＯＳ酸化膜５及びゲート酸化膜７を介して基体層１であるシリコン層１が積層されている。このシリコン層１の上には、上記保護膜２５が設けられている。なお、基体層１に用いられているシリコンは一例であって他の物質であっても半導体が形成できるものであれば良い。
上記ゲート電極８は、第１層間絶縁膜１７とゲート酸化膜７との間に形成されている。すなわち、図１に示すように、第２層間絶縁膜１８には凹部１８ａが形成され、この凹部１８ａの表面に沿って第１層間絶縁膜１７が凹状に形成されている。上記ゲート電極８は、凹部１８ａの内部に第１層間絶縁膜１７を介して設けられている。また、ゲート電極８の左右側面には、サイドウォール１３がそれぞれ形成されている。そして、サイドウォール１３及びゲート電極８の上面は、第１層間絶縁膜１７の第２領域Ｒ２（詳細は後述する）の上面と同じ平面を構成している。
また、上記第２層間絶縁膜１８には、図１に示すように凹部１８ｂが形成され、この凹部１８ｂの表面に沿って第１層間絶縁膜１７が凹状に形成されている。上記ゲート配線層９は、凹部１８ｂの内部に第１層間絶縁膜１７を介して設けられ、ゲート電極８に接続されている。
そして、上記第１層間絶縁膜１７、ゲート電極８及びゲート配線層９の上方には、上記シリコン層１が設けられている。シリコン層１は、図１に示すように、活性領域３０が形成された複数の第１領域Ｒ１と、該各第１領域Ｒ１同士の間に設けられた第２領域Ｒ２とを有している。
シリコン層１の第１領域Ｒ１には、上記活性領域３０が形成されている。活性領域３０は、ゲート電極８の上方に形成されたチャネル領域３１と、チャネル領域３１の外側であってサイドウォール１３の上方に形成された低濃度不純物領域１２と、低濃度不純物領域１２の外側に形成された高濃度不純物領域１６とにより構成されている。
チャネル領域３１には、例えばホウ素等のＰ型不純物元素が１〜５×１０１７ｃｍ−３程度の濃度になるように注入されている。低濃度不純物領域１２及び高濃度不純物領域１６には、リン等のＮ型不純物元素が注入されており、低濃度不純物領域１２は例えば１〜５×１０１８ｃｍ−３程度、高濃度不純物領域１６は１×１０１９〜１×１０２０ｃｍ−３程度のように、低濃度不純物領域１２は高濃度不純物領域１６よりも低い濃度で形成されている。すなわち、活性領域３０における不純物濃度は、チャネル領域３１、低濃度不純物領域１２、及び高濃度不純物領域１６の順に高くなっている。
上記各高濃度不純物領域１６の一方はドレイン領域１６ｄを構成する一方、他方がソース領域１６ｓを構成している。さらに、ドレイン領域１６ｄにはドレイン電極２２ｄが接続されると共に、ソース領域１６ｓにはソース電極２２ｓが接続されている。
すなわち、図１に示すように、ドレイン領域１６ｄ及びソース領域１６ｓの下方には、ゲート酸化膜７、第１層間絶縁膜１７、第２層間絶縁膜１８、及び第３層間絶縁膜２０を上下に貫通するコンタクトホール２１がそれぞれ形成されている。また、絶縁膜２３には、上記コンタクトホール２１に連通する凹溝２３ａが形成されている。こうして、コンタクトホール２１内に金属等の導電材料が充填されることにより、ドレイン電極２２ｄ及びソース電極２２ｓが形成されると共に、凹溝２３ａ内に導電材料が充填されることにより、ドレイン配線及びソース配線が形成されている。
上記シリコン層１の第１領域Ｒ１の下面には、絶縁膜であるゲート酸化膜７が積層されている。言い換えれば、ゲート酸化膜７は、シリコン層１と、ゲート電極８、サイドウォール１３及び第１層間絶縁膜１７との間に介在されている。つまり、ゲート酸化膜７の下方には、ゲート電極８が形成されている。
一方、第２領域Ｒ２におけるシリコン層１の下側の表面には、溝部３５が形成されている。溝部３５は、第２領域Ｒ２のそれぞれの全域に亘って形成されている。そして、溝部３５には、ＬＯＣＯＳ法により形成されたＬＯＣＯＳ酸化膜５が設けられている。ＬＯＣＯＳ酸化膜５の表面（この例では下面）は、ゲート酸化膜７の表面（この例では下面）と同じ高さに形成されている。このＬＯＣＯＳ酸化膜５の表面に、上記ゲート配線層９が形成されることとなる。ＬＯＣＯＳ酸化膜５は、上記第１領域Ｒ１のシリコン層１と共に、上記第２層間絶縁膜１８及び第３層間絶縁膜２０を介して、平坦化膜である絶縁膜２３により覆われている。
上記シリコン層１の上側（つまり、活性領域３０と反対側）の一部は、例えば水素等の剥離用物質がイオン注入されることにより形成された剥離層（図示せず）に沿って分離されている。その後、上記シリコン層１の上面は、機械研磨やエッチング等によりさらに薄膜化されている。
半導体装置Ｓは、以上のように、シリコン層１における第１領域Ｒ１にＭＯＳトランジスタが形成された構成となっている。尚、半導体装置Ｓは、ガラス基板２４に対して、半導体デバイス部Ｔの構造が上下に反転した構造であってもよい。
−製造方法−
次に、本発明に係る半導体装置Ｓの製造方法について、図１〜図１４を参照して説明する。
本実施形態の製造方法は、溝部形成工程と、ＬＯＣＯＳ酸化膜形成工程（素子分離用絶縁膜形成工程）と、イオン注入工程と、ゲート電極形成工程と、ゲート配線層形成工程と、活性化工程と、層間絶縁膜平坦化工程と、剥離層形成工程と、導電部形成工程と、平坦化膜形成工程と、貼付工程と、分離工程とを備えている。
まず、溝部形成工程では、図２、図３に示すように、第２領域Ｒ２におけるシリコン基板１の表面に対し、予め溝部３５を形成する。この溝部３５の形成は、まず、図２に示すように、シリコン基板１に対し、１０００℃程度の酸素雰囲気中で高温熱処理を行うことにより、３０ｎｍ程度の厚みの熱酸化膜２を形成する。続いて、ＣＶＤ法等により、２００ｎｍ程度の厚みの窒化膜３を形成する。
その後、図３に示すように、後述のＬＯＣＯＳ酸化膜を形成するために、レジスト４をマスクとして、上記窒化膜３及び熱酸化膜２のパターニングを行うと共に、シリコン基板１を８０ｎｍ程度エッチングすることにより溝部３５を形成する。すなわち、シリコン基板１の第１領域Ｒ１は、レジスト４によりマスクされてエッチングされないが、シリコン基板１の第２領域Ｒ２は、エッチングされることとなる。
次に、ＬＯＣＯＳ酸化膜形成工程では、図４に示すように、溝部３５に対し、熱酸化膜２の表面（後に形成されるゲート酸化膜７の表面）と同じ高さになるように、素子分離用絶縁膜であるＬＯＣＯＳ酸化膜をＬＯＣＯＳ法により形成する。すなわち、レジスト４を除去した後に、窒化膜３をマスクとして酸素雰囲気中で高温熱処理による熱酸化を行う。このことにより、素子分離のためのＬＯＣＯＳ酸化膜５が２００ｎｍ程度の厚みに形成される。このとき、酸化により消費されるシリコン層１の膜厚は、ＬＯＣＯＳ酸化膜５の４５％程度であるので、形成されたＬＯＣＯＳ酸化膜５の表面は、熱酸化膜２の表面と略同じ高さに揃えることができる。なお、ＬＯＣＯＳ酸化膜５の窒化膜３と接している部分は窒化膜３に沿うように僅かに盛り上がるが、高さが低いためイオン注入に対する影響は小さく問題にならない。
続いて、第１のイオン注入工程を行う。この工程では、図５に示すように、窒化膜３を除去した後、Ｐ−ウェル６０を形成するために、不純物元素６１をイオン注入により導入する。不純物元素６１は、例えばホウ素元素とし、注入エネルギーを５０〜２００ＫｅＶとし、ドーズ量を１〜１０×１０１２ｃｍ−２程度とする。Ｐ−ウェル６０形成のためのイオン注入は、注入エネルギーおよびドーズ量を適宜変えて複数回行っても良い。次に、ＮＭＯＳトランジスタのしきい値電圧を調整するために、不純物元素６をＮＭＯＳトランジスタ形成領域（つまり、活性領域３０となる領域）にイオン注入等により導入する。不純物元素６は、例えばホウ素元素とし、注入エネルギーを１０〜３０ＫｅＶとし、ドーズ量を１〜５×１０１２ｃｍ−２程度とする。尚、Ｐ−ウェル形成工程は必須ではなく、省略しても良い。
次に、ゲート電極形成工程及びゲート配線層形成工程を行う。この工程では、ゲート酸化膜７の表面にＭＯＳトランジスタのゲート電極８を形成すると共に、ＬＯＣＯＳ酸化膜５上に、ＭＯＳトランジスタのゲート電極８に接続されるゲート配線層９を形成する。
図６に示すように、ＮＭＯＳトランジスタ形成領域（後の活性領域３０）の上の３０ｎｍ程度の厚みの熱酸化膜２をウェットエッチング等により一旦除去した後に、酸素雰囲気中で１０００℃程度の熱処理を行って、シリコン基板１の上にゲート酸化膜７を１０〜２０ｎｍ程度の厚みに形成する。したがって、ゲート酸化膜７及びＬＯＣＯＳ酸化膜５の表面は、略同じ高さとなっている。
続いて、上記ゲート酸化膜７及びＬＯＣＯＳ酸化膜５の表面に対し、ＣＶＤ法等によりポリシリコンを堆積して２００〜３００ｎｍ程度の厚みに形成する。このポリシリコン層に、リン等のＮ型不純物を拡散させ、又はイオン注入等により導入することにより、Ｎ型ポリシリコン層とする。その後、このＮ型ポリシリコン層に対してフォト工程及びエッチング工程を行うことにより、ゲート酸化膜７上にゲート電極８をパターン形成する一方、ＬＯＣＯＳ酸化膜５上にゲート配線層９をパターン形成する。ゲート電極８及びゲート配線層９は、同時に形成される。
次に、第２のイオン注入工程を行う。この工程では、図７に示すように、少なくともＮＭＯＳトランジスタ形成領域（後の活性領域３０）の上方で開口するレジスト１０を形成した後に、ゲート電極８をマスクとしてＮ型不純物１１をイオン注入する。このことにより、低濃度不純物領域１２を形成する。Ｎ型不純物１１は、例えばリン元素とし、そのイオン注入条件は、例えばドーズ量５×１０１２〜５×１０１３ｃｍ−２程度とする。
続いて、第３のイオン注入工程を行う。この工程では、図８に示すように、レジスト１０を除去した後に、ゲート電極８及びゲート配線層９の側壁部分にＳｉＯ２等のサイドウォール１３を形成する。その後、少なくともＮＭＯＳトランジスタ形成領域（後の活性領域３０）の上方で開口するレジスト１４を形成した後に、ゲート電極８及びサイドウォール１３をマスクとしてＮ型不純物１５をイオン注入する。このことにより、高濃度不純物領域１６を形成する。
その後、活性化工程では、図９に示すように、第１層間絶縁膜１７を１００ｎｍ程度の厚みで形成した後に、熱処理によってイオン注入等によりシリコン基板１に導入された不純物元素の活性化を行う。熱処理としては例えば９００℃で１０分間の処理を行う。このことにより、活性領域３０が形成される。
次に、層間絶縁膜平坦化工程を行う。この工程では、図１０に示すように、第２層間絶縁膜１８を第１層間絶縁膜１７の上に堆積した後に、例えばＣＭＰ（Chemical Mechanical Polishing）等により表面を平坦化する。尚、表面を平坦化する方法は、ＣＭＰに限らない。また、上記活性化工程において、第１層間絶縁膜１７の厚みを予め大きく形成し、ＣＭＰ等により平坦化することによって、第２層間絶縁膜１８の形成を省略するようにしてもよい。
続いて、剥離層形成工程では、図１１に示すように、剥離用物質である水素元素１９をイオン注入によりシリコン基板１の内部に導入する。注入条件としては、例えばドーズ量を１〜５×１０１６ｃｍ−２、注入エネルギーを５０〜２００ＫｅＶとする。尚、水素元素１９だけでなく、他の元素を共に導入してもよい。このとき、ゲート電極８とゲート配線層９とを同じ高さの面から形成しているため第２層間絶縁膜１８の厚さを薄くできることから、イオン注入深さは比較的浅いものでよい。従って、注入時のばらつきが少なくシリコン基板１の表面から一定の深さに比較的正確に各種イオンを注入することができる。こうして、シリコン基板１には、水素注入層である剥離層３２が形成される。本実施形態では、剥離層形成工程は、ＬＯＣＯＳ酸化膜形成工程の後に行われる。
その後、導電部形成工程では、ＭＯＳトランジスタのソース領域又はドレイン領域に接続される導電部２２ｄ，２２ｓを形成する。すなわち、図１２に示すように、上記第２層間絶縁膜１８の表面に、第３層間絶縁膜２０を形成する。さらに、上記活性領域３０のドレイン領域１６ｄ及びソース領域１６ｓの上方位置に、ゲート酸化膜７、第１〜第３層間絶縁膜１７，１８，２０を上下に貫通するコンタクトホール２１をそれぞれ形成する。次に、金属電極材料を堆積させパターニングすることにより、コンタクトホール２１の内部に導電材料を充填すると共に、導電部であるドレイン電極２２ｄ及びソース電極２２ｓを形成する。
次に、平坦化膜形成工程では、図１３に示すように、上記第３層間絶縁膜２０の上に絶縁膜２３を形成した後に、ＣＭＰ等により表面を平坦化する。このことにより、第１領域Ｒ１のシリコン層１及びＬＯＣＯＳ酸化膜５は、平坦化膜である絶縁膜２３によりを覆われることとなる。
続いて、貼付工程では、シリコン基板１をダイシング等によって所望の大きさに分断し、絶縁膜２３の表面をＲＣＡ洗浄等により表面洗浄した後に、この絶縁膜２３の表面にガラス基板２４を貼り付ける。このように、本実施形態では、貼付工程は、導電部形成工程の後に行われる。
次に、分離工程では、図１４に示すように、６００℃程度の熱処理を行うことにより、シリコン基板１の一部（つまり、シリコン基板１における剥離層３２を介して活性領域３０と反対側の部分）を、剥離層３２に沿って分離して除去する。その結果、ガラス基板２４上には、上記シリコン基板１の一部がシリコン層１として残ることとなり、シリコン基板１上に形成されていた半導体デバイス部Ｔが、ガラス基板２４上に移されることとなる。このように、本実施形態では、分離工程は、貼付工程の後に行われる。
その後、図１に示すように、水素元素１９（つまり、剥離層３２の一部）を含むシリコン層１の一部を、エッチング等により除去する。エッチングは、ドライエッチングやウェットエッチング、又はその両方を組み合わせることが可能である。ただし、ドライエッチングのみによると、シリコン層１の表面にエッチングダメージが入る恐れがあるため、ドライエッチング後に適当なウェットエッチングを行うことが好ましい。続いて、水素元素１９が除去されたシリコン層１の表面を保護するために、酸化膜等の保護膜２５を形成する。尚、水素元素１９を含んだシリコン層１のエッチングに引き続いて、ＬＯＣＯＳ酸化膜５が露出するまでシリコン層１をエッチングすることにより、素子分離を行うようにしても良い。また、水素元素１９を含んだシリコン層１のエッチングに引き続いて、活性領域３０が露出するまでシリコン層１をエッチングして、素子分離を行うようにしても良い。
以上のようにして、半導体装置Ｓは製造される。
−実施形態１の効果−
したがって、この実施形態１によると、シリコン基板１の第２領域Ｒ２に溝部３５を形成して、第２領域Ｒ２の溝部３５に形成するＬＯＣＯＳ酸化膜５の表面を、活性領域３０の上のゲート酸化膜７の表面と同じ高さに形成するようにしたので、模式図である図１５に矢印で示すように、シリコン層１の第１領域Ｒ１及び第２領域Ｒ２の双方に対し、同じ深さに比較的均一に剥離用物質である水素１９をイオン注入することができる。その結果、水素１９のシリコン層１へのイオン注入を容易に制御できるため、シリコン層１に剥離層３２精度良く形成し、シリコン層１の一部を確実に分離することができる。
さらに、予め溝部３５を形成することにより、ＬＯＣＯＳ酸化膜５を、平面上のシリコン層１に形成する従来の場合に比べて、約半分の厚みに形成することができる。したがって、バーズビークの長さを短くできるため、素子分離に要する第２領域の面積を小さくすることができる。その結果、ＭＯＳトランジスタ等の素子を高密度に形成することができ、半導体回路の集積度の向上を図ることができる。
さらに、ガラス基板２４ではなく、シリコン基板１上でＭＯＳトランジスタを形成できるため、ガラスの融点よりも高い温度での処理が可能となり、ガラス基板上には直接に形成できないサブミクロンデバイスを形成することが可能となる。また、近年、表示面積の大型化に伴って、ガラス基板も大型化する傾向にあるが、大型ガラス基板はシリコン基板よりも非常に大きいため、シリコン基板で行われるＣＭＰ技術をそのまま適用することはできない。これに対して、本実施形態では、ガラス基板２４に貼り付ける前に、予めシリコン基板１上でＣＭＰ等による平坦化処理を施すことができる。
また、水素注入時点でのゲート電極８上の絶縁膜１８の平坦化が容易になり、絶縁膜１８の膜厚も薄くできるので、その膜厚のばらつきを抑制することができる。加えて、水素を注入する深さも浅くできるので、注入深さの制御性もさらに向上し、シリコン層の膜厚制御性が向上する。
なお、実施形態１では素子分離の方法としてＬＯＣＯＳ法の場合を示したが、それ以外の方法（例えば、エッチバック、ＣＭＰ平坦化技術、トレンチアイソレーション等）によって、シリコン基板１の第１領域Ｒ１と第２領域Ｒ２との高さを合わせることで同様の効果を得ることが可能である。
《発明の実施形態２》
図１６〜図１８は、本発明に係る半導体装置の実施形態２を示す断面図である。尚、図１〜図１４と同じ部分については、同じ符号を付して、その詳細な説明は省略する。
本実施形態では、半導体装置Ｓは、ガラス基板２４に予め形成された電気素子４１に接続されている。
図１６に示すように、ガラス基板２４には、電気素子４１が設けられている。電気素子４１は、例えば、薄膜トランジスタ等の能動素子や、抵抗素子、容量素子、コイル素子等の受動素子、あるいは配線等により構成されている。
上記ガラス基板２４には、電気素子４１を覆うＳｉＯ２等の第４層間絶縁膜４２が積層されている。そして、この第４層間絶縁膜４２の上に、上記実施形態１と同様に、絶縁膜２３、第３層間絶縁膜２０、第２層間絶縁膜１８、第１層間絶縁膜１７、ゲート電極８、ゲート配線層９、ＬＯＣＯＳ酸化膜５、活性領域３０を有するシリコン層１が形成されている。
本実施形態では、ゲート電極８及びゲート配線層９と同じ層に、電極層４３が設けられている。電極層４３は、ゲート電極８及びゲート配線層９と同様に形成されている。電極層４３は、コンタクトホール４４及びメタル電極部４５を介して、ソース電極２２ｓに接続されている。
また、第２領域Ｒ２のシリコン層１は、ＬＯＣＯＳ酸化膜５の表面から除去されている。そして、第４層間絶縁膜４２、シリコン層１、及びＬＯＣＯＳ酸化膜５等は、第５層間絶縁膜４６により覆われている。第５層間絶縁膜４６は、上記第１〜第３層間絶縁膜１７，１８，２０及び絶縁膜２３の側面も被覆している。
上記電気素子４１、電極層４３、及びゲート配線層９の上方には、それぞれコンタクトホール４７，４８，４９が形成されている。コンタクトホール４７は、電気素子４１の上方位置で第４層間絶縁膜４２及び第５層間絶縁膜４６を上下に貫通するように形成されている。コンタクトホール４８は、電極層４３の上方位置でＬＯＣＯＳ酸化膜５及び第５層間絶縁膜４６を上下に貫通するように形成されている。コンタクトホール４９は、ゲート配線層９の上方位置でＬＯＣＯＳ酸化膜５及び第５層間絶縁膜４６を上下に貫通するように形成されている。
上記第５層間絶縁膜４６の上には、第１配線部５１と第２配線部５２とが形成されている。第１配線部５１は、コンタクトホール４７及びコンタクトホール４８を介して電気素子４１と電極層４３とを接続している。一方、第２配線部５２は、コンタクトホール４７及びコンタクトホール４９を介して電気素子４１とゲート配線層９とを接続している。
以上のようにして、半導体装置Ｓは構成されている。そして、例えば、一方の電気素子４１から第１配線部５１、電極層４３、メタル電極部４５、及びソース電極２２ｓを介して、活性領域３０のソース領域１６ｓにソース信号を供給するようになっている。また、例えば、他方の電気素子４１から第２配線部５２及びゲート配線層９を介して、ゲート電極８にゲート信号を供給するようになっている。
−製造方法−
次に、本実施形態の半導体装置Ｓの製造方法について、図１６〜図１７を参照して説明する。
本実施形態の製造方法は、上記実施形態１における溝部形成工程から分離工程まで（図２〜図１４）と同様の工程を備えている。尚、電極層４３、コンタクトホール４４、及びメタル電極部４５の形成方法は、上記ゲート電極８、コンタクトホール２１、及びソース電極２２ｓとそれぞれ同様であるため、省略する。
本実施形態の製造方法は、上記各工程に加え、さらに貼り合わせ工程と、除去工程と、被覆工程と、配線部形成工程とを備えている。
貼り合わせ工程では、図１７に示すように、平坦化膜である絶縁膜２３に対し、予め電気素子４１及び第４層間絶縁膜４２が形成されたガラス基板２４を貼り合わせる。つまり、絶縁膜２３の表面を、ガラス基板２４の第４層間絶縁膜４２の表面に貼り付ける。
次に、除去工程では、水素元素１９を含んだシリコン層１の一部をエッチング等により取り除くと共に、ＬＯＣＯＳ酸化膜５が露出するまで、シリコン層１をエッチングして素子分離を行う。エッチングの方法としては、ドライエッチングや、ウエットエッチング、又はそれら両方を組み合わせることが可能である。ドライエッチングを行うと、シリコン層１の表面にダメージが入るので、そのダメージを取り除くためにウェットエッチングを行うことが望ましい。シリコン層１の膜厚は５０〜２００ｎｍ程度とする。尚、シリコン層１の除去方法としては、ＣＭＰを利用してもよい。
次に、被覆工程では、図１８に示すように、第４層間絶縁膜４２、シリコン層１、及びＬＯＣＯＳ酸化膜５の各上面と、第１〜第３層間絶縁膜１７，１８，２０及び絶縁膜２３の各側面とを被覆するように、第５層間絶縁膜４６を形成する。第５層間絶縁膜４６の厚みは、例えば５００ｎｍ程度とする。
その後、配線部形成工程では、図１６に示すように、まず、コンタクトホール４７，４８，４９を形成する。続いて、これらコンタクトホール４７，４８，４９に導電材料を充填すると共に、一方のコンタクトホール４７とコンタクトホール４８とを導電材料により接続して、第１配線部５１を形成する。また、他方のコンタクトホール４７とコンタクトホール４９とを導電材料により接続して、第２配線部５２を形成する。その後、図示を省略するが、シリコン窒化膜を形成して水素化処理を行う。以上により、半導体装置Ｓを製造する。
《発明の実施形態３》
図１９〜図２７は、本発明に係る半導体装置Ｓの実施形態３を示す断面図である。
本実施形態では、ゲート電極８及び活性領域３０を形成し、ガラス基板２４に貼り付けた後に、コンタクトホール２１や導電部２２等が形成されるようになっている。
そして、上記実施形態１では、ドレイン電極２２ｄ及びソース電極２２ｓを活性領域３０とガラス基板２４との間に形成したのに対し、この実施形態では、活性領域３０を介してガラス基板とは反対側に形成している。
すなわち、半導体装置Ｓは、ガラス基板２４の上に第２層間絶縁膜１８が積層されている。第２層間絶縁膜１８の上には、上記実施形態１と同様に、第１層間絶縁膜１７、ゲート電極８、ゲート配線層９、ＬＯＣＯＳ酸化膜５、活性領域３０を有するシリコン層１が設けられている。本実施形態では、上記シリコン層１には、ドレイン領域１６ｄ及びソース領域１６ｓの上方位置にそれぞれ高濃度不純物領域５５が形成されている。
上記シリコン層１は、第２領域Ｒ２においてＬＯＣＯＳ酸化膜５の表面から除去されている。そして、シリコン層１及びＬＯＣＯＳ酸化膜５は、第６層間絶縁膜５６により覆われている。
上記第６層間絶縁膜５６には、上記各高濃度不純物領域５５の上方位置にコンタクトホール２１がそれぞれ形成されている。コンタクトホール２１の内部には、導電材料が充填されることにより、ドレイン電極２２ｄ及びソース電極２２ｓが形成されている。
一方、上記ＬＯＣＯＳ酸化膜５及び第６層間絶縁膜５６には、上記ゲート配線層９の上方位置にコンタクトホール５７が形成されている。このコンタクトホール５７の内部には、導電材料が充填されることにより、電極５８が形成されている。
上記第６層間絶縁膜５６の上には、上記電極５８、ドレイン電極２２ｄ及びソース電極２２ｓを覆うシリコン窒化膜５９が積層されている。以上のようにして、半導体装置Ｓは構成されている。
−製造方法−
次に、本実施形態の半導体装置Ｓの製造方法について、図１９〜図２７を参照して説明する。
本実施形態の製造方法は、上記実施形態１における溝部形成工程から第３のイオン注入工程まで（図２〜図８）と同様の工程を備えている。
本実施形態の製造方法は、上記各工程に加え、さらに第４イオン注入工程と、活性化工程と、層間絶縁膜平坦化工程と、剥離層形成工程と、貼付工程と、分離工程と、除去工程と、導電部形成工程とを備えている。
第４イオン注入工程では、図２０に示すように、ゲート電極８及びサイドウォール１３の上方にレジストマスク６１を形成した後に、Ｎ型不純物６２を高濃度不純物領域１６（ドレイン領域１６ｄ及びソース領域１６ｓ）の下方領域へイオン注入して導入する。このことにより、図２１に示すような高濃度不純物領域５５を形成する。
このとき、高濃度不純物領域５５は、先に形成された高濃度不純物領域１６よりも深い位置に形成され、高濃度不純物領域１６と電気的に導通がとれるように、上記高濃度不純物領域１６に深さ方向で隣接して形成される。高濃度不純物領域５５は、後工程の貼付工程以降にＮＭＯＳトランジスタのソース領域１６ｓ及びドレイン領域１６ｄにメタル配線のコンタクトを接続し易くするためのものである。
例えばＮ型不純物６２は、イオン種をリンとし、注入エネルギーを４５ＫｅＶ、ドーズ量を２×１０１５ｃｍ−２とする第１回目のイオン注入と、同じくイオン種をリンとし、注入エネルギーを１００ＫｅＶ、ドーズ量を２×１０１５ｃｍ−２のとする第２回目のイオン注入とによって、上記シリコン基板１に導入される。このことにより、高濃度不純物領域１６から深さ約１７０ｎｍまでの領域に対して電気的に導通をとることができる。尚、高濃度不純物領域５５の形成工程は必須ではなく、省略してもよい。
次に、活性化工程では、図２１に示すように、上記レジストマスク６１を除去した後に、第１層間絶縁膜１７を１００ｎｍ程度の厚みに形成する。その後、熱処理によって上記シリコン基板１に導入された不純物元素の活性化を行う。熱処理としては例えば９００℃１０分の処理を行い、ランプ加熱やレーザー加熱を適用してもよい。
続いて、層間絶縁膜平坦化工程では、図２２に示すように、上記第１層間絶縁膜１７の上に絶縁膜を形成した後に、例えばＣＭＰ等により表面を平坦化して第２層間絶縁膜１８を形成する。尚、表面平坦化の方法は、ＣＭＰに限らない。また、上記活性化工程において、第１層間絶縁膜１７を厚めに形成した後にＣＭＰ等の平坦化を行うようにしてもよい。
その後、剥離層形成工程では、図２３に示すように、剥離用物質である水素元素１９を、イオン注入によりシリコン基板１に導入することによって、剥離層３２を形成する。イオン注入の条件は、例えばドーズ量を１〜５×１０１６ｃｍ−２、注入エネルギーを５０〜２００ＫｅＶとする。水素元素１９のイオン注入に引き続いて、他の元素（Ｈｅ、Ｎｅ、Ａｒ等の不活性元素等）を注入するようにしてもよい。
次に、貼付工程では、図２４に示すように、平坦化された上記第２層間絶縁膜１８の表面に、ガラス基板２４を貼り付ける。尚、図２４では、上下を反転して図示している。
続いて、分離工程では、図２５に示すように、６００℃程度で数分間以上の熱処理を行うことにより、剥離層３２における水素元素１９の注入ピーク付近でシリコン基板１の一部を分離する。このことにより、シリコン基板１における水素元素１９の注入ピーク付近から第２層間絶縁膜１８の間に形成された構造物が、ガラス基板２４側へ移されることとなる。
次に、除去工程では、図２６に示すように、上記水素元素１９の注入ピーク付近において水素注入によりイオン注入損傷を受けたシリコン層１を除去すると共に、ＬＯＣＯＳ酸化膜５が露出するまでシリコン層１をエッチングすることにより素子分離を行う。シリコン層１の除去方法としては、ドライエッチングや、ウエットエッチング又はそれらの双方を組み合わせることが可能である。ドライエッチングを行うと、シリコン層１の表面にダメージが入るので、それを取り除くためにウェットエッチングを行うことが望ましい。このとき、シリコン層１の膜厚は５０〜２００ｎｍ程度となる。尚、シリコン層１の除去方法としてＣＭＰを用いても良い。
その後、導電部形成工程では、図２７に示すように、まず、シリコン層１及びＬＯＣＯＳ酸化膜５の上に、ＣＶＤ法等により第６層間絶縁膜５６を７００ｎｍ程度の厚みに形成する。続いて、上記高濃度不純物領域５５の上方にコンタクトホール２１を形成すると共に、ゲート配線層９の上方にコンタクトホール５７を形成する。なお、コンタクトホール２１を高濃度不純物領域１６まで開口しても良い。その後、コンタクトホール２１に導電材料を充填することにより、ソース電極２２ｓ及びドレイン電極２２ｄを形成する一方、コンタクトホール５７に導電材料を充填することにより、メタル電極５８を形成する。このように、導電部形成工程は、貼付工程の後に行われる。
尚、第６層間絶縁膜５６の表面から、高濃度不純物領域５５までの深さと、ゲート配線層９までの深さとの差が大きい場合には、各コンタクトホール２１，５７の形成を別個に行うようにしてもよい。
続いて、図１に示すように、シリコン窒化膜５９を第６層間絶縁膜５６の表面に２００ｎｍ程度の厚みに形成した後、水素化処理を行う。以上により、半導体装置Ｓを製造する。
《その他の実施形態》
上記実施形態では、シリコン基板１に予め溝部３５を形成するようにしたが、本発明はこれに限定されるものではない。すなわち、溝部３５を形成しないで、平面状のシリコン基板１の表面に、直接にＬＯＣＯＳ酸化膜５をＬＯＣＯＳ法により形成するようにしてもよい。この場合、ＬＯＣＯＳ酸化膜５は、活性領域を覆うゲート酸化膜７等の膜の表面から突出して形成されるため、平坦化することが必要となる。
すなわち、半導体装置の製造方法は、シリコン層１の第２領域Ｒ２に対しＬＯＣＯＳ酸化膜５を形成するＬＯＣＯＳ酸化膜形成工程と、第２領域Ｒ２におけるＬＯＣＯＳ酸化膜５の表面を、活性領域３０を覆うゲート酸化膜７の表面と同じ高さに平坦化する平坦化工程を備えている。このようにしても、上記各実施形態と同様の効果を得ることができる。ただし、ＬＯＣＯＳ酸化膜５の平坦化工程を省略できる点で、上記各実施形態のように溝部３５を形成することが好ましい。
また、シリコン基板１に予め溝部３５を形成した後、酸化膜等の素子分離用絶縁膜を基板上に堆積させ、その後、ＣＭＰやエッチング等によって活性領域３０を覆うゲート酸化膜７の表面と同じ高さになるように平坦化工程を行うことにより、上記各実施形態と同様の効果を得ることができる。平坦化工程が増える反面、ＬＯＣＯＳ酸化膜のバーズビークが形成されないので、半導体回路の集積度を向上できる利点がある。
以上説明したように、本発明は、ＬＯＣＯＳ酸化膜等の素子分離用絶縁膜を有する半導体装置の製造方法について有用であり、特に、剥離層を確実に形成すると共に、剥離用物質のイオン注入を容易に制御でき、シリコン層の膜厚制御性を向上させる場合に適している。
実施形態１の半導体装置を示す断面図である。 溝部形成工程において窒化膜を形成した状態を示す断面図である。 溝部形成工程における溝部を形成した状態を示す断面図である。 ＬＯＣＯＳ酸化膜形成工程を示す断面図である。 第１イオン注入工程を示す断面図である。 ゲート電極形成工程及びゲート配線層形成工程を示す断面図である。 第２イオン注入工程を示す断面図である。 第３イオン注入工程を示す断面図である。 活性化工程を示す断面図である。 層間絶縁膜平坦化工程を示す断面図である。 剥離層形成工程を示す断面図である。 導電部形成工程を示す断面図である。 平坦化膜形成工程及び貼付工程を示す断面図である。 分離工程を示す断面図である。 水素のイオン注入を模式的に示す説明図である。 実施形態２の半導体装置を示す断面図である。 貼り合わせ工程を示す断面図である。 除去工程及び被覆工程を示す断面図である。 実施形態３の半導体装置を示す断面図である。 第４イオン注入工程を示す断面図である。 活性化工程を示す断面図である。 層間絶縁膜平坦化工程を示す断面図である。 剥離層形成工程を示す断面図である。 貼付工程を示す断面図である。 分離工程を示す断面図である。 除去工程を示す断面図である。 導電部形成工程を示す断面図である。 従来のＳＯＩ基板の作製工程において、酸化シリコン層を形成した状態を示す図である。 従来のＳＯＩ基板の作製工程において、水素注入層を形成した状態を示す図である。 従来のＳＯＩ基板の作製工程において、ガラス基板に貼り付けた状態を示す図である。 従来のＳＯＩ基板の作製工程において、シリコン層の一部を分離した状態を示す図である。 従来のＬＯＣＯＳ素子分離構造を示す断面図である。 従来のＬＯＣＯＳ素子分離構造に水素を注入した状態を示す断面図である。
符号の説明
Ｓ 半導体装置
Ｒ１ 第１領域
Ｒ２ 第２領域
１ シリコン層、シリコン基板（半導体層）
５ ＬＯＣＯＳ酸化膜
７ ゲート酸化膜（活性領域を覆う膜）
８ ゲート電極
９ ゲート配線層
１６ｄ ドレイン領域
１６ｓ ソース領域
１９ 水素（剥離用物質）
２２ｄ ドレイン電極（導電部）
２２ｓ ソース電極（導電部）
２３ 絶縁膜（平坦化膜）
２４ ガラス基板（基板）
３０ 活性領域
３２ 剥離層
３５ 溝部

Claims (13)

  1. 活性領域が形成された複数の第１領域と、該各第１領域同士の間に設けられた第２領域とを有する基体層を備えた半導体装置の製造方法であって、
    前記活性領域を覆う膜の表面と高さが同じようになるように前記第２領域に素子分離用絶縁膜を形成する素子分離用絶縁膜形成工程と、
    前記素子分離用絶縁膜形成工程の後に、前記基体層に剥離用物質をイオン注入して剥離層を形成する剥離層形成工程と、
    前記剥離層に沿って前記基体層の一部を分離する分離工程とを備え、
    前記第１領域には、ＭＯＳトランジスタが形成され、
    前記活性領域を覆う膜は、ゲート酸化膜であり、
    前記ゲート酸化膜の表面に、前記ＭＯＳトランジスタのゲート電極を形成する工程を備えている
    ことを特徴とする半導体装置の製造方法。
  2. 活性領域が形成された複数の第１領域と、該各第１領域同士の間に設けられた第２領域とを有する基体層を備えた半導体装置の製造方法であって、
    前記第２領域における前記基体層の表面に対し、予め溝部を形成する溝部形成工程と、
    前記溝部に対し、前記活性領域を覆う膜の表面と同じ高さになるように、ＬＯＣＯＳ法によりＬＯＣＯＳ酸化膜を形成するＬＯＣＯＳ酸化膜形成工程と、
    前記ＬＯＣＯＳ酸化膜形成工程の後に、前記基体層に剥離用物質をイオン注入して剥離層を形成する剥離層形成工程と、
    前記剥離層に沿って前記基体層の一部を分離する分離工程とを備え、
    前記第１領域には、ＭＯＳトランジスタが形成され、
    前記活性領域を覆う膜は、ゲート酸化膜であり、
    前記ゲート酸化膜の表面に、前記ＭＯＳトランジスタのゲート電極を形成する工程を備えている
    ことを特徴とする半導体装置の製造方法。
  3. 活性領域が形成された複数の第１領域と、該各第１領域同士の間に設けられた第２領域とを有する基体層を備えた半導体装置の製造方法であって、
    前記第２領域に対し、ＬＯＣＯＳ法によりＬＯＣＯＳ酸化膜を形成するＬＯＣＯＳ酸化膜形成工程と、
    前記第２領域における前記ＬＯＣＯＳ酸化膜の表面を、前記活性領域を覆う膜の表面と同じ高さに平坦化する平坦化工程と、
    前記平坦化工程の後に、前記基体層に剥離用物質をイオン注入して剥離層を形成する剥離層形成工程と、
    前記剥離層に沿って前記基体層の一部を分離する分離工程とを備え、
    前記第１領域には、ＭＯＳトランジスタが形成され、
    前記活性領域を覆う膜は、ゲート酸化膜であり、
    前記ゲート酸化膜の表面に、前記ＭＯＳトランジスタのゲート電極を形成する工程を備えている
    ことを特徴とする半導体装置の製造方法。
  4. 活性領域が形成された複数の第１領域と、該各第１領域同士の間に設けられた第２領域とを有する基体層を備えた半導体装置の製造方法であって、
    前記第２領域における前記基体層の表面に対し、予め溝部を形成する溝部形成工程と、
    前記溝部に素子分離用絶縁膜を充填した後、前記活性領域を覆う膜の表面と、前記第２領域の前記素子分離領用絶縁膜の表面とが同じ高さになるように平坦化する平坦化工程と、
    前記平坦化工程の後に、前記基体層に剥離用物質をイオン注入して剥離層を形成する剥離層形成工程と、
    前記剥離層に沿って前記基体層の一部を分離する分離工程とを備え、
    前記第１領域には、ＭＯＳトランジスタが形成され、
    前記活性領域を覆う膜は、ゲート酸化膜であり、
    前記ゲート酸化膜の表面に、前記ＭＯＳトランジスタのゲート電極を形成する工程を備えている
    ことを特徴とする半導体装置の製造方法。
  5. 請求項１又は４において、
    前記第１領域の基体層と、前記素子分離用絶縁膜とを覆う平坦化膜を形成する平坦化膜形成工程と、
    前記平坦化膜に基板を貼り付ける貼付工程とを備え、
    前記貼付工程は、前記分離工程の前に行われる
    ことを特徴とする半導体装置の製造方法。
  6. 請求項２又は３において、
    前記第１領域の基体層と、前記ＬＯＣＯＳ酸化膜とを覆う平坦化膜を形成する平坦化膜形成工程と、
    前記平坦化膜に基板を貼り付ける貼付工程とを備え、
    前記貼付工程は、前記分離工程の前に行われる
    ことを特徴とする半導体装置の製造方法。
  7. 請求項５において、
    前記素子分離用絶縁膜に、前記ＭＯＳトランジスタのゲート電極に接続されるゲート配線層を形成する工程を備えている
    ことを特徴とする半導体装置の製造方法。
  8. 請求項６において、
    前記ＬＯＣＯＳ酸化膜に、前記ＭＯＳトランジスタのゲート電極に接続されるゲート配線層を形成する工程を備えている
    ことを特徴とする半導体装置の製造方法。
  9. 請求項５〜８の何れか１つにおいて、
    前記基板は、ガラス基板である
    ことを特徴とする半導体装置の製造方法。
  10. 請求項１〜９の何れか１つにおいて、
    前記基体層は、シリコン層である
    ことを特徴とする半導体装置の製造方法。
  11. 請求項１〜１０の何れか１つにおいて、
    前記剥離用物質は、水素である
    ことを特徴とする半導体装置の製造方法。
  12. 請求項５〜８の何れか１つにおいて、
    前記ＭＯＳトランジスタのソース領域又はドレイン領域に接続される導電部を形成する導電部形成工程を備え、
    前記導電部形成工程は、前記貼付工程の前に行われる
    ことを特徴とする半導体装置の製造方法。
  13. 請求項５〜８の何れか１つにおいて、
    前記ＭＯＳトランジスタのソース領域又はドレイン領域に接続される導電部を形成する導電部形成工程を備え、
    前記導電部形成工程は、前記貼付工程の後に行われる
    ことを特徴とする半導体装置の製造方法。
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