JP2013016673A - 半導体装置の製造方法、半導体装置、ｓｏｉ基板の製造方法およびｓｏｉ基板 - Google Patents

Abstract

【課題】ＳＯＩ基板のチャージ蓄積による不良を抑制する。
【解決手段】まず、シード基板１００の一面に、シード基板１００の表面と同一面を形成するように、開口部２２０を有する絶縁層２００を形成する（絶縁層形成工程）。次いで、シード基板１００の一面に接するように、支持基板３００を貼り合せる（貼り合せ工程）。次いで、シード基板１００または支持基板３００の一方を薄板化することにより、当該薄板化基板からなる半導体層１２０を形成する（半導体層形成工程）。以上の工程により、ＳＯＩ基板を準備する。次いで、半導体層１２０に半導体素子６０を形成する（半導体素子形成工程）。
【選択図】図１

Description

本発明は、半導体装置の製造方法、半導体装置、ＳＯＩ基板の製造方法およびＳＯＩ基板に関する。

近年、高周波信号向けの半導体装置において、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板を用いた半導体装置が採用されている。

特許文献１（特開平１０−２２３７７号公報）には、以下のような半導体装置の製造方法が記載されている。半導体基板内に熱酸化法により形成された埋め込み酸化膜を、部分的に除去する。次いで、埋め込み酸化膜をマスクとして酸素イオンを注入して、半導体基板内に、後に表面に露出される表面酸化膜を形成する。次いで、埋め込み酸化膜が除去された部分に、半導体基板の半導体結晶をエピタキシャル成長させる。次いで、半導体基板の埋め込み酸化膜を有する面と、基体半導体基板とを接着する。次いで、表面酸化膜に近い一方の側から半導体基板を研磨して、表面酸化膜を露出させる。これにより、重金属等の汚染不純物を素子形成領域外へ除去し、ＳＯＩ基板上に形成される素子の特性を向上できるとされている。

なお、特許文献２（特開２０００−３０６９０８号公報）には、ＳＰＯＴ−ＬＯＣＯＳ（Ｓｅｌｆ−ａｌｉｇｈｎｅｄ Ｐｌａｎａｒ Ｏｘｉｄａｔｉｏｎ Ｔｅｃｈｎｏｌｏｇｙ Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法が記載されている。

特開平１０−２２３７７号公報 特開２０００−３０６９０８号公報

発明者は、上記のようなＳＯＩ基板を用いた場合、ＳＯＩ基板の半導体層に不純物を導入するイオン注入工程や、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）などの工程において、半導体層にチャージが蓄積してしまうという課題を見出した。その点において、特許文献１に記載の方法では、埋め込み酸化膜が除去された部分に形成される半導体層は、エピタキシャル層であり、当該半導体層の導電性が低い。このため、特許文献１に記載の方法では、上記したチャージの蓄積を充分に解消できない可能性があった。

本発明によれば、
第１半導体基板の一面に、前記第１半導体基板の表面と同一面を形成するように、開口部を有する絶縁層を形成する絶縁層形成工程と、
前記第１半導体基板の前記一面に接するように、第２半導体基板を貼り合せる貼り合せ工程と、
前記第１半導体基板または前記第２半導体基板の一方を薄板化することにより、当該薄板化基板からなる半導体層を形成する半導体層形成工程と、
を備えるＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板を準備する工程と、
前記半導体層に半導体素子を形成する半導体素子形成工程と、
を備える半導体装置の製造方法が提供される。

本発明によれば、
ＳＯＩ基板を備え、
当該ＳＯＩ基板は、
第１半導体基板の一面に設けられ、開口部を有する絶縁層と、
前記絶縁層上に設けられ、前記開口部の底面に位置する前記第１半導体基板と接している半導体層と、
を備え、
前記開口部内に位置する前記半導体層は、当該開口部上の前記半導体層の導電型と同じ導電型の不純物が導入されており、
前記半導体層に半導体素子が設けられている半導体装置が提供される。

本発明によれば、
第１半導体基板の一面に、前記第１半導体基板の表面と同一面を形成するように、開口部を有する絶縁層を形成する絶縁層形成工程と、
前記第１半導体基板の前記一面に接するように、第２半導体基板を貼り合せる貼り合せ工程と、
前記第１半導体基板または前記第２半導体基板の一方を薄板化することにより、当該薄板化基板からなる半導体層を形成する半導体層形成工程と、
を備えるＳＯＩ基板の製造方法が提供される。

本発明によれば、
第１半導体基板の一面に設けられ、開口部を有する絶縁層と、
前記絶縁層上に設けられ、前記開口部の底面に位置する前記第１半導体基板と接している半導体層と、
を備え、
前記開口部内に位置する前記半導体層は、当該開口部上の前記半導体層の導電型と、または当該半導体層に導入される同じ導電型の不純物が導入されているＳＯＩ基板が提供される。

本発明によれば、第１半導体基板の一面に設けられた絶縁層は、開口部を有している。また、開口部の底面に位置する半導体層は、第１半導体基板と接している。これにより、イオン注入工程やＲＩＥ工程などによって生じたチャージは、開口部における半導体層を通って、接地された第１半導体基板へと逃がすことができる。さらに、チャージが蓄積しないため、後工程において、半導体層の表面が掘り込まれる現象を抑制することができる。以上のようにして、ＳＯＩ基板のチャージ蓄積による不良を抑制することができる。

本発明によれば、ＳＯＩ基板のチャージ蓄積による不良を抑制することができる。

第１の実施形態に係る半導体装置の構成を示す断面図である。 第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。 第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。 第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。 第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。 第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。 第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。 第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。 第１の実施形態の効果を説明するための図である。 第２の実施形態に係る半導体装置の構成を示す断面図である。 第２の実施形態に係る半導体装置の製造方法を説明するための断面図である。 第２の実施形態の効果を説明するための図である。 第３の実施形態に係る半導体装置の構成を示す断面図である。 第３の実施形態に係る半導体装置の製造方法を説明するための断面図である。 第３の実施形態に係る半導体装置の製造方法を説明するための断面図である。 第３の実施形態に係る半導体装置の製造方法を説明するための断面図である。 第４の実施形態に係る半導体装置の構成を示す断面図である。

以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。

（第１の実施形態）
図１を用い、第１の実施形態に係る半導体装置１０について説明する。図１は、第１の実施形態に係る半導体装置の構成を示す断面図である。この半導体装置１０は、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板（２０）を備えている。当該ＳＯＩ基板（２０）は、支持基板３００の一面に設けられ、開口部２２０を有する絶縁層２００と、絶縁層２００上に設けられ、開口部２２０の底面に位置する支持基板３００と接している半導体層１２０と、を備えている。また、半導体層１２０に半導体素子６０が設けられている。以下、詳細を説明する。なお、半導体装置１０の説明においては、支持基板３００が第１半導体基板である。

図１のように、この半導体装置１０は、ＳＯＩ基板（２０、図６（ａ）参照）を備えている。ＳＯＩ基板（２０）の支持基板３００上には、絶縁層２００が設けられている。絶縁層２００の材料としては、たとえば、ＳｉＯ_２である。

また、絶縁層２００は、開口部２２０を有している。

絶縁層２００上には、半導体層１２０が設けられている。半導体層１２０は、開口部２２０の底面において、支持基板３００と接している。この半導体層１２０が支持基板３００と接している部分において、チャージを逃がすことができる。

また、開口部２２０は、たとえば、１μｍ以上１００μｍ以下の幅で設けられている。これにより、支持基板３００へチャージを容易に逃がすことができる。

また、半導体層１２０は、後述するように、シード基板（１００）の一部である。シード基板（１００）としては、たとえば、Ｐ型シリコン基板を用いることができる。

半導体層１２０には、素子分離領域６２０が設けられている。この素子分離領域６２０は、絶縁層２００の開口部２２０上に設けられている。

ここで、半導体素子６０は、たとえば、ＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）である。半導体層１２０には、たとえば、Ｎ型不純物が導入されたソース領域６４２およびドレイン領域６４４が形成されている。また、ソース領域６４２およびドレイン領域６４４で挟まれた領域には、Ｐ型不純物が導入されたチャネル領域（符号不図示）が形成されている。なお、このチャネル領域は、シード基板（１００）がＰ型シリコン基板であることにより、Ｐ型領域を形成している。

Ｐ型領域を形成するＰ型不純物としては、たとえば、Ｂ（ボロン）である。また、Ｎ型領域を形成するＮ型不純物としては、たとえば、Ｐ（リン）またはＡｓ（ヒ素）である。

また、半導体素子６０のうち、チャネル領域上には、ゲート絶縁膜６６０が形成されている。さらに、ゲート絶縁膜６６０上には、ゲート電極６８０が形成されている。ゲート絶縁膜６６０の材料としては、たとえば、ＳｉＯ_２、ＳｉＮ、Ｔａ_２Ｏ_５、ＨｆＳｉＯなどである。また、ゲート電極６８０の材料としては、たとえば、ポリシリコンである。なお、ゲート絶縁膜６６０およびゲート電極６８０の側壁には、側壁絶縁膜（不図示）が形成されていてもよい。

また、半導体層１２０上には、層間絶縁膜７００が形成されている。層間絶縁膜７００の材料としては、たとえば、ＳｉＯ_２、ＳｉＮ、ＳｉＯＦ、ＳｉＯＮなどである。

また、層間絶縁膜７００には、ソース領域６４２またはドレイン領域６４４に接続するビア８２０および配線８４０が形成されている。配線８４０の材料としては、たとえば、Ａｌ、ＣｕおよびＡｕである。また、ビア８２０の材料としては、たとえば、ＣｕまたはＷ（タングステン）である。

なお、層間絶縁膜７００は、複数の層に形成されていてもよい。

さらに、最上層の配線８４０上には、電極パッド（不図示）が設けられていてもよい。

以上の構成を有する半導体装置１０のうち、半導体素子６０には、１ＧＨｚ以上１０ＧＨｚの高周波信号が印加される。ＳＯＩ基板２０は、特に高周波向けの半導体装置１０に利用される。このため、第１の実施形態のＳＯＩ基板２０を用いることにより、チャージ蓄積による不良を抑制した高周波の半導体装置１０を提供することができる。

次に、図２〜図８を用い、第１の実施形態に係る半導体装置１０の製造方法について説明する。図２〜図８は、第１の実施形態に係る半導体装置１０の製造方法を説明するための図である。第１の実施形態に係る半導体装置１０の製造方法は、以下の工程を備えている。まず、シード基板１００の一面に、シード基板１００の表面と同一面を形成するように、開口部２２０を有する絶縁層２００を形成する（絶縁層形成工程）。次いで、シード基板１００の一面に接するように、支持基板３００を貼り合せる（貼り合せ工程）。次いで、シード基板１００または支持基板３００の一方を薄板化することにより、当該薄板化基板からなる半導体層１２０を形成する（半導体層形成工程）。以上の工程により、ＳＯＩ基板を準備する。次いで、半導体層１２０に半導体素子６０を形成する（半導体素子形成工程）。以下、詳細を説明する。なお、以下の製造方法では、シード基板１００が第１半導体基板であり、支持基板３００が第２半導体基板である。

図２（ａ）のように、シード基板１００を準備する。シード基板１００は、たとえば、上述のように、Ｐ型シリコン基板である。

図２（ｂ）のように、拡散炉を用い、シード基板１００の表面および裏面に、ＳｉＯ_２膜４２０およびＳｉＮ膜４４０を順に成膜する。ＳｉＯ_２膜４２０の膜厚としては、たとえば、５０ｎｍである。また、ＳｉＮ膜４４０の膜厚としては、たとえば、１５０ｎｍである。

次いで、図３（ａ）のように、ＳｉＯ_２膜４２０およびＳｉＮ膜４４０上に、レジスト膜（不図示）を塗布する。次いで、露光および現像により、開口部２２０となる位置にレジスト膜が残るようにパターニングする。次いで、当該レジスト膜をマスクとして、ＳｉＯ_２膜４２０およびＳｉＮ膜４４０をエッチングする。このエッチングは、たとえば、ＲＩＥで行う。次いで、レジスト膜を剥離する。

次いで、図３（ｂ）のように、たとえば、特許文献２（特開２０００−３０６９０８号公報）に記載のＳＰＯＴ−ＬＯＣＯＳ法により、ＳｉＯ_２膜４２０およびＳｉＮ膜４４０が形成されていない領域に露出されたシード基板１００の表面を酸化する。これにより、シード基板１００の一面に、絶縁層２００を形成する。なお、ＳＰＯＴ−ＬＯＣＯＳ法により、絶縁層２００の端部にバーズビークが形成されることを抑制することができる。

次いで、図４（ａ）のように、ＳｉＯ_２膜４２０およびＳｉＮ膜４４０を、ウエットエッチングまたはＲＩＥなどにより除去する。

次いで、シード基板１００をさらに平坦化するため、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）を行う。なお、このＣＭＰ工程は必須ではなく、省略してもよい。

このようにして、シード基板１００の一面に、シード基板１００の表面と同一面を形成するように、開口部２２０を有する絶縁層２００を形成する（絶縁層形成工程）。

このように、開口部２２０の半導体層１２０は、シード基板１００の一部として形成される。ここで、絶縁層２００の開口部２２０に半導体層１２０を形成する比較例としては、シード基板１００上に形成した絶縁層２００の開口部２２０に、エピタキシャル成長で半導体層１２０を形成する方法も考えられる。しかし、この比較例の方法のようなエピタキシャル成長させた半導体層１２０は、シード基板１００に比較して、導電性が低い。比較例のように、開口部２２０に埋め込む形で、半導体層１２０をエピタキシャル成長させた場合、当該部分の半導体層１２０の結晶欠陥密度は高い。このため、半導体層１２０の電子移動度が低下するとともに、比抵抗が高くなる。したがって、比較例の方法では、半導体層１２０の導電性が低くなる。このため、比較例の方法では、イオン注入工程におけるチャージの蓄積を充分に解消できない可能性がある。一方、本実施形態によれば、上記のように、開口部２２０の半導体層１２０を、シード基板１００の一部として形成する。これにより、確実にチャージ蓄積による不良を抑制することができる。

次いで、図４（ｂ）のように、シード基板１００の全面に対して、水素イオン９００を注入する。図４（ｂ）の点線部のように、切断面となる位置に水素イオン９００が注入されるように、加速電圧を調整する。また、水素イオン９００のドーズ量としては、たとえば、１×１０^１７ａｔｏｍｓ／ｃｍ^２である。

次いで、図５（ａ）のように、シード基板１００の一面に接するように、支持基板３００を貼り合せる（貼り合せ工程）。ここで、支持基板３００の抵抗率は、たとえば、１０ｋΩｃｍである。

次いで、図５（ｂ）のように、第１の熱処理として、たとえば、５００℃に加熱する。これにより、水素イオン９００が注入された界面から剥離側基板１４０が剥離される。また、シード基板１００の一部として、半導体層１２０が形成される。

次いで、第２の熱処理として、たとえば、１０００℃に加熱する。これにより、半導体層１２０と支持基板３００との貼り合せ界面を安定化させる。

このようにして、シード基板１００を薄板化することにより、当該薄板化基板からなる半導体層１２０を形成する（半導体層形成工程）。なお、支持基板３００を薄板化することにより、当該薄板化基板からなる半導体層１２０を形成する方法であってもよい。

以上の工程により、図６（ａ）のように、ＳＯＩ基板２０が形成される。このＳＯＩ基板２０は、支持基板３００の一面に設けられ、開口部２２０を有する絶縁層２００と、絶縁層２００上に設けられ、開口部２２０の底面に位置する支持基板３００と接している半導体層と、を備えている。

次いで、以下の工程により、半導体層１２０に半導体素子６０を形成する（半導体素子形成工程）。

まず、図６（ｂ）のように、たとえば、半導体層１２０に、素子分離領域６２０を形成する。このとき、半導体層１２０のうち、開口部２２０上に位置するように、素子分離領域６２０を形成する。なお、素子分離領域６２０は、上記した絶縁層２００と同様の工程により形成することができる。また、素子分離領域６２０は、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）であってもよい。

このとき、半導体層１２０に、ウェル領域を形成するために、イオン注入を行っても良い。たとえば、Ｐ型不純物であるＢを注入して、Ｐ型ウェル領域（不図示）を形成してもよい。

次いで、図７（ａ）のように、半導体層１２０上に、ゲート絶縁膜６６０およびゲート電極６８０を順に成膜する。次いで、レジスト膜（不図示）を塗布し、露光および現像により、所望のマスクパターンを形成する。次いで、ＲＩＥにより、ゲート絶縁膜６６０およびゲート電極６８０をエッチングする。次いで、レジスト膜を剥離する。

次いで、図７（ｂ）のように、ゲート絶縁膜６６０およびゲート電極６８０をマスクとして、たとえば、Ｎ型不純物であるＰ（Ｎ型イオン９２０）をイオン注入する。これにより、ゲート絶縁膜６６０およびゲート電極６８０の両脇に、Ｎ型のエクステンション領域（不図示）を形成する。

次いで、ゲート絶縁膜６６０およびゲート電極６８０の側壁に、側壁絶縁膜（不図示）を形成する。さらに、ゲート絶縁膜６６０、ゲート電極６８０および側壁絶縁膜をマスクとして、Ｎ型不純物をイオン注入してソース領域６４２およびドレイン領域６４４を形成する。

次いで、熱処理を行い、ソース領域６４２およびドレイン領域６４４に、イオン注入した不純物の活性化を行う。

このようにして、図８（ａ）のように、半導体層１２０に半導体素子６０を形成する（以上、半導体素子形成工程）。

次いで、図８（ｂ）のように、素子分離領域６２０および半導体素子６０上に、層間絶縁膜７００を形成する。次いで、たとえば、ダマシン法により、ソース領域６４２またはドレイン領域６４４に接続するように、ビア８２０および配線８４０を形成する。

以上のようにして、第１の実施形態に係る半導体装置１０を得る。

次に、図９を用い、比較例と対比しながら、第１の実施形態の効果について説明する。

図９は、第１の実施形態の効果を説明するための図である。図９は、例として、素子分離領域６２０まで形成された半導体層１２０に、Ｐ型イオン９４０をイオン注入する工程を示している。なお、図９（ａ）は、比較例として、絶縁層２００が開口部２２０を有していない場合を示している。一方、図９（ｂ）は、第１の実施形態を示している。

図９（ａ）のように、比較例では、絶縁層２００が支持基板３００上の全面に形成されている。

ここで、半導体層１２０にＰ型イオン９４０をイオン注入すると、Ｐ型イオン９４０によって、半導体層１２０にはプラスのチャージが発生する。通常のシリコン基板においては、シリコン基板が接地されており、すぐに除電（ｄｉｓｃｈａｒｇｅ）される。

しかし、比較例では、絶縁層２００が支持基板３００上の全面に形成されているため、上記したチャージが絶縁層１２０上に蓄積してしまう。このような帯電は、ＲＩＥなどの工程においても発生する可能性がある。

このような場合、チャージが蓄積したまま、後工程のウエット工程を行うと、以下のような不良が発生してしまう。後工程のウエット工程において、たとえば、基板を酸溶液に浸漬する。これらの溶液としては、たとえば、自然酸化膜を除去するためのフッ酸溶液である。このとき、蓄積したチャージによって陽極化成反応が生じる。このため、シリコンなどの半導体層１２０の表面が掘り込まれる現象が発生してしまう。

一方、図９（ｂ）のように、第１の実施形態では、絶縁層２００に開口部２２０が形成されている。また、開口部２２０の底面に位置する半導体層１２０は、支持基板３００と接している。

上記のように、半導体層１２０にはプラスのチャージが発生しても、開口部２２０における半導体層１２０を通って、接地された支持基板３００へと逃がすことができる。

さらに、チャージが蓄積しないため、後工程において、上記したような半導体層１２０の表面が掘り込まれる現象を抑制することができる。

本発明によれば、ＳＯＩ基板を備え、チャージ蓄積による不良を抑制した半導体装置を提供することができる。

（第２の実施形態）
図１０は、第２の実施形態に係る半導体装置の構成を示す断面図である。第２の実施形態は、半導体素子（ＮＭＯＳＦＥＴ６２およびＰＭＯＳＦＥＴ６４）がＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）である点を除いて、第１の実施形態と同様である。以下、詳細を説明する。

図１０のように、半導体層（１２０）には、Ｐ型不純物が導入されたＰ型ウェル領域１２２と、Ｐ型ウェル領域１２２と隣接する位置に、Ｎ型不純物が導入されたＮ型ウェル領域１２４が形成されている。

Ｐ型ウェル領域１２２の不純物濃度は、たとえば、１×１０^１７ｃｍ^−３以上１×１０^１９ｃｍ^−３以下である。また、Ｎ型ウェル領域１２４の不純物濃度は、たとえば、１×１０^１７ｃｍ^−３以上１×１０^１９ｃｍ^−３以下である。

Ｐ型ウェル領域１２２には、Ｎ型不純物が導入されたＮ型のソース領域６４２およびドレイン領域６４４が形成されている。ソース領域６４２およびドレイン領域６４４で挟まれた領域には、チャネル領域（符号不図示）が形成されている。さらに、チャネル領域上には、ゲート絶縁膜６６０およびゲート電極６８０が順に形成されている。このように、以上の構成を有するＮＭＯＳＦＥＴ６２が形成されている。

同様にして、Ｎ型ウェル領域１２４には、Ｐ型不純物が導入されたＰ型のソース領域６４６およびドレイン領域６４８が形成されている。これにより、ＰＭＯＳＦＥＴ６４が形成されている。

以上のように、第２の実施形態に係る半導体装置１０は、ＮＭＯＳＦＥＴ６２およびＰＭＯＳＦＥＴ６４を有するＣＭＯＳが形成されている。

次に、図１１を用いて、第２の実施形態に係る半導体装置１０の製造方法について説明する。図１１は、第２の実施形態に係る半導体装置の製造方法を説明するための断面図である。第２の実施形態に係る半導体装置１０の製造方法は、以下の点を除いて、第１の実施形態と同様である。半導体素子形成工程は、半導体層（１２０）に、Ｐ型の不純物を導入してＰ型領域（Ｐ型ウェル領域１２２）を形成する工程と、半導体層１２０に、Ｎ型の不純物を導入してＮ型領域（Ｎ型ウェル領域１２４）を形成する工程と、を備えている。以下、詳細を説明する。

図１１は、第１の実施形態における図６（ｂ）の素子分離領域６２０が形成された後の工程を示している。なお、支持基板３００は接地されている。

図１１のように、半導体層（１２０）に、Ｐ型の不純物（Ｐ型イオン９４０）を導入してＰ型ウェル領域１２２を形成する。

また、半導体層１２０に、Ｎ型の不純物（Ｎ型イオン９２０）を導入してＮ型ウェル領域１２４を形成する。なお、上記したＰ型ウェル領域１２２を形成する工程と、Ｎ型ウェル領域１２４を形成する工程は、どちらを先に行っても良い。

第１の実施形態と同様に、上記イオン注入工程において、半導体層（１２０）にチャージが発生しても、開口部２２０における半導体層１２０を通って、接地された支持基板３００へと逃がすことができる。

次に、図１２を用い、比較例と対比しながら、第２の実施形態の効果について説明する。

図１２は、第２の実施形態の効果を説明するための図である。なお、図１２（ａ）は、比較例として、絶縁層２００が開口部２２０を有していない場合を示している。一方、図１２（ｂ）は、第２の実施形態を示している。

図１２（ａ）および図１２（ｂ）いずれにおいても、半導体層（１２０）には、Ｐ型ウェル領域１２２およびＮ型ウェル領域１２４が形成されている。また、同図は、自然酸化膜を除去するためのウエットエッチング工程において、基板をフッ酸溶液に浸漬させた状態を示している。

図１２（ａ）のように、比較例では、絶縁層２００が支持基板３００上の全面に形成されている。このため、Ｐ型ウェル領域１２２およびＮ型ウェル領域１２４には、それぞれ、イオン注入工程によって生じたプラスのチャージおよびマイナスのチャージが蓄積されている。

この比較例の基板をフッ酸溶液に浸漬させた場合、以下のように、顕著にシリコンなどの半導体層１２０の表面が掘り込まれる現象が発生してしまう。

Ｐ型ウェル領域１２２およびＮ型ウェル領域１２４は、隣接するように形成されている。このため、この比較例の基板をフッ酸溶液に浸漬させた場合、両領域に蓄積されたチャージによって、半導体層（１２０）は、電池を短絡させたような状態になる。

このとき、特に、Ｐ型ウェル領域１２２において、顕著に陽極化成反応が起こり、半導体層（１２０）のシリコンが酸化されてエッチングされてしまう。このため、半導体層１２０の表面に、掘り込み領域１８０が形成されてしまう。

一方、図１２（ｂ）のように、第２の実施形態では、絶縁層２００に開口部２２０が形成されている。また、開口部２２０の底面に位置する半導体層（１２０）は、支持基板３００と接している。

これにより、第１の実施形態と同様にして、Ｐ型ウェル領域１２２およびＮ型ウェル領域１２４には、チャージが蓄積していない。したがって、Ｐ型ウェル領域１２２およびＮ型ウェル領域１２４は、隣接している状態でも、比較例のように、電池を構成することがない。

以上のように、第２の実施形態によれば、特に半導体素子がＣＭＯＳである場合に、顕著に起こる半導体層（１２０）の表面が掘り込まれる現象を抑制することができる。

（第３の実施形態）
図１３は、第３の実施形態に係る半導体装置１０の構成を示す断面図である。第３の実施形態は、以下の点を除いて、第１および第２の実施形態と同様である。開口部（２２０）内に位置する半導体層（Ｐ型貫通領域２４２およびＮ型貫通領域２４４）は、当該開口部（２２０）上の半導体層（１２０）の導電型と同じ導電型の不純物が導入されている。以下、詳細を説明する。

図１０のように、たとえば、第２の実施形態と同様に、絶縁層２００上には、Ｐ型ウェル領域１２２およびＮ型ウェル領域１２４が形成されている。これにより、ＮＭＯＳＦＥＴ６２およびＰＭＯＳＦＥＴ６４が形成されている。

上述のように、開口部（２２０）内に位置する半導体層は、当該開口部（２２０）上の半導体層（１２０）の導電型と同じ導電型の不純物が導入されている。たとえば、Ｐ型ウェル領域１２２側の開口部（２２０）には、Ｐ型貫通領域２４２が形成されている。一方、Ｎ型ウェル領域１２４側の開口部（２２０）には、Ｎ型貫通領域２４４が形成されている。

ここで、Ｐ型貫通領域２４２は、Ｐ型ウェル領域１２２よりもＰ型不純物濃度が高い。また、Ｎ型貫通領域２４４は、Ｎ型ウェル領域１２４よりもＮ型不純物濃度が高い。これにより、イオン注入により、Ｐ型ウェル領域１２２およびＮ型ウェル領域１２４を形成する工程において、容易にチャージを逃がすことができる。

次に、図１４〜図１６を用い、第３の実施形態に係る半導体装置１０の製造方法について説明する。図１４〜図１６は、第３の実施形態に係る半導体装置１０の製造方法を説明するための断面図である。第３の実施懈怠に係る半導体装置１０の製造方法は、以下の点を除いて、第１および第２の実施形態と同様である。貼り合せ工程の前に、開口部２２０内に位置する半導体層１２０に、当該開口部２２０の位置に形成される半導体層１２０の導電型と同じ導電型の不純物を導入する工程を備えている。以下、詳細を説明する。

図１４（ａ）は、第１の実施形態における図４（ｂ）の絶縁層２００が形成された後の工程を示している。なお、シード基板１００には、水素イオンが注入されている。

ここで、Ｐ型ウェル領域１２２およびＮ型ウェル領域１２４の位置、および両領域の間に形成される素子分離領域６２０の位置は予め決定されている。そのため、この状態における絶縁層２００の開口部２２０を、素子分離領域６２０に相当する位置上に形成する。

図１４（ｂ）のように、貼り合せ工程の前に、開口部２２０内に位置する半導体層１２０に、当該開口部２２０の位置に形成される半導体層１２０の導電型と同じ導電型の不純物を導入する。ここでは、Ｐ型ウェル領域１２２が形成される開口部２２０に、Ｐ型不純物（Ｐ型イオン９６０）を導入し、Ｐ型貫通領域２４２を形成する。また、Ｎ型ウェル領域１２４が形成される開口部２２０に、Ｎ型不純物（Ｎ型イオン９８０）を導入し、Ｎ型貫通領域２４４を形成する。

このとき、Ｐ型貫通領域２４２となる開口部２２０に、Ｐ型ウェル領域１２２を形成する工程よりも高い不純物濃度（ドーズ量）でＰ型不純物を導入する。また、Ｎ型貫通領域２４４となる開口部２２０に、Ｎ型ウェル領域１２４を形成する工程よりも高いドーズ量でＮ型不純物を導入する。

次いで、熱処理を行い、Ｐ型貫通領域２４２およびＮ型貫通領域２４４に導入した不純物を活性化する。

次いで、図１５（ａ）のように、シード基板１００の一面に接するように、支持基板３００を貼り合せる（貼り合せ工程）。次いで、シード基板１００を薄板化することにより、当該薄板化基板からなる半導体層１２０を形成する（半導体層形成工程）。

このようにして、第３の実施形態に係るＳＯＩ基板２０が形成される。このＳＯＩ基板２０のうち、開口部２２０内に位置する半導体層（Ｐ型貫通領域２４２およびＮ型貫通領域２４４）は、当該開口部２２０上の半導体層１２０の導電型と、または当該半導体層１２０に導入される不純物の導電型と、同じ導電型の不純物が導入されている。

次いで、図１５（ｂ）のように、半導体層１２０のうち、Ｐ型貫通領域２４２およびＮ型貫通領域２４４上に位置するように、素子分離領域６２０を形成する。

次いで、図１６のように、半導体層（１２０）に、Ｐ型の不純物（Ｐ型イオン９４０）を導入してＰ型ウェル領域１２２を形成する。このとき、Ｐ型ウェル領域１２２が形成される部分には、Ｐ型貫通領域２４２が形成されている。これにより、Ｐ型イオン９４０の注入によって、プラスのチャージが発生しても、容易に支持基板３００へ逃がすことができる。

また、半導体層１２０に、Ｎ型の不純物（Ｎ型イオン９２０）を導入してＮ型ウェル領域１２４を形成する。このとき、Ｎ型ウェル領域１２４が形成される部分には、Ｎ型貫通領域２４４が形成されている。Ｐ型貫通領域２４２と同様の原理により、Ｎ型イオン９２０の注入によって、マイナスのチャージが発生しても、容易に支持基板３００へ逃がすことができる。

次いで、熱処理を行い、Ｐ型ウェル領域１２２およびＮ型ウェル領域１２４に導入した不純物を活性化する。このとき、Ｐ型貫通領域２４２およびＮ型貫通領域２４４の活性化を同時に行っても良い。

これ以降の後工程は、第１の実施形態と同様である。

次に、第３の実施形態の効果について説明する。

第３の実施形態によれば、第１の実施形態と同様の効果を得ることができる。さらに、第３の実施形態によれば、開口部（２２０）内に位置する半導体層（１２０）に、Ｐ型貫通領域２４２およびＮ型貫通領域２４４が形成されている。Ｐ型貫通領域２４２およびＮ型貫通領域２４４は、それぞれ、それらの上に形成されるＰ型ウェル領域１２２およびＮ型ウェル領域１２４と同じ導電型の不純物が導入されている。これにより、半導体層（１２０）に不純物を導入する工程において、発生したチャージを接地された支持基板３００へと逃がすことができる。

（第４の実施形態）
図１７は、第４の実施形態に係る半導体装置１０の構成を示す断面図である。第４の実施形態は、開口部２２０が平面視でダイシング領域８０内に設けられている点を除いて、第１の実施形態と同様である。以下、詳細を説明する。

図１７（ａ）は、ダイシング前の半導体装置１０を示している。一方、図１７（ｂ）は、ダイシング後の半導体装置１０を示している。

図１７（ａ）のように、開口部２２０は、平面視でダイシング領域８０内に設けられている。

図１７（ｂ）のように、ダイシング後の半導体装置１０において、絶縁層２００の開口部２２０は、ダイシングによって除去されている。

第４の実施形態によれば、絶縁層２００の開口部２２０は、ダイシングによって除去される。これにより、半導体装置１０に高周波信号を印加した際に、支持基板３００へのリーク電流をさらに抑制することができる。

なお、以上の実施形態においては、絶縁層２００をＬＯＣＯＳ法により形成する方法を説明したが、絶縁層２００をＳＴＩ法により形成してもよい。

以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。

１０ 半導体装置
２０ ＳＯＩ基板
６０ 半導体素子
６２ ＮＭＯＳＦＥＴ
６４ ＰＭＯＳＦＥＴ
８０ ダイシング領域
１００ シード基板
１２０ 半導体層
１２２ Ｐ型ウェル領域
１２４ Ｎ型ウェル領域
１４０ 剥離側基板
１８０ 掘り込み領域
２００ 絶縁層
２２０ 開口部
２４２ Ｐ型貫通領域
２４４ Ｎ型貫通領域
３００ 支持基板
４２０ ＳｉＯ_２膜
４４０ ＳｉＮ膜
６２０ 素子分離領域
６４２ ソース領域
６４４ ドレイン領域
６４６ ソース領域
６４８ ドレイン領域
６６０ ゲート絶縁膜
６８０ ゲート電極
７００ 層間絶縁膜
８２０ ビア
８４０ 配線
９００ 水素イオン
９２０ Ｎ型イオン
９４０ Ｐ型イオン
９６０ Ｐ型イオン
９８０ Ｎ型イオン

Claims (16)

1. 第１半導体基板の一面に、前記第１半導体基板の表面と同一面を形成するように、開口部を有する絶縁層を形成する絶縁層形成工程と、
   前記第１半導体基板の前記一面に接するように、第２半導体基板を貼り合せる貼り合せ工程と、
   前記第１半導体基板または前記第２半導体基板の一方を薄板化することにより、当該薄板化基板からなる半導体層を形成する半導体層形成工程と、
   を備えるＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板を準備する工程と、
   前記半導体層に半導体素子を形成する半導体素子形成工程と、
   を備える半導体装置の製造方法。
2. 請求項１に記載の半導体装置の製造方法において、
   前記貼り合せ工程の前に、前記開口部内に位置する前記半導体層に、当該開口部の位置に形成される前記半導体層の導電型と同じ導電型の不純物を導入する工程を備える半導体装置の製造方法。
3. 請求項２に記載の半導体装置の製造方法において、
   前記開口部内に位置する前記半導体層に前記不純物を導入する工程において、
   前記開口部内に位置する前記半導体層に、当該開口部上の前記半導体層よりも高い濃度の不純物を導入する半導体装置の製造方法。
4. 請求項１〜３のいずれか一項に記載の半導体装置の製造方法において、
   前記半導体素子形成工程は、
   前記半導体層に、Ｐ型の不純物を導入してＰ型領域を形成する工程と、
   前記半導体層に、Ｎ型の不純物を導入してＮ型領域を形成する工程と、
   を備える半導体装置の製造方法。
5. 請求項１〜４のいずれか一項に記載の半導体装置の製造方法において、
   前記半導体素子形成工程において、
   前記半導体層の前記開口部上に、素子分離領域を形成する半導体装置の製造方法。
6. 請求項１〜５のいずれか一項に記載の半導体装置の製造方法において、
   前記絶縁層形成工程において、
   前記開口部を、平面視でダイシング領域内に形成する半導体装置の製造方法。
7. ＳＯＩ基板を備え、
   当該ＳＯＩ基板は、
   第１半導体基板の一面に設けられ、開口部を有する絶縁層と、
   前記絶縁層上に設けられ、前記開口部の底面に位置する前記第１半導体基板と接している半導体層と、
   を備え、
   前記開口部内に位置する前記半導体層は、当該開口部上の前記半導体層の導電型と同じ導電型の不純物が導入されており、
   前記半導体層に半導体素子が設けられている半導体装置。
8. 請求項７に記載の半導体装置において、
   前記開口部内に位置する前記半導体層は、当該開口部上の前記半導体層よりも不純物濃度が高い半導体装置。
9. 請求項７または８に記載の半導体装置において、
   前記半導体層は、Ｐ型不純物が導入されたＰ型領域と、Ｎ型不純物が導入されたＮ型領域と、を備える半導体装置。
10. 請求項７〜９のいずれか一項に記載の半導体装置において、
    前記半導体素子は、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）である半導体装置。
11. 請求項７〜１０のいずれか一項に記載の半導体装置において、
    前記半導体層は、前記開口部上に素子分離領域を備える半導体装置。
12. 請求項７〜１１のいずれか一項に記載の半導体装置において、
    前記開口部は、平面視でダイシング領域内に設けられている半導体装置。
13. 請求項７〜１２のいずれか一項に記載の半導体装置において、
    前記半導体素子には、１ＧＨｚ以上１０ＧＨｚの高周波信号が印加される半導体装置。
14. 第１半導体基板の一面に、前記第１半導体基板の表面と同一面を形成するように、開口部を有する絶縁層を形成する絶縁層形成工程と、
    前記第１半導体基板の前記一面に接するように、第２半導体基板を貼り合せる貼り合せ工程と、
    前記第１半導体基板または前記第２半導体基板の一方を薄板化することにより、当該薄板化基板からなる半導体層を形成する半導体層形成工程と、
    を備えるＳＯＩ基板の製造方法。
15. 請求項１４に記載の半導体装置の製造方法において、
    前記貼り合せ工程の前に、前記開口部に位置する前記半導体層に、当該開口部の位置に形成される前記半導体層の導電型と同じ導電型の不純物を導入する工程を備えるＳＯＩ基板の製造方法。
16. 第１半導体基板の一面に設けられ、開口部を有する絶縁層と、
    前記絶縁層上に設けられ、前記開口部の底面に位置する前記第１半導体基板と接している半導体層と、
    を備え、
    前記開口部内に位置する前記半導体層は、当該開口部上の前記半導体層の導電型と、または当該半導体層に導入される同じ導電型の不純物が導入されているＳＯＩ基板。

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