JP4036341B2 - 半導体装置及びその製造方法 - Google Patents
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Description
このように、素子分離のための絶縁膜は、例えば、CMOS領域とバイポーラ領域とではシリコン単結晶層の高さが異なるので、この上に形成される配線層の加工が困難であった。つまり、1つのSOI基板上に厚さが異なる複数のSOI−Si層を有する半導体素子を集積する半導体装置においては、膜厚の異なるSOI−Si層を複数形成してから素子分離処理を行う結果、その素子分離領域としての絶縁膜の高さが異なっており、配線工程における加工が困難である。また、膜厚の異なる複数のシリコン層を有するために各層の高さが異なり、その結果、リソグラフィ工程におけるフォーカスがずれるので、微細なゲート加工が困難であるという問題もあった。前記公知例以外にも埋め込み絶縁膜上に厚さのことなる複数の単結晶半導体層を1つのチップに用いることが知られている(特許文献2)が、素子分離領域の半導体基板表面からの高さが異なり、前記公知例と同じように配線を形成する上での問題が残っている。
図1はトランジスタ構造のみが示されているので、その配線構造は省略されている。また、微細なMOSトランジスタでは通常LDD構造を用いているが、図1ではゲート側壁絶縁膜や不純物拡散領域の詳細な構造が省略されている。また、ゲート電極構造もポリシリコン/メタル(シリサイド)、更に絶縁膜を堆積したもの、又はメタルからなるゲート電極等種々の構造も考えられるが、これも省略してある。また、ウェル構造等シリコン半導体基板中の不純物構造なども省略してある。以上の図1に対する説明は以下の図についても同様である。本発明の特徴は、単結晶シリコン層の厚さが異なる半導体素子を同一半導体基板上に形成しながら、素子分離領域の絶縁膜の厚さがほぼ等しく、したがって、高さが揃っているので後の配線層形成時の加工がし易い。
本発明を用いれば、ゲート長0.25μm、SOI膜厚80nm、不純物濃度7×1017cm-3のポリシリコンゲートのPD素子で設計された回路1と、SOI膜厚30nm、不純物濃度1×1017cm-3のメタルゲートのFD素子で設計された回路2を回路設計の変更をすることなく同一半導体基板上に集積することが容易にできる。さらに、次の段階で不純物濃度を5×1017cm-3として、SOI膜厚を100μmと50μmの2種を用意することでPD/FD素子をポリシリコンゲートで構成すると、不純物濃度を変える工程を省略させることができる。本発明を用いることにより、異なる設計資産を容易に集積すること、最適化することが可能になる。また、薄い単結晶シリコン層14には、NMOS素子を形成し、厚い単結晶シリコン層15にはPMOS素子を形成することにより、NMOS素子のキンク特性を抑制したCMOS回路が実現できる。この場合、NMOS、PMOSともPD素子で形成しても良い。更に、MOSトランジスタとバイポーラ・トランジスタを同一SOI基板上に集積することもできる。
1. 素子分離絶縁膜の高さが概略揃っているので配線加工が容易であり、歩留まりや信頼性が向上する。また、素子分離絶縁膜上のフォトリソグラフィにおけるフォーカスマージンが大きくとれるので微細加工が容易になる。
2. 異なる設計起源の回路をそれぞれに最適な素子構造で実現できる。異なるIPを同一SOI基板上に集積させて半導体装置の性能を向上させることができる。
3. 2種類以上の電源電圧で動作する回路を同一SOI基板中に集積する時の回路設計が容易になる。
4. しきい値やカットオフ特性の異なる回路をプロセスステップをあまり増やさずに実現できる。
5. 複数の種類の最適な半導体素子を容易に同一SOI基板中に集積させることが可能である。
6. プロセスステップを少なくすることができる。
Claims (6)
- 第1の領域と第2の領域とを有する半導体基板と、
前記半導体基板の前記第1の領域に形成され、表面が平坦な埋め込み絶縁膜と、
前記埋め込み絶縁膜上に形成され、半導体素子が形成された少なくとも1つの第1の単結晶半導体層と、前記第2の領域に前記半導体基板上に接して形成された少なくとも1つの第2の単結晶半導体層と、前記各単結晶半導体層間を分離する素子分離領域とを備え、
前記素子分離領域の素子分離絶縁膜は、前記埋め込み絶縁膜上に形成され、前記半導体基板からの高さが全ての領域で同じであり、前記第1の領域に形成された第1の単結晶半導体層は、複数の膜厚を有する複数の単結晶半導体層からなることを特徴とする半導体装置。 - 前記複数の単結晶半導体層には完全空乏(FD:Full Deplete)素子及び部分空乏(PD:Partially Deplete)素子が形成されていることを特徴とする請求項1に記載の半導体装置。
- 前記第1の領域にはCMOS素子が形成され、前記第2の領域にはバイポーラ素子が形成されていることを特徴とする請求項1に記載の半導体装置。
- 前記第1の領域に形成された所定の第1の単結晶半導体層にはMOSトランジスタが形成され、前記第2の領域の所定の第2の単結晶半導体層にはバイポーラトランジスタが形成され、前記所定の第1及び第2の単結晶半導体層表面の前記半導体基板表面からの高さは同じであり、且つ前記MOSトランジスタのゲート電極より下の半導体層厚は、前記所定の第2の単結晶半導体層の膜厚と同じあることを特徴とする請求項1又は請求項3に記載の半導体装置。
- 表面が平坦な埋め込み絶縁膜、単結晶半導体層、第1の絶縁膜を順次積層配置させた半導体基板を形成する工程と、
前記第1の絶縁膜及び前記単結晶半導体層をエッチングして前記単結晶半導体層及び前記第1の絶縁膜からなる積層体の複数の領域を前記埋め込み絶縁膜上に形成する工程と、
前記複数の積層体を被覆するように前記半導体基板上に第2の絶縁膜を形成する工程と、
前記第2の絶縁膜の前記半導体基板からの高さを前記第1の絶縁膜と同じになるように平坦化させて前記埋め込み絶縁膜上に素子分離領域を形成する工程と、
前記積層体の内少なくとも1つをエッチング除去すると共にこの除去された積層体下の部分の埋め込み絶縁膜をエッチング除去して前記半導体基板表面を露出させる工程と、
前記除去された積層体以外の積層体の少なくとも1つを構成する第1の絶縁膜をエッチング除去してその下の前記単結晶半導体層表面を露出させる工程と、
前記露出された単結晶半導体層上に単結晶半導体を堆積させてこの単結晶半導体層を厚膜にすると共に前記露出された半導体基板表面上に前記埋め込み絶縁膜上の前記単結晶半導体層より厚膜の単結晶半導体層を形成する工程とを備えたことを特徴とする半導体装置の製造方法。 - 表面が平坦な埋め込み絶縁膜、単結晶半導体層、第1の絶縁膜を順次積層配置させた半導体基板を形成する工程と、
前記第1の絶縁膜及び前記単結晶半導体層をエッチングして前記単結晶半導体層及び前記第1の絶縁膜からなる積層体の複数の領域を前記埋め込み絶縁膜上に形成する工程と、
前記複数の積層体を被覆するように前記半導体基板上に第2の絶縁膜を形成する工程と、
前記第2の絶縁膜の前記半導体基板からの高さを前記第1の絶縁膜と同じになるように平坦化させて前記埋め込み絶縁膜上に素子分離領域を形成する工程と、
前記積層体の内少なくとも1つをエッチング除去すると共にこの除去された積層体下の部分の埋め込み絶縁膜をエッチング除去して前記半導体基板表面を露出させる工程と、
前記露出された半導体基板上にその表面に接して単結晶半導体層を堆積させる工程と、
前記除去された積層体以外の積層体の少なくとも1つを構成する第1の絶縁膜をエッチング除去してその下の前記単結晶半導体層表面を露出させる工程と、
前記露出された単結晶半導体層にMOSトランジスタを形成する工程と、
前記MOSトランジスタが形成された単結晶半導体層上に単結晶半導体を堆積させると共に前記表面が露出された半導体基板上に形成された単結晶半導体層に単結晶半導体を堆積させて、前記MOSトランジスタが形成された単結晶半導体層の前記半導体基板からの表面高さと前記表面が露出された半導体基板上に形成された単結晶半導体層の前記半導体基板からの表面高さとを同じにする工程と、
前記単結晶半導体層が堆積され、表面が露出された半導体基板上に形成された単結晶半導体層にバイポーラトランジスタを形成する工程とを備えたことを特徴とする半導体装置の製造方法。
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