JP2003007816A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
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- JP2003007816A JP2003007816A JP2001190627A JP2001190627A JP2003007816A JP 2003007816 A JP2003007816 A JP 2003007816A JP 2001190627 A JP2001190627 A JP 2001190627A JP 2001190627 A JP2001190627 A JP 2001190627A JP 2003007816 A JP2003007816 A JP 2003007816A
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Abstract
(57)【要約】
【課題】 ＳＯＩ基板の薄膜化およびパターンの微細
化、かつ素子設計の自由度を高める。 【解決手段】 半導体基板１主面に対して種々の幅の凹
部１ａを形成し（Ｓ１１）、その半導体基板１における
ＳＯＩ層を薄く形成する部分をエッチングして段差状に
する（Ｓ１２，Ｓ１３）。次に、半導体基板１主面に熱
酸化膜４，絶縁膜５を形成し平坦化し（Ｓ１４，Ｓ１
５）、その絶縁膜５の表面から水素イオン注入してイオ
ン注入層６を形成した後（Ｓ１６）、前記絶縁膜５表面
にベース基板７を接合する（Ｓ１７）。その後、前記の
ようにベース基板７を接合してから熱処理してイオン注
入層６を膨張させ、半導体基板１をイオン注入層６の位
置から剥離する（Ｓ１８）。そして、残存した半導体基
板１を選択研磨して（Ｓ１９）、種々のＳＯＩ層９が形
成されたＳＯＩ基板１０を作製する。
化、かつ素子設計の自由度を高める。 【解決手段】 半導体基板１主面に対して種々の幅の凹
部１ａを形成し（Ｓ１１）、その半導体基板１における
ＳＯＩ層を薄く形成する部分をエッチングして段差状に
する（Ｓ１２，Ｓ１３）。次に、半導体基板１主面に熱
酸化膜４，絶縁膜５を形成し平坦化し（Ｓ１４，Ｓ１
５）、その絶縁膜５の表面から水素イオン注入してイオ
ン注入層６を形成した後（Ｓ１６）、前記絶縁膜５表面
にベース基板７を接合する（Ｓ１７）。その後、前記の
ようにベース基板７を接合してから熱処理してイオン注
入層６を膨張させ、半導体基板１をイオン注入層６の位
置から剥離する（Ｓ１８）。そして、残存した半導体基
板１を選択研磨して（Ｓ１９）、種々のＳＯＩ層９が形
成されたＳＯＩ基板１０を作製する。
Description
【０００１】
【発明の属する技術分野】本発明は、絶縁膜を介してベ
ース基板上にＳＯＩ層を形成して成るＳＯＩ基板を用い
たＭＯＳトランジスタ等の半導体素子の製造方法に関す
るものである。
ース基板上にＳＯＩ層を形成して成るＳＯＩ基板を用い
たＭＯＳトランジスタ等の半導体素子の製造方法に関す
るものである。
【０００２】
【従来の技術】ＳＯＩ（SILICON ON INSULATOR）基板を
用いた半導体素子は、支持基板となる半導体基板（例え
ば、シリコン基板）上に絶縁膜として機能する酸化膜を
形成すると共に、その酸化膜上に活性層であるＳＯＩ層
（半導電層；単結晶シリコン薄膜）を形成して構成され
る。
用いた半導体素子は、支持基板となる半導体基板（例え
ば、シリコン基板）上に絶縁膜として機能する酸化膜を
形成すると共に、その酸化膜上に活性層であるＳＯＩ層
（半導電層；単結晶シリコン薄膜）を形成して構成され
る。
【０００３】一般的なＳＯＩ基板の製造方法としては、
半導体基板全面に酸素イオンを注入して埋め込み絶縁層
を形成する酸素イオン注入法（ＳＩＭＯＸ法）や、ＳＯ
Ｉ形成用半導体基板において一方の表面を酸化し他方の
表面には支持基板となるベース基板（ハンドルウェハ）
を接合する直接張り合わせ法などが知られている（電子
情報通信学会の信学技法（1997-03）参照）。
半導体基板全面に酸素イオンを注入して埋め込み絶縁層
を形成する酸素イオン注入法（ＳＩＭＯＸ法）や、ＳＯ
Ｉ形成用半導体基板において一方の表面を酸化し他方の
表面には支持基板となるベース基板（ハンドルウェハ）
を接合する直接張り合わせ法などが知られている（電子
情報通信学会の信学技法（1997-03）参照）。
【０００４】酸素イオン注入法は、ＳＯＩ基板の薄膜化
において有効であるが、高濃度および高エネルギーにて
酸素イオンを注入するため、製造コストか高く基板等の
結晶性が著しく損なわれる恐れがあり（例えば、トラン
ジスタ特性への悪影響）、その絶縁膜を均一に形成する
ことが困難であった。
において有効であるが、高濃度および高エネルギーにて
酸素イオンを注入するため、製造コストか高く基板等の
結晶性が著しく損なわれる恐れがあり（例えば、トラン
ジスタ特性への悪影響）、その絶縁膜を均一に形成する
ことが困難であった。
【０００５】直接張り合わせ法では、プラズマ走査法
（ＰＡＣＥ法）や張り合わせエッチバック法（ＢＥＳＯ
Ｉ；ダブルエッチストップ法，シングルエッチストップ
法（ＥＬＴＯＲＡＮ法））によりＳＯＩ基板の薄膜化が
行われているが、２枚の基板を使用するためランニング
コストが高くなってしまう問題があった。
（ＰＡＣＥ法）や張り合わせエッチバック法（ＢＥＳＯ
Ｉ；ダブルエッチストップ法，シングルエッチストップ
法（ＥＬＴＯＲＡＮ法））によりＳＯＩ基板の薄膜化が
行われているが、２枚の基板を使用するためランニング
コストが高くなってしまう問題があった。
【０００６】なお、前記のプラズマ走査法の場合、ダメ
ージ研磨工程における精度が十分ではなく、半導体基板
の径の拡大に伴ってスループットが低下するため、薄膜
化およびパターンの微細化（０．１μｍルール）が困難
であった。また、張り合わせエッチバック法の場合は、
薄膜化を高い精度で行うことができるが、製造効率が低
下する問題があった。
ージ研磨工程における精度が十分ではなく、半導体基板
の径の拡大に伴ってスループットが低下するため、薄膜
化およびパターンの微細化（０．１μｍルール）が困難
であった。また、張り合わせエッチバック法の場合は、
薄膜化を高い精度で行うことができるが、製造効率が低
下する問題があった。
【０００７】そこで、近年ではＳＯＩ基板の薄膜化およ
びパターンの微細化や、素子設計の自由度を高め所望の
電気的特性を持たせることを目的として、図２のＳＯＩ
基板の製造工程を示す概略図（詳細を後述する）のよう
に、直接張り合わせ法と水素注入分離法（ＵＮＩＢＯＮ
Ｄ法；電子情報通信学会の信学技法（1997-03）参
照））とを利用し、種々の厚さのＳＯＩ層を形成するＳ
ＯＩ基板の作製方法（特開平１１−１４５４８１号公報
（特に、段落［００３１］）参照）が開発され、例えば
約５０ｎｍ〜６０ｎｍの薄膜のＳＯＩ層や比較的厚いＳ
ＯＩ層（約１００ｎｍを超える厚さ）等を形成すること
ができる。
びパターンの微細化や、素子設計の自由度を高め所望の
電気的特性を持たせることを目的として、図２のＳＯＩ
基板の製造工程を示す概略図（詳細を後述する）のよう
に、直接張り合わせ法と水素注入分離法（ＵＮＩＢＯＮ
Ｄ法；電子情報通信学会の信学技法（1997-03）参
照））とを利用し、種々の厚さのＳＯＩ層を形成するＳ
ＯＩ基板の作製方法（特開平１１−１４５４８１号公報
（特に、段落［００３１］）参照）が開発され、例えば
約５０ｎｍ〜６０ｎｍの薄膜のＳＯＩ層や比較的厚いＳ
ＯＩ層（約１００ｎｍを超える厚さ）等を形成すること
ができる。
【０００８】図２において、ステップＳ２１は基板エッ
チング工程を示すものであり、ＳＯＩ層形成用の半導体
基板１１の一方の表面（以下、主面と称する）をドライ
エッチングして凹部１２を形成した後、その半導体基板
１１におけるＳＯＩ層を薄く形成する部分（突出した部
分）をエッチングして、それぞれ厚さの異なる凸部１３
ａ，１３ｂを形成する。次に、ステップＳ２２の熱酸化
膜形成工程にて、熱酸化法により半導体基板１１主面に
所望厚さの熱酸化膜（ストッパー膜）１４を堆積して形
成する。
チング工程を示すものであり、ＳＯＩ層形成用の半導体
基板１１の一方の表面（以下、主面と称する）をドライ
エッチングして凹部１２を形成した後、その半導体基板
１１におけるＳＯＩ層を薄く形成する部分（突出した部
分）をエッチングして、それぞれ厚さの異なる凸部１３
ａ，１３ｂを形成する。次に、ステップＳ２２の熱酸化
膜形成工程にて、熱酸化法により半導体基板１１主面に
所望厚さの熱酸化膜（ストッパー膜）１４を堆積して形
成する。
【０００９】その後、ステップＳ２３の多結晶シリコン
層形成工程にて、前記の凹部１２，凸部１３ａ，１３ｂ
に埋め込むように半導体基板１１上に対して多結晶シリ
コン膜１５を成膜し、その多結晶シリコン膜１５の表面
の凹凸（凹部１２，凸部１３ａ，１３ｂの形状を反映し
た凹凸）を平坦化処理する。この多結晶シリコン膜１５
は、後工程においてイオン注入層を均一な深さで形成す
るためのものである。ステップＳ２４はイオン注入工程
を示すものであり、図２中矢印で示すように前記の多結
晶シリコン膜１５の表面から水素イオン（プロトン）ま
たは希ガスイオンのイオン注入を行うことにより、半導
体基板１１中に対してイオン注入層１６を所定の深さで
均一に形成する。
層形成工程にて、前記の凹部１２，凸部１３ａ，１３ｂ
に埋め込むように半導体基板１１上に対して多結晶シリ
コン膜１５を成膜し、その多結晶シリコン膜１５の表面
の凹凸（凹部１２，凸部１３ａ，１３ｂの形状を反映し
た凹凸）を平坦化処理する。この多結晶シリコン膜１５
は、後工程においてイオン注入層を均一な深さで形成す
るためのものである。ステップＳ２４はイオン注入工程
を示すものであり、図２中矢印で示すように前記の多結
晶シリコン膜１５の表面から水素イオン（プロトン）ま
たは希ガスイオンのイオン注入を行うことにより、半導
体基板１１中に対してイオン注入層１６を所定の深さで
均一に形成する。
【００１０】次に、ステップＳ２５の除去工程にて前記
の多結晶シリコン膜１５をエッチングにより除去してか
ら、ステップＳ２６の絶縁膜形成工程にて熱酸化膜１４
表面を覆うように酸化膜を堆積し、研磨により平坦化処
理して絶縁膜１７（熱酸化膜１４を省略）を形成する。
その後、ステップＳ２７のベース基板接合工程にて前記
絶縁膜１７表面にベース基板１８を接合し、ステップＳ
２８の剥離工程にて熱処理してイオン注入層１６を膨張
させることにより、前記の半導体基板１１をイオン注入
層１６の位置から剥離する。
の多結晶シリコン膜１５をエッチングにより除去してか
ら、ステップＳ２６の絶縁膜形成工程にて熱酸化膜１４
表面を覆うように酸化膜を堆積し、研磨により平坦化処
理して絶縁膜１７（熱酸化膜１４を省略）を形成する。
その後、ステップＳ２７のベース基板接合工程にて前記
絶縁膜１７表面にベース基板１８を接合し、ステップＳ
２８の剥離工程にて熱処理してイオン注入層１６を膨張
させることにより、前記の半導体基板１１をイオン注入
層１６の位置から剥離する。
【００１１】そして、ステップＳ２９の選択研磨工程に
て、選択研磨用スラリー（ＳｉとＳｉＯ2とに対する研
磨レート比が大きい研磨用スラリー）等を用い、絶縁膜
１７の突出部（凹部１２を反映した熱酸化膜１４の突出
部）表面が露出するように半導体基板１１を選択研磨し
て、種々の厚さのＳＯＩ層１９が形成されたＳＯＩ基板
２０を作製することができる。
て、選択研磨用スラリー（ＳｉとＳｉＯ2とに対する研
磨レート比が大きい研磨用スラリー）等を用い、絶縁膜
１７の突出部（凹部１２を反映した熱酸化膜１４の突出
部）表面が露出するように半導体基板１１を選択研磨し
て、種々の厚さのＳＯＩ層１９が形成されたＳＯＩ基板
２０を作製することができる。
【００１２】
【発明が解決しようとする課題】しかしながら、図２に
示すような方法によりＳＯＩ基板を作製する場合、イオ
ン注入層を形成するには多くの工程（特に、多結晶シリ
コンに関する工程）が必要であり、手間および製造コス
トがかかってしまう。このため、それら各工程を減らす
ことが求められている。
示すような方法によりＳＯＩ基板を作製する場合、イオ
ン注入層を形成するには多くの工程（特に、多結晶シリ
コンに関する工程）が必要であり、手間および製造コス
トがかかってしまう。このため、それら各工程を減らす
ことが求められている。
【００１３】一方、前記のイオン注入層を形成せずに、
種々の厚さのＳＯＩ層が形成されたＳＯＩ基板を作製す
る方法（特開平１１−１４５４８１号公報参照）も知ら
れている。この方法は、まず図２に示したような基板エ
ッチング工程Ｓ２１，熱酸化膜形成工程Ｓ２２を経て、
ＳＯＩ形成用の半導体基板の主面に熱酸化膜を形成した
後、その熱酸化膜表面に酸化膜を堆積し平坦化処理して
絶縁膜を形成する。そして、前記絶縁膜にベース基板を
接合した後、半導体基板を研削および選択研磨すること
により、ＳＯＩ基板を作製する方法であり、イオン注入
層を形成するための各工程を省略することができる。
種々の厚さのＳＯＩ層が形成されたＳＯＩ基板を作製す
る方法（特開平１１−１４５４８１号公報参照）も知ら
れている。この方法は、まず図２に示したような基板エ
ッチング工程Ｓ２１，熱酸化膜形成工程Ｓ２２を経て、
ＳＯＩ形成用の半導体基板の主面に熱酸化膜を形成した
後、その熱酸化膜表面に酸化膜を堆積し平坦化処理して
絶縁膜を形成する。そして、前記絶縁膜にベース基板を
接合した後、半導体基板を研削および選択研磨すること
により、ＳＯＩ基板を作製する方法であり、イオン注入
層を形成するための各工程を省略することができる。
【００１４】しかしながら、研削工程，選択研磨工程等
において、比較的厚さのある半導体基板を研削したり研
磨する必要がある。その結果、長時間の研削や研磨を要
すると共に研磨後の膜厚が不均一になり、例えば図３に
示すようにストッパー膜となる熱酸化膜１４や絶縁膜１
７等が研削されたり、除去（研磨）されるべき部分の半
導体基板１１が残存したりする問題がある。
において、比較的厚さのある半導体基板を研削したり研
磨する必要がある。その結果、長時間の研削や研磨を要
すると共に研磨後の膜厚が不均一になり、例えば図３に
示すようにストッパー膜となる熱酸化膜１４や絶縁膜１
７等が研削されたり、除去（研磨）されるべき部分の半
導体基板１１が残存したりする問題がある。
【００１５】本発明は前記課題に基づいてなされたもの
であり、ＳＯＩ基板において高精度の薄膜化およびパタ
ーンの微細化、かつ素子設計の自由度を高めることを可
能にすると共に、ランニングコスト等の製造コストを低
減し歩留まりを向上させる半導体素子の製造方法を提供
することにある。
であり、ＳＯＩ基板において高精度の薄膜化およびパタ
ーンの微細化、かつ素子設計の自由度を高めることを可
能にすると共に、ランニングコスト等の製造コストを低
減し歩留まりを向上させる半導体素子の製造方法を提供
することにある。
【００１６】
【発明を解決するための手段】本発明は、前記の課題の
解決を図るために、絶縁膜を介してベース基板上に種々
の厚さのＳＯＩ層を形成する半導体素子の製造方法にお
いて、半導体基板の一方の面側を前記の各ＳＯＩ層の厚
さに応じて段差状にエッチングし、その表面に絶縁膜を
形成（または、熱酸化膜，絶縁膜を順次形成）した後、
前記絶縁膜表面を平坦化し、その平坦化された表面から
イオン注入することにより前記半導体基板にイオン注入
層を形成して、前記絶縁膜上にベース基板を接合してか
ら熱処理することにより、その半導体基板をイオン注入
層にて剥離した後、前記絶縁膜（または熱酸化膜）をス
トッパー膜として、前記のベース基板側に残存した半導
体基板を選択研磨することを特徴とする。
解決を図るために、絶縁膜を介してベース基板上に種々
の厚さのＳＯＩ層を形成する半導体素子の製造方法にお
いて、半導体基板の一方の面側を前記の各ＳＯＩ層の厚
さに応じて段差状にエッチングし、その表面に絶縁膜を
形成（または、熱酸化膜，絶縁膜を順次形成）した後、
前記絶縁膜表面を平坦化し、その平坦化された表面から
イオン注入することにより前記半導体基板にイオン注入
層を形成して、前記絶縁膜上にベース基板を接合してか
ら熱処理することにより、その半導体基板をイオン注入
層にて剥離した後、前記絶縁膜（または熱酸化膜）をス
トッパー膜として、前記のベース基板側に残存した半導
体基板を選択研磨することを特徴とする。
【００１７】
【発明の実施の形態】以下、本発明の実施の形態におけ
る半導体素子の製造方法を図面等に基づいて詳細に説明
する。
る半導体素子の製造方法を図面等に基づいて詳細に説明
する。
【００１８】本実施の形態では、図２に示したようなポ
リシリコン等のイオン注入調整部材を用いることなく、
種々の厚さのＳＯＩ層が形成されたＳＯＩ基板を容易に
作製（従来と比較して少ない工程で作製）するものであ
る。
リシリコン等のイオン注入調整部材を用いることなく、
種々の厚さのＳＯＩ層が形成されたＳＯＩ基板を容易に
作製（従来と比較して少ない工程で作製）するものであ
る。
【００１９】すなわち、まず、ＳＯＩ層形成用の半導体
基板の主面に対し、目的とする種々のＳＯＩ層に応じた
凹凸を形成（エッチングにより形成）して、その半導体
基板主面を段差状に成形する。次に、前記半導体基板主
面に絶縁膜を形成し、その絶縁膜表面を平坦化した後、
その平坦化された表面からイオン注入を行い半導体基板
に対してイオン注入層を形成する。
基板の主面に対し、目的とする種々のＳＯＩ層に応じた
凹凸を形成（エッチングにより形成）して、その半導体
基板主面を段差状に成形する。次に、前記半導体基板主
面に絶縁膜を形成し、その絶縁膜表面を平坦化した後、
その平坦化された表面からイオン注入を行い半導体基板
に対してイオン注入層を形成する。
【００２０】前記のイオン注入工程では、イオン半径の
小さいもの（水素イオン）を用いることにより絶縁膜や
半導体基板等に損傷を与えることがなく、その半導体基
板に対しイオン注入層を形成することができる。また、
前記のイオン半径の小さいイオンは、それぞれ同じ加速
電圧（エネルギー）でもシリコン膜中や酸化膜中に対し
て殆ど同じ深さに注入されるため、前記のイオン注入層
は所望の深さで均一に形成することができる。
小さいもの（水素イオン）を用いることにより絶縁膜や
半導体基板等に損傷を与えることがなく、その半導体基
板に対しイオン注入層を形成することができる。また、
前記のイオン半径の小さいイオンは、それぞれ同じ加速
電圧（エネルギー）でもシリコン膜中や酸化膜中に対し
て殆ど同じ深さに注入されるため、前記のイオン注入層
は所望の深さで均一に形成することができる。
【００２１】そして、前記絶縁膜上にベース基板を接合
してから熱処理し、半導体基板をイオン注入層にて剥離
した後、前記絶縁膜をストッパー膜としてベース基板側
に残存した半導体基板を選択研磨する。
してから熱処理し、半導体基板をイオン注入層にて剥離
した後、前記絶縁膜をストッパー膜としてベース基板側
に残存した半導体基板を選択研磨する。
【００２２】このような方法によれば、ポリシリコン等
のイオン注入調整部材を用いたり比較的厚い半導体基板
を研削・研磨する必要が無いため、イオン注入に要する
各工程を減らすことができると共に、ベース基板接合工
程後において絶縁膜等が研削されたり除去されるべき部
分の半導体基板が残存することを防ぐことができ、目的
に応じたＳＯＩ基板を高精度で容易に作製できる。
のイオン注入調整部材を用いたり比較的厚い半導体基板
を研削・研磨する必要が無いため、イオン注入に要する
各工程を減らすことができると共に、ベース基板接合工
程後において絶縁膜等が研削されたり除去されるべき部
分の半導体基板が残存することを防ぐことができ、目的
に応じたＳＯＩ基板を高精度で容易に作製できる。
【００２３】［実施例］図１は、本実施の形態における
ＳＯＩ基板の製造方法の一例を示す概略工程図である。
図１において、ステップＳ１１は基板第１エッチング工
程を示すものであり、所望パターンのレジスト（図示省
略）を介して、ＳＯＩ形成用の半導体基板１の主面をト
レンチ法（ドライエッチ法）等によりエッチングして、
その半導体基板１に対して種々の幅の凹部１ａを形成し
た。なお、基板第１エッチング工程Ｓ１１では、目的と
するＳＯＩ層のうち最も厚いＳＯＩ層に応じた深さにエ
ッチング（本実施例では１００ｎｍ）して凹部１ａを形
成した。
ＳＯＩ基板の製造方法の一例を示す概略工程図である。
図１において、ステップＳ１１は基板第１エッチング工
程を示すものであり、所望パターンのレジスト（図示省
略）を介して、ＳＯＩ形成用の半導体基板１の主面をト
レンチ法（ドライエッチ法）等によりエッチングして、
その半導体基板１に対して種々の幅の凹部１ａを形成し
た。なお、基板第１エッチング工程Ｓ１１では、目的と
するＳＯＩ層のうち最も厚いＳＯＩ層に応じた深さにエ
ッチング（本実施例では１００ｎｍ）して凹部１ａを形
成した。
【００２４】ステップＳ１２はパターニング工程を示す
ものであり、まず前記の凹部１ａを埋め込むように、ス
ピンナー法により半導体基板１の主面上にレジスト２を
形成し、その半導体基板１におけるＳＯＩ層を薄く形成
する部分を、所望のリソグラフィ処理されたマスクを介
して除去した。その後、ステップＳ１３の基板第２エッ
チング工程にて、前記レジスト２を介してエッチング
（ドライエッチ等）し、前記半導体基板１に対してそれ
ぞれ高さの異なる凸部３ａ，３ｂを形成することによ
り、半導体基板１の主面側を段差状に成形した。なお、
本実施例では前記凸部３ａを５０ｎｍの高さに形成し
た。
ものであり、まず前記の凹部１ａを埋め込むように、ス
ピンナー法により半導体基板１の主面上にレジスト２を
形成し、その半導体基板１におけるＳＯＩ層を薄く形成
する部分を、所望のリソグラフィ処理されたマスクを介
して除去した。その後、ステップＳ１３の基板第２エッ
チング工程にて、前記レジスト２を介してエッチング
（ドライエッチ等）し、前記半導体基板１に対してそれ
ぞれ高さの異なる凸部３ａ，３ｂを形成することによ
り、半導体基板１の主面側を段差状に成形した。なお、
本実施例では前記凸部３ａを５０ｎｍの高さに形成し
た。
【００２５】ステップＳ１４は酸化膜堆積工程を示すも
のであり、熱酸化法により前記半導体基板１主面にＳｉ
Ｏ2膜を堆積して厚さ３０ｎｍのストッパー膜となる熱
酸化膜４を形成した後、ＣＶＤ法（CHEMICAL VAPOR DEP
OSITION）により前記熱酸化膜４上にＳｉＯ2膜を堆積し
て絶縁膜５を形成した。前記の熱酸化法によれば、活性
層（ＳＯＩ層）と隣接した位置に形成されるストッパー
膜において、Ｓｉ以外の元素が極力含まれないようにし
（メタル汚染等の防止）、ピンホール等の無い高品質に
することができる。なお、前記絶縁膜５の厚さは、凹部
１ａ，凸部３ａ，３ｂによる段差や目的とするデバイス
を考慮して設定されるが、本実施例では４００ｎｍとし
た。
のであり、熱酸化法により前記半導体基板１主面にＳｉ
Ｏ2膜を堆積して厚さ３０ｎｍのストッパー膜となる熱
酸化膜４を形成した後、ＣＶＤ法（CHEMICAL VAPOR DEP
OSITION）により前記熱酸化膜４上にＳｉＯ2膜を堆積し
て絶縁膜５を形成した。前記の熱酸化法によれば、活性
層（ＳＯＩ層）と隣接した位置に形成されるストッパー
膜において、Ｓｉ以外の元素が極力含まれないようにし
（メタル汚染等の防止）、ピンホール等の無い高品質に
することができる。なお、前記絶縁膜５の厚さは、凹部
１ａ，凸部３ａ，３ｂによる段差や目的とするデバイス
を考慮して設定されるが、本実施例では４００ｎｍとし
た。
【００２６】そして、ステップＳ１５の平坦化工程に
て、前記凹部１ａ，凸部３ａ，３ｂの形状を反映した絶
縁膜５の段差を除去するように、ＣＭＰ法（CHEMICAL M
ECHANICAL POLISH）により研磨パッド（例えば、ポリウ
レタン発泡体等）と研磨スラリー（例えば、平均粒径８
０ｎｍ程度のコロイダルシリカ等）とを用いて、絶縁膜
５表面を研磨して平坦化した。
て、前記凹部１ａ，凸部３ａ，３ｂの形状を反映した絶
縁膜５の段差を除去するように、ＣＭＰ法（CHEMICAL M
ECHANICAL POLISH）により研磨パッド（例えば、ポリウ
レタン発泡体等）と研磨スラリー（例えば、平均粒径８
０ｎｍ程度のコロイダルシリカ等）とを用いて、絶縁膜
５表面を研磨して平坦化した。
【００２７】その後、ステップＳ１６のイオン注入工程
により、図１中矢印で示すように前記絶縁膜５の表面か
ら所望の加速電圧で水素イオンを注入し、半導体基板１
におけるストッパ膜４近傍に対し剥離層としてのイオン
注入層６を均一な深さで形成した。なお、前記イオン注
入層６の深さは、下記式に示すように後工程で生じるダ
メージ層（詳細を後述する）の厚さを考慮して調整し、
本実施例では約４３０ｎｍ（１００ｎｍ（凸部３ｂ位置
の絶縁膜５の厚さ）＋３０ｎｍ（ストッパ膜４の厚さ）
＋３００ｎｍ（凸部３ｂから注入層６までの距離））と
した。
により、図１中矢印で示すように前記絶縁膜５の表面か
ら所望の加速電圧で水素イオンを注入し、半導体基板１
におけるストッパ膜４近傍に対し剥離層としてのイオン
注入層６を均一な深さで形成した。なお、前記イオン注
入層６の深さは、下記式に示すように後工程で生じるダ
メージ層（詳細を後述する）の厚さを考慮して調整し、
本実施例では約４３０ｎｍ（１００ｎｍ（凸部３ｂ位置
の絶縁膜５の厚さ）＋３０ｎｍ（ストッパ膜４の厚さ）
＋３００ｎｍ（凸部３ｂから注入層６までの距離））と
した。
【００２８】
「イオン注入層の深さ（ｎｍ）」≧「各ＳＯＩ層間の絶縁膜５の厚さ」＋「熱
酸化膜４の厚さ」＋「ダメージ層８の厚さ」 …… （１）
ステップＳ１７はベース基板接合工程を示すものであ
り、パターン伸縮を最小限に抑えた方法（特開平６−６
９４７６号公報参照）により、前記絶縁膜５表面に対し
てベース基板（例えば、接合可能な面を有する購入基
板）７を重ね合わせ、酸素または窒素雰囲気下にて例え
ば温度４００℃の熱処理を行うことにより仮接合した。
り、パターン伸縮を最小限に抑えた方法（特開平６−６
９４７６号公報参照）により、前記絶縁膜５表面に対し
てベース基板（例えば、接合可能な面を有する購入基
板）７を重ね合わせ、酸素または窒素雰囲気下にて例え
ば温度４００℃の熱処理を行うことにより仮接合した。
【００２９】なお、前記絶縁膜５表面（ベース基板７と
の接合面）は、研磨パッド（例えば、不織布タイプの連
続発泡体等）と研磨スラリー（例えば、平均粒径４０ｎ
ｍ程度のコロイダルシリカ等）とを用いて、予めベース
基板７を接合することが可能な程度（表面粗さＲａが
０．４ｎｍ程度）に研磨した。
の接合面）は、研磨パッド（例えば、不織布タイプの連
続発泡体等）と研磨スラリー（例えば、平均粒径４０ｎ
ｍ程度のコロイダルシリカ等）とを用いて、予めベース
基板７を接合することが可能な程度（表面粗さＲａが
０．４ｎｍ程度）に研磨した。
【００３０】また、前記の絶縁膜５とベース基板７とに
おける各接合面は、アンモニア水（ＮＨ3），過酸化水
素水（Ｈ2Ｏ2），高純度水（Ｈ2Ｏ）を所望の割合（例
えば、ＮＨ3：Ｈ2Ｏ2：Ｈ2Ｏ＝１：２：７）で用いたＲ
ＣＡ洗浄等により、パーティクル等の付着が無い状態に
すると共に、その接合面にＯＨ基が存在するように親水
化処理して、前記接合面に気泡が形成されないようにし
た。
おける各接合面は、アンモニア水（ＮＨ3），過酸化水
素水（Ｈ2Ｏ2），高純度水（Ｈ2Ｏ）を所望の割合（例
えば、ＮＨ3：Ｈ2Ｏ2：Ｈ2Ｏ＝１：２：７）で用いたＲ
ＣＡ洗浄等により、パーティクル等の付着が無い状態に
すると共に、その接合面にＯＨ基が存在するように親水
化処理して、前記接合面に気泡が形成されないようにし
た。
【００３１】次に、ステップＳ１８の剥離工程では、前
記のようにベース基板７を接合した半導体基板１におい
て、酸素または不活性ガスの雰囲気中にて温度４００℃
〜６００℃の熱処理を施し前記イオン注入層６を膨張さ
せることにより、半導体基板１をイオン注入層６の位置
から剥離した。
記のようにベース基板７を接合した半導体基板１におい
て、酸素または不活性ガスの雰囲気中にて温度４００℃
〜６００℃の熱処理を施し前記イオン注入層６を膨張さ
せることにより、半導体基板１をイオン注入層６の位置
から剥離した。
【００３２】なお、前記の剥離工程Ｓ１８後、酸素また
は不活性ガスの雰囲気中にて温度８００℃〜１０００℃
の熱処理を３０分〜１２０分施すことにより、絶縁膜５
とベース基板７との接合を強固にした。前記のように剥
離した半導体基板１（およびベース基板７側に残存した
半導体基板１）の表面には、イオン注入層６の膨張によ
りダメージ層８が形成されるが、その剥離した半導体基
板１はダメージ層８を必要に応じて研磨し表面粗さを小
さくすることにより、例えば前記の基板接合工程Ｓ１７
において再利用することができる。
は不活性ガスの雰囲気中にて温度８００℃〜１０００℃
の熱処理を３０分〜１２０分施すことにより、絶縁膜５
とベース基板７との接合を強固にした。前記のように剥
離した半導体基板１（およびベース基板７側に残存した
半導体基板１）の表面には、イオン注入層６の膨張によ
りダメージ層８が形成されるが、その剥離した半導体基
板１はダメージ層８を必要に応じて研磨し表面粗さを小
さくすることにより、例えば前記の基板接合工程Ｓ１７
において再利用することができる。
【００３３】そして、ステップＳ１９の選択研磨工程に
て、ＣＭＰ法により研磨パッド（発泡ウレタン；例え
ば、不織布タイプの連続発泡体等）と選択研磨用スラリ
ー（ＳｉとＳｉＯ2とに対する研磨レート比が大きい研
磨用スラリー）を用い熱酸化膜４をストッパ膜として、
その熱酸化膜４の突出部（凹部２ａ〜２ｃの形状を反映
した突出部）表面が露出するように、前記剥離工程Ｓ１
８でベース基板７側に残存した半導体基板１（ダメージ
層８を含む）のみを選択研磨することにより、種々のＳ
ＯＩ層９が形成されたＳＯＩ基板１０を作製した。
て、ＣＭＰ法により研磨パッド（発泡ウレタン；例え
ば、不織布タイプの連続発泡体等）と選択研磨用スラリ
ー（ＳｉとＳｉＯ2とに対する研磨レート比が大きい研
磨用スラリー）を用い熱酸化膜４をストッパ膜として、
その熱酸化膜４の突出部（凹部２ａ〜２ｃの形状を反映
した突出部）表面が露出するように、前記剥離工程Ｓ１
８でベース基板７側に残存した半導体基板１（ダメージ
層８を含む）のみを選択研磨することにより、種々のＳ
ＯＩ層９が形成されたＳＯＩ基板１０を作製した。
【００３４】なお、選択研磨工程Ｓ１９での研磨は、Ｌ
ＳＩデバイスにおいて必要な程度の表面粗さに研磨し
た。また、前記選択用研磨スラリーとしては、例えば平
均粒径４０ｎｍ程度のコロイダルシリカやエチレンジア
ミン液等が挙げられる。
ＳＩデバイスにおいて必要な程度の表面粗さに研磨し
た。また、前記選択用研磨スラリーとしては、例えば平
均粒径４０ｎｍ程度のコロイダルシリカやエチレンジア
ミン液等が挙げられる。
【００３５】以上、本発明において、記載された具体例
に対してのみ詳細に説明したが、本発明の技術思想の範
囲で多彩な変形および修正が可能であることは、当業者
にとって明白なことであり、このような変形および修正
が特許請求の範囲に属することは当然のことである。
に対してのみ詳細に説明したが、本発明の技術思想の範
囲で多彩な変形および修正が可能であることは、当業者
にとって明白なことであり、このような変形および修正
が特許請求の範囲に属することは当然のことである。
【００３６】例えば、パターニング工程Ｓ１２，基板第
２エッチング工程Ｓ１３を繰り返し行い、半導体基板主
面に種々の高さの凸部を形成することにより、それぞれ
厚さや幅の異なるＳＯＩ層を複数形成することが可能と
なる。
２エッチング工程Ｓ１３を繰り返し行い、半導体基板主
面に種々の高さの凸部を形成することにより、それぞれ
厚さや幅の異なるＳＯＩ層を複数形成することが可能と
なる。
【００３７】また、本発明では、ＳＯＩ基板の薄膜化に
おいて水素注入分離法を適用したが、多孔質シリコンを
用いたシングルエッチストップ法を適用した場合におい
ても同様の作用効果が得られる。
おいて水素注入分離法を適用したが、多孔質シリコンを
用いたシングルエッチストップ法を適用した場合におい
ても同様の作用効果が得られる。
【００３８】さらに、本発明は単なるＭＯＳトランジス
タに限られるものではなく、ＳＲＡＭやＤＲＡＭを混載
したものや、高速デバイスと低電力デバイスとを組み合
わせたＢｉＣＭＯＳトランジスタ等のＬＳＩに適用する
ことができる。
タに限られるものではなく、ＳＲＡＭやＤＲＡＭを混載
したものや、高速デバイスと低電力デバイスとを組み合
わせたＢｉＣＭＯＳトランジスタ等のＬＳＩに適用する
ことができる。
【００３９】
【発明の効果】以上示したように本発明によれば、ポリ
シリコン等のイオン注入調整部材を用いたり比較的厚い
半導体基板を研削・研磨する必要が無いため、イオン注
入層形成に要する各工程を減らすことができる。また、
ベース基板接合工程後において絶縁膜等が研削されるこ
とを防ぐことができるため、結晶性の良好なＳＯＩ層を
形成し、歩留まりを向上させることが可能となる。
シリコン等のイオン注入調整部材を用いたり比較的厚い
半導体基板を研削・研磨する必要が無いため、イオン注
入層形成に要する各工程を減らすことができる。また、
ベース基板接合工程後において絶縁膜等が研削されるこ
とを防ぐことができるため、結晶性の良好なＳＯＩ層を
形成し、歩留まりを向上させることが可能となる。
【００４０】ゆえに、ＳＯＩ基板の薄膜化およびパター
ンの微細化、かつ種々の厚さのＳＯＩ層を形成して素子
設計の自由度を高めることができ、所望の電気的特性を
有する半導体素子が得られ、今後の情報技術（ＩＴ）社
会に大きく寄与できる。
ンの微細化、かつ種々の厚さのＳＯＩ層を形成して素子
設計の自由度を高めることができ、所望の電気的特性を
有する半導体素子が得られ、今後の情報技術（ＩＴ）社
会に大きく寄与できる。
【図１】本実施の形態におけるＳＯＩ基板の製造工程
図。
図。
【図２】一般的なＳＯＩ基板の製造工程図。
【図３】不均一に研削および研磨されたＳＯＩ基板の概
略構成図。
略構成図。
１…半導体基板
１ａ…凹部
２…レジスト
３ａ，３ｂ…凸部
４…熱酸化膜
５…絶縁膜
６…イオン注入層
７…ベース基板
８…ダメージ層
９…ＳＯＩ層
１０…ＳＯＩ基板
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 5F032 AA06 AA34 AA44 AA45 BA06
BB01 CA17 CA18 CA20 DA02
DA23 DA33 DA53 DA60 DA71
DA74 DA78
Claims (2)
- 【請求項１】 絶縁膜を介してベース基板上に種々の厚
さのＳＯＩ層を形成する半導体素子の製造方法におい
て、 半導体基板の一方の面側を前記の各ＳＯＩ層の厚さに応
じて段差状にエッチングし、その表面に絶縁膜を形成し
た後、 前記絶縁膜表面を平坦化し、その平坦化された表面から
イオン注入することにより前記半導体基板にイオン注入
層を形成して、 前記絶縁膜上にベース基板を接合してから熱処理するこ
とにより、その半導体基板をイオン注入層にて剥離した
後、 前記絶縁膜をストッパー膜として、前記のベース基板側
に残存した半導体基板を選択研磨することを特徴とする
半導体素子の製造方法。 - 【請求項２】 前記半導体基板と絶縁膜との間に熱酸化
膜を形成し、その熱酸化膜をストッパー膜として前記の
ベース基板側に残存した半導体基板を選択研磨すること
を特徴とする請求項１記載の半導体素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001190627A JP2003007816A (ja) | 2001-06-25 | 2001-06-25 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001190627A JP2003007816A (ja) | 2001-06-25 | 2001-06-25 | 半導体素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003007816A true JP2003007816A (ja) | 2003-01-10 |
Family
ID=19029370
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001190627A Pending JP2003007816A (ja) | 2001-06-25 | 2001-06-25 | 半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003007816A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7425475B2 (en) | 2004-08-26 | 2008-09-16 | Sharp Kabushiki Kaisha | Method for fabricating semiconductor device and semiconductor device |
-
2001
- 2001-06-25 JP JP2001190627A patent/JP2003007816A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7425475B2 (en) | 2004-08-26 | 2008-09-16 | Sharp Kabushiki Kaisha | Method for fabricating semiconductor device and semiconductor device |
| US8017492B2 (en) | 2004-08-26 | 2011-09-13 | Sharp Kabushiki Kaisha | Method for fabricating semiconductor device and semiconductor device with separation along peeling layer |
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