JP2001015720A - Ｓｏｉ基板の製造方法及び半導体装置の製造方法 - Google Patents
Ｓｏｉ基板の製造方法及び半導体装置の製造方法Info
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Abstract
(57)【要約】
【課題】 ＳＯＩ構造部分に完全空乏型ＭＯＳトランジ
スタを形成することができるとともに、サリサイドプロ
セスを容易に適用できる部分ＳＯＩ基板の製造方法を提
供することを目的とする。 【解決手段】 （ａ）ＳＯＩ構造を形成する第１基板１
表面の領域に溝を形成し、（ｂ）第１基板１上に酸化膜
３を形成し、（ｃ）酸化膜３を第１基板１表面が露出す
るまで除去して平坦化することにより部分的に酸化膜３
が形成された第1基板１を形成し、（ｄ）平坦化された
第２基板１ａを形成し、（ｅ）平坦化された第1基板１
の表面と第２基板１ａの表面とを貼り合わせ、（ｆ）第
１基板１又は第２基板１ａの貼り合わせ面と異なる面を
研磨することにより異なったＳＯＩ厚を有するＳＯＩ基
板を形成することからなるＳＯＩ基板の製造方法。
スタを形成することができるとともに、サリサイドプロ
セスを容易に適用できる部分ＳＯＩ基板の製造方法を提
供することを目的とする。 【解決手段】 （ａ）ＳＯＩ構造を形成する第１基板１
表面の領域に溝を形成し、（ｂ）第１基板１上に酸化膜
３を形成し、（ｃ）酸化膜３を第１基板１表面が露出す
るまで除去して平坦化することにより部分的に酸化膜３
が形成された第1基板１を形成し、（ｄ）平坦化された
第２基板１ａを形成し、（ｅ）平坦化された第1基板１
の表面と第２基板１ａの表面とを貼り合わせ、（ｆ）第
１基板１又は第２基板１ａの貼り合わせ面と異なる面を
研磨することにより異なったＳＯＩ厚を有するＳＯＩ基
板を形成することからなるＳＯＩ基板の製造方法。
Description
【０００１】
【発明の属する技術分野】本発明はＳＯＩ（Silicon On
Insulator）基板の製造方法及び半導体装置の製造方法
に関し、より詳細には、貼り合わせＳＯＩ基板の製造方
法及びこのＳＯＩ基板を用いた半導体装置の製造方法に
関する。
Insulator）基板の製造方法及び半導体装置の製造方法
に関し、より詳細には、貼り合わせＳＯＩ基板の製造方
法及びこのＳＯＩ基板を用いた半導体装置の製造方法に
関する。
【０００２】
【従来の技術】近年、低消費電力、高速動作の実現を可
能とするＳＯＩデバイス技術の開発が進められている。
能とするＳＯＩデバイス技術の開発が進められている。
【０００３】通常、ＳＯＩ厚が均一のＳＯＩ基板にＳＯ
Ｉトランジスタを作製しているが、このＳＯＩトランジ
スタを、バイポーラトランジスタと同一の基板上に形成
すれば、多種多様のＬＳＩが作製可能となる。このよう
なＬＳＩを作製するためには、まず、部分的にＳＯＩ構
造を有する半導体基板、いわゆる部分ＳＯＩ基板を作製
することが必要になる。
Ｉトランジスタを作製しているが、このＳＯＩトランジ
スタを、バイポーラトランジスタと同一の基板上に形成
すれば、多種多様のＬＳＩが作製可能となる。このよう
なＬＳＩを作製するためには、まず、部分的にＳＯＩ構
造を有する半導体基板、いわゆる部分ＳＯＩ基板を作製
することが必要になる。
【０００４】部分ＳＯＩ基板の製造方法として、例え
ば、特開平３−２６６４５０号公報において、一方の半
導体基板上のＳＯＩ構造を形成しない領域に、耐酸化マ
スク（例えば、窒化膜）５を形成し（図５（ａ））、こ
の半導体基板４を酸化することにより、基板表面に酸化
膜６を形成し（図５（ｂ））、耐酸化マスク５を除去
し、半導体基板４表面を平坦化し（図５（ｃ））、半導
体基板４の平坦面に、他方の半導体基板４ａを貼り合わ
せ（図５（ｄ））、他方の半導体基板４ａにおける貼り
合わせ面と反対側の面を研磨する（図５（ｅ））方法が
提案されている。
ば、特開平３−２６６４５０号公報において、一方の半
導体基板上のＳＯＩ構造を形成しない領域に、耐酸化マ
スク（例えば、窒化膜）５を形成し（図５（ａ））、こ
の半導体基板４を酸化することにより、基板表面に酸化
膜６を形成し（図５（ｂ））、耐酸化マスク５を除去
し、半導体基板４表面を平坦化し（図５（ｃ））、半導
体基板４の平坦面に、他方の半導体基板４ａを貼り合わ
せ（図５（ｄ））、他方の半導体基板４ａにおける貼り
合わせ面と反対側の面を研磨する（図５（ｅ））方法が
提案されている。
【０００５】
【発明が解決しようとする課題】しかし、上記方法で作
製した部分ＳＯＩ基板においては、通常使用されるＳＯ
Ｉ基板と同様、ＳＯＩ構造部分ではＳＯＩ厚が一基板内
で均一である。例えば、ＳＯＩ構造部分で完全空乏型Ｍ
ＯＳトランジスタを作製する場合、このトランジスタが
形成された領域のＳＯＩを完全空乏にするためには、Ｓ
ＯＩ厚を約５０ｎｍと、特に薄膜にする必要がある。一
方、完全空乏型ＭＯＳトランジスタを形成する領域以外
の領域の半導体装置のためにサリサイドプロセスを採用
したい場合、ＳＯＩ基板におけるＳＯＩが薄いため、サ
リサイドプロセスを施すことが困難となる。
製した部分ＳＯＩ基板においては、通常使用されるＳＯ
Ｉ基板と同様、ＳＯＩ構造部分ではＳＯＩ厚が一基板内
で均一である。例えば、ＳＯＩ構造部分で完全空乏型Ｍ
ＯＳトランジスタを作製する場合、このトランジスタが
形成された領域のＳＯＩを完全空乏にするためには、Ｓ
ＯＩ厚を約５０ｎｍと、特に薄膜にする必要がある。一
方、完全空乏型ＭＯＳトランジスタを形成する領域以外
の領域の半導体装置のためにサリサイドプロセスを採用
したい場合、ＳＯＩ基板におけるＳＯＩが薄いため、サ
リサイドプロセスを施すことが困難となる。
【０００６】本発明は上記課題に鑑みなされたものであ
り、ＳＯＩ構造部分に完全空乏型ＭＯＳトランジスタを
形成することができるとともに、サリサイドプロセスを
容易に適用できる部分ＳＯＩ基板の製造方法及び半導体
装置の製造方法を提供することを目的とする。
り、ＳＯＩ構造部分に完全空乏型ＭＯＳトランジスタを
形成することができるとともに、サリサイドプロセスを
容易に適用できる部分ＳＯＩ基板の製造方法及び半導体
装置の製造方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明によれば、（ａ）
ＳＯＩ構造を形成する第1基板表面の領域に溝を形成
し、（ｂ）前記第１基板上に酸化膜を形成し、（ｃ）該
酸化膜を前記第１基板表面が露出するまで除去して平坦
化することにより部分的に前記酸化膜が形成された第1
基板を形成し、（ｄ）平坦化された第２基板を形成し、
（ｅ）前記平坦化された第1基板の表面と第２基板の表
面とを貼り合わせ、（ｆ）前記第１基板又は第２基板の
貼り合わせ面と異なる面を研磨することにより部分的に
ＳＯＩ構造を有するＳＯＩ基板を形成することからなる
ＳＯＩ基板の製造方法が提供される。
ＳＯＩ構造を形成する第1基板表面の領域に溝を形成
し、（ｂ）前記第１基板上に酸化膜を形成し、（ｃ）該
酸化膜を前記第１基板表面が露出するまで除去して平坦
化することにより部分的に前記酸化膜が形成された第1
基板を形成し、（ｄ）平坦化された第２基板を形成し、
（ｅ）前記平坦化された第1基板の表面と第２基板の表
面とを貼り合わせ、（ｆ）前記第１基板又は第２基板の
貼り合わせ面と異なる面を研磨することにより部分的に
ＳＯＩ構造を有するＳＯＩ基板を形成することからなる
ＳＯＩ基板の製造方法が提供される。
【０００８】また、本発明によれば、（ａ’）ＳＯＩ構
造を形成しない第１基板上に耐酸化マスクを形成し、
（ｂ’）該耐酸化マスクを用いてＳＯＩ構造を形成する
第１基板表面に酸化膜を形成し、（ｃ）該酸化膜を前記
第１基板表面が露出するまで除去して平坦化することに
より部分的に前記酸化膜が形成された第１基板を形成
し、（ｄ’）前記第１基板とは異なる領域に酸化膜が形
成されて平坦化された第２基板を形成し、（ｅ）前記平
坦化された第1基板の表面と第２基板の表面とを貼り合
わせ、（ｆ）前記第１基板又は第２基板の貼り合わせ面
と異なる面を研磨することにより部分的にＳＯＩ構造を
有するＳＯＩ基板の製造方法が提供される。さらに、本
発明によれば、上記方法により製造されたＳＯＩ基板を
用いて半導体装置を形成することからなる半導体装置の
製造方法が提供される。
造を形成しない第１基板上に耐酸化マスクを形成し、
（ｂ’）該耐酸化マスクを用いてＳＯＩ構造を形成する
第１基板表面に酸化膜を形成し、（ｃ）該酸化膜を前記
第１基板表面が露出するまで除去して平坦化することに
より部分的に前記酸化膜が形成された第１基板を形成
し、（ｄ’）前記第１基板とは異なる領域に酸化膜が形
成されて平坦化された第２基板を形成し、（ｅ）前記平
坦化された第1基板の表面と第２基板の表面とを貼り合
わせ、（ｆ）前記第１基板又は第２基板の貼り合わせ面
と異なる面を研磨することにより部分的にＳＯＩ構造を
有するＳＯＩ基板の製造方法が提供される。さらに、本
発明によれば、上記方法により製造されたＳＯＩ基板を
用いて半導体装置を形成することからなる半導体装置の
製造方法が提供される。
【０００９】
【発明の実施の形態】本発明のＳＯＩ基板の製造方法に
おいては、工程（ａ）において、第１基板表面であっ
て、ＳＯＩ構造を形成する領域に溝を形成する。ここで
使用することができる第１基板としては、通常、ＳＯＩ
構造基板の支持基板又はＳＯＩ構造基板における表面半
導体層として使用することができる材料であれば、どの
ようなものでも使用することができる。例えば、シリコ
ン、ゲルマニウム等の半導体、ＧａＡｓ、ＩｎＧａＡｓ
等の化合物半導体等からなる基板が挙げられる。なかで
も、シリコン基板が好ましい。第１基板の膜厚として
は、例えば、第１基板が、ＳＯＩ基板における支持基板
又は表面半導体層のいずれに用いられる場合でも、７０
０〜７５０μｍ程度が適当である。第１基板に溝を形成
する方法としては、公知の方法、例えば、フォトリソグ
ラフィ及びエッチング工程により、ＳＯＩ構造を形成す
る領域に開口を有するレジストパターンを形成し、この
レジストパターンをマスクとして用いて、HF-HNO3−CH3
COOH等を用いたウェットエッチング、ＲＩＥ法等による
ドライエッチング等により第１基板をエッチングする方
法等が挙げられる。また、ここで形成される溝の深さ
は、最終的に得られるＳＯＩ基板における、いわゆる埋
め込み酸化膜の膜厚の決定に関与するものであるため、
埋め込み酸化膜の膜厚を考慮して設定することができ
る。例えば、８０〜４００ｎｍ程度の深さが挙げられ
る。
おいては、工程（ａ）において、第１基板表面であっ
て、ＳＯＩ構造を形成する領域に溝を形成する。ここで
使用することができる第１基板としては、通常、ＳＯＩ
構造基板の支持基板又はＳＯＩ構造基板における表面半
導体層として使用することができる材料であれば、どの
ようなものでも使用することができる。例えば、シリコ
ン、ゲルマニウム等の半導体、ＧａＡｓ、ＩｎＧａＡｓ
等の化合物半導体等からなる基板が挙げられる。なかで
も、シリコン基板が好ましい。第１基板の膜厚として
は、例えば、第１基板が、ＳＯＩ基板における支持基板
又は表面半導体層のいずれに用いられる場合でも、７０
０〜７５０μｍ程度が適当である。第１基板に溝を形成
する方法としては、公知の方法、例えば、フォトリソグ
ラフィ及びエッチング工程により、ＳＯＩ構造を形成す
る領域に開口を有するレジストパターンを形成し、この
レジストパターンをマスクとして用いて、HF-HNO3−CH3
COOH等を用いたウェットエッチング、ＲＩＥ法等による
ドライエッチング等により第１基板をエッチングする方
法等が挙げられる。また、ここで形成される溝の深さ
は、最終的に得られるＳＯＩ基板における、いわゆる埋
め込み酸化膜の膜厚の決定に関与するものであるため、
埋め込み酸化膜の膜厚を考慮して設定することができ
る。例えば、８０〜４００ｎｍ程度の深さが挙げられ
る。
【００１０】工程（ｂ）において、第１基板上に酸化膜
を形成する。酸化膜は、公知の方法、例えば、熱酸化
法、ＣＶＤ法、液相成長法等種々の方法が挙げられる
が、なかでも熱酸化法が好ましい。熱酸化は、例えば、
酸素雰囲気下又は大気中で、８００〜１１００℃程度の
温度範囲で、３０〜３０００分間程度、第1基板を熱処
理する方法が挙げられる。酸化膜の膜厚は、先の工程で
形成した溝の深さに対応して適宜決定することができ、
溝の深さよりも厚膜であることを要し、例えば、１７０
〜９００ｎｍ程度の膜厚が挙げられる。
を形成する。酸化膜は、公知の方法、例えば、熱酸化
法、ＣＶＤ法、液相成長法等種々の方法が挙げられる
が、なかでも熱酸化法が好ましい。熱酸化は、例えば、
酸素雰囲気下又は大気中で、８００〜１１００℃程度の
温度範囲で、３０〜３０００分間程度、第1基板を熱処
理する方法が挙げられる。酸化膜の膜厚は、先の工程で
形成した溝の深さに対応して適宜決定することができ、
溝の深さよりも厚膜であることを要し、例えば、１７０
〜９００ｎｍ程度の膜厚が挙げられる。
【００１１】工程（ｃ）において、酸化膜を前記第1基
板表面が露出するまで除去する。ここで酸化膜を除去す
る方法としては、第1基板と酸化膜とのエッチングレー
トの差を利用するウェットエッチング又はドライエッチ
ング等の方法が挙げられる。また、ＣＭＰ法、研磨材を
用いたＣＭＰ法等を用いてもよい。この工程により、第
１基板表面が平坦化され、部分的に酸化膜が形成された
第1基板を形成することができる。
板表面が露出するまで除去する。ここで酸化膜を除去す
る方法としては、第1基板と酸化膜とのエッチングレー
トの差を利用するウェットエッチング又はドライエッチ
ング等の方法が挙げられる。また、ＣＭＰ法、研磨材を
用いたＣＭＰ法等を用いてもよい。この工程により、第
１基板表面が平坦化され、部分的に酸化膜が形成された
第1基板を形成することができる。
【００１２】工程（ｄ）において、平坦化された第２基
板を形成する。第２基板として使用することができる基
板としては、第1基板として例示したもののなかから適
宜選択して用いることができる。なお、第2基板は、第1
基板と同じものであってもよいし、異なるものであって
もよい。なかでも、シリコン基板が好ましい。
板を形成する。第２基板として使用することができる基
板としては、第1基板として例示したもののなかから適
宜選択して用いることができる。なお、第2基板は、第1
基板と同じものであってもよいし、異なるものであって
もよい。なかでも、シリコン基板が好ましい。
【００１３】ここで、平坦化された第２基板としては、
上記工程（a）〜（ｂ）と同様の方法を用いて、第1基
板とは異なる領域に酸化膜が形成されて平坦化されたも
のであってもよい。「異なる領域に酸化膜が形成され
る」とは、後工程において、第１基板の平坦化された表
面と、第2基板の平坦化された表面とを貼り合わせる際
に、対向する酸化膜形成領域が部分的に一致するか、全
く一致しないように形成されることを意味し、一方の酸
化膜形成領域が他方の酸化膜形成領域にすっかり含まれ
る場合も含む。また、第２基板の表面全面に、熱酸化
法、ＣＶＤ法等により所望の膜厚の酸化膜を形成し、工
程（ｃ）の平坦化法と同様にその表面が平坦化されたも
のであってもよい。後述する工程（ａ’）、（ｂ’）
及び（ｃ）と同様の方法を用いて、第１基板とは異なる
領域に酸化膜が形成されて平坦化されたものであっても
よい。さらに、酸化膜が形成されず、表面が平坦化さ
れた第２基板自体であってもよい。なお、この工程で形
成される酸化膜の膜厚は、第１基板に形成された膜厚と
同程度の膜厚であってもよいが、異なる膜厚であっても
よい。特に、第１基板の酸化膜形成領域と第２酸化膜形
成領域とが全く一致しない場合には、両者の酸化膜の膜
厚は異なることが好ましい。また、工程（ｄ）は、工程
（ａ）〜（ｃ）の前、後、これらの工程とは別個である
が並行して行ってもよい。
上記工程（a）〜（ｂ）と同様の方法を用いて、第1基
板とは異なる領域に酸化膜が形成されて平坦化されたも
のであってもよい。「異なる領域に酸化膜が形成され
る」とは、後工程において、第１基板の平坦化された表
面と、第2基板の平坦化された表面とを貼り合わせる際
に、対向する酸化膜形成領域が部分的に一致するか、全
く一致しないように形成されることを意味し、一方の酸
化膜形成領域が他方の酸化膜形成領域にすっかり含まれ
る場合も含む。また、第２基板の表面全面に、熱酸化
法、ＣＶＤ法等により所望の膜厚の酸化膜を形成し、工
程（ｃ）の平坦化法と同様にその表面が平坦化されたも
のであってもよい。後述する工程（ａ’）、（ｂ’）
及び（ｃ）と同様の方法を用いて、第１基板とは異なる
領域に酸化膜が形成されて平坦化されたものであっても
よい。さらに、酸化膜が形成されず、表面が平坦化さ
れた第２基板自体であってもよい。なお、この工程で形
成される酸化膜の膜厚は、第１基板に形成された膜厚と
同程度の膜厚であってもよいが、異なる膜厚であっても
よい。特に、第１基板の酸化膜形成領域と第２酸化膜形
成領域とが全く一致しない場合には、両者の酸化膜の膜
厚は異なることが好ましい。また、工程（ｄ）は、工程
（ａ）〜（ｃ）の前、後、これらの工程とは別個である
が並行して行ってもよい。
【００１４】工程（ｅ）において、平坦化された第１基
板の表面と第２基板の表面とを貼り合わせる。貼り合わ
せ方法としては、例えば、第１基板及び第２基板の表面
を洗浄、乾燥し、室温、真空中にて第１基板の表面と第
２基板の表面とを重ね合わせてプレスし、さらに１１０
０℃程度、２時間程度アニールすることにより強固に結
合させる方法等が挙げられる。
板の表面と第２基板の表面とを貼り合わせる。貼り合わ
せ方法としては、例えば、第１基板及び第２基板の表面
を洗浄、乾燥し、室温、真空中にて第１基板の表面と第
２基板の表面とを重ね合わせてプレスし、さらに１１０
０℃程度、２時間程度アニールすることにより強固に結
合させる方法等が挙げられる。
【００１５】工程（ｆ）において、第１基板又は第２基
板の貼り合わせ面と異なる面を研磨する。ここでは、第
1基板と第2基板とのいずれを研磨してもよい。研磨する
方法としては、通常、ＣＭＰ法が用いられる。また、表
面半導体層を構成する基板内に、貼り合わせる前に水素
を注入し、貼り合わせた後、４００〜６００℃で熱処理
することにより、水素注入よって発生した欠陥層から基
板を分断した後、ＣＭＰ法によって研磨する方法が挙げ
られる。この工程において、第１基板を研磨する場合に
は、第２基板が支持基板、第１基板が表面半導体層を構
成することになり、第２基板を研磨する場合には、第１
基板が支持基板、第２基板が表面半導体層を構成するこ
とになる。ここでの研磨量は、最終的に得ようとするＳ
ＯＩ基板の表面半導体層の膜厚に応じて適宜調整するこ
とができ、例えば、７００〜７５０μｍ程度、つまり、
表面半導体層として、６０〜２００ｎｍ程度の膜厚を確
保できるように調整することが好ましい。
板の貼り合わせ面と異なる面を研磨する。ここでは、第
1基板と第2基板とのいずれを研磨してもよい。研磨する
方法としては、通常、ＣＭＰ法が用いられる。また、表
面半導体層を構成する基板内に、貼り合わせる前に水素
を注入し、貼り合わせた後、４００〜６００℃で熱処理
することにより、水素注入よって発生した欠陥層から基
板を分断した後、ＣＭＰ法によって研磨する方法が挙げ
られる。この工程において、第１基板を研磨する場合に
は、第２基板が支持基板、第１基板が表面半導体層を構
成することになり、第２基板を研磨する場合には、第１
基板が支持基板、第２基板が表面半導体層を構成するこ
とになる。ここでの研磨量は、最終的に得ようとするＳ
ＯＩ基板の表面半導体層の膜厚に応じて適宜調整するこ
とができ、例えば、７００〜７５０μｍ程度、つまり、
表面半導体層として、６０〜２００ｎｍ程度の膜厚を確
保できるように調整することが好ましい。
【００１６】また、本発明における別のＳＯＩ基板の製
造方法においては、工程（ａ’）で、ＳＯＩ構造を形成
しない第１基板上に耐酸化マスクを形成する。耐酸化マ
スクとしては、例えば、シリコン窒化膜が挙げられる。
これらのマスクは、例えば、ＣＶＤ法等により形成する
ことができる。なお、ＳＯＩ構造を形成しない領域にの
み耐酸化マスクを形成する方法としては、まず、第1基
板上全面に耐酸化マスク材料を形成し、フォトリソグラ
フィ及びエッチング工程等の公知の方法により、所望の
形状にパターニングする方法が挙げられる。
造方法においては、工程（ａ’）で、ＳＯＩ構造を形成
しない第１基板上に耐酸化マスクを形成する。耐酸化マ
スクとしては、例えば、シリコン窒化膜が挙げられる。
これらのマスクは、例えば、ＣＶＤ法等により形成する
ことができる。なお、ＳＯＩ構造を形成しない領域にの
み耐酸化マスクを形成する方法としては、まず、第1基
板上全面に耐酸化マスク材料を形成し、フォトリソグラ
フィ及びエッチング工程等の公知の方法により、所望の
形状にパターニングする方法が挙げられる。
【００１７】工程（ｂ’）において、耐酸化マスクを用
いてＳＯＩ構造を形成する第１基板表面に酸化膜を形成
する。ここでの酸化膜形成方法は、熱酸化法が好まし
い。熱酸化は、例えば、酸素雰囲気下又は大気中、８０
０〜１１００℃程度の温度範囲で、３０〜３０００分間
程度、耐酸化マスクを形成した第１基板を熱処理する方
法が挙げられる。ここで形成される酸化膜の膜厚は、最
終的に得られるＳＯＩ基板の埋め込み酸化膜の膜厚の決
定に関与するものであるため、埋め込み酸化膜の膜厚を
考慮して設定することができる。例えば、最も厚膜の部
分において、４００〜８００ｎｍ程度の深さが挙げられ
る。
いてＳＯＩ構造を形成する第１基板表面に酸化膜を形成
する。ここでの酸化膜形成方法は、熱酸化法が好まし
い。熱酸化は、例えば、酸素雰囲気下又は大気中、８０
０〜１１００℃程度の温度範囲で、３０〜３０００分間
程度、耐酸化マスクを形成した第１基板を熱処理する方
法が挙げられる。ここで形成される酸化膜の膜厚は、最
終的に得られるＳＯＩ基板の埋め込み酸化膜の膜厚の決
定に関与するものであるため、埋め込み酸化膜の膜厚を
考慮して設定することができる。例えば、最も厚膜の部
分において、４００〜８００ｎｍ程度の深さが挙げられ
る。
【００１８】工程（ｃ）は、上記と同様の方法が挙げら
れる。工程（ｄ’）においては、前記第１基板とは異な
る領域に酸化膜が形成されて平坦化された第２基板を形
成する。ここでの第２基板は、上記工程（ｄ）で例示さ
れたもののうち、工程（ａ’）、（ｂ’）及び（ｃ）
と同様の方法を用いて、第1基板とは異なる領域に酸化
膜が形成されて平坦化されたものか、第２基板の表面
全面に、熱酸化法、ＣＶＤ法等により所望の膜厚の酸化
膜を形成し、工程（ｃ）の平坦化法と同様にその表面が
平坦化されたものであることが好ましい。なお、「異な
る領域に酸化膜が形成される」ことや酸化膜の膜厚は、
上記工程（ｄ）と同様である。
れる。工程（ｄ’）においては、前記第１基板とは異な
る領域に酸化膜が形成されて平坦化された第２基板を形
成する。ここでの第２基板は、上記工程（ｄ）で例示さ
れたもののうち、工程（ａ’）、（ｂ’）及び（ｃ）
と同様の方法を用いて、第1基板とは異なる領域に酸化
膜が形成されて平坦化されたものか、第２基板の表面
全面に、熱酸化法、ＣＶＤ法等により所望の膜厚の酸化
膜を形成し、工程（ｃ）の平坦化法と同様にその表面が
平坦化されたものであることが好ましい。なお、「異な
る領域に酸化膜が形成される」ことや酸化膜の膜厚は、
上記工程（ｄ）と同様である。
【００１９】工程（ｅ）及び（ｆ）は、上記と同様の方
法が挙げられる。さらに、本発明においては、上記方法
によりＳＯＩ基板を製造した後、さらに、半導体装置の
製造プロセスを行うことができる。ここでの半導体装置
の製造プロセスは、通常、トランジスタ、キャパシタ、
抵抗、ＣＭＯＳ、その他の素子やこれらを含む回路を製
造する際に行われる製造プロセスが挙げられる。以下
に、本発明のＳＯＩ基板の製造方法及び半導体基板の製
造方法を図面に基づいて詳細に説明する。
法が挙げられる。さらに、本発明においては、上記方法
によりＳＯＩ基板を製造した後、さらに、半導体装置の
製造プロセスを行うことができる。ここでの半導体装置
の製造プロセスは、通常、トランジスタ、キャパシタ、
抵抗、ＣＭＯＳ、その他の素子やこれらを含む回路を製
造する際に行われる製造プロセスが挙げられる。以下
に、本発明のＳＯＩ基板の製造方法及び半導体基板の製
造方法を図面に基づいて詳細に説明する。
【００２０】実施の形態１ まず、図１（ａ）に示したように、膜厚１μｍ程度のシ
リコン基板１上のＳＯＩ構造を形成しない領域にレジス
トパターン２を形成し、このレジストパターン２をマス
クとして用いて、ＳＯＩ構造を形成する領域のシリコン
基板１をエッチングして深さ５０〜４００ｎｍ程度の溝
を形成する。シリコン基板１表面のレジストパターン２
を除去した後、図１（ｂ）に示したように、シリコン基
板１表面を酸化し、シリコン基板１上全面に酸化膜３を
形成する。この際の酸化膜３の膜厚は、溝が埋まる以上
の膜厚、例えば、１００ｎｍ程度とする。次に、図１
（ｃ）に示したように、シリコン基板１の表面が露出す
るまで酸化膜３を研磨し、表面が酸化膜３とシリコンか
ら構成されるシリコン基板１を作製する。また、図1
（ａ）〜（ｃ）と同様の方法により、酸化膜３ａの形成
領域が異なったシリコン基板１ａを作製する。続いて、
図１（ｄ）に示したように、酸化膜３が形成されたシリ
コン基板１の表面と、酸化膜３ａが形成されたシリコン
基板１ａの表面とを貼り合わせる。次いで、図１（ｅ）
に示したように、シリコン基板１の表面であって、貼り
合わせた面と反対側の面を７００μｍ程度研磨する。こ
れにより、シリコン基板１ａ内にＳＯＩ厚が異なるＳＯ
Ｉ構造３ｃを有する部分ＳＯＩ基板を製造することがで
きる。また、このような部分ＳＯＩ基板を作製する際、
後工程のトランジスタ形成工程においてサリサイドを形
成する領域のＳＯＩ厚を厚くすれば、トランジスタ形成
工程におけるサリサイド技術の適用が容易になる。
リコン基板１上のＳＯＩ構造を形成しない領域にレジス
トパターン２を形成し、このレジストパターン２をマス
クとして用いて、ＳＯＩ構造を形成する領域のシリコン
基板１をエッチングして深さ５０〜４００ｎｍ程度の溝
を形成する。シリコン基板１表面のレジストパターン２
を除去した後、図１（ｂ）に示したように、シリコン基
板１表面を酸化し、シリコン基板１上全面に酸化膜３を
形成する。この際の酸化膜３の膜厚は、溝が埋まる以上
の膜厚、例えば、１００ｎｍ程度とする。次に、図１
（ｃ）に示したように、シリコン基板１の表面が露出す
るまで酸化膜３を研磨し、表面が酸化膜３とシリコンか
ら構成されるシリコン基板１を作製する。また、図1
（ａ）〜（ｃ）と同様の方法により、酸化膜３ａの形成
領域が異なったシリコン基板１ａを作製する。続いて、
図１（ｄ）に示したように、酸化膜３が形成されたシリ
コン基板１の表面と、酸化膜３ａが形成されたシリコン
基板１ａの表面とを貼り合わせる。次いで、図１（ｅ）
に示したように、シリコン基板１の表面であって、貼り
合わせた面と反対側の面を７００μｍ程度研磨する。こ
れにより、シリコン基板１ａ内にＳＯＩ厚が異なるＳＯ
Ｉ構造３ｃを有する部分ＳＯＩ基板を製造することがで
きる。また、このような部分ＳＯＩ基板を作製する際、
後工程のトランジスタ形成工程においてサリサイドを形
成する領域のＳＯＩ厚を厚くすれば、トランジスタ形成
工程におけるサリサイド技術の適用が容易になる。
【００２１】実施の形態２ まず、膜厚７００μｍ程度のシリコン基板１ｂ上全面
に、膜厚１００ｎｍ程度の酸化膜３ｂを形成し、酸化膜
３ｂを、図２（ａ）に示したように、実施の形態１で作
製したシリコン基板１の表面に貼り合わせる。次いで、
図２（ｂ）に示したように、シリコン基板１の表面であ
って、貼り合わせた面と反対側の面を７００μｍ程度研
磨することにより、シリコン基板内にＳＯＩ厚が異なる
ＳＯＩ構造を有するＳＯＩ基板を製造することができ
る。
に、膜厚１００ｎｍ程度の酸化膜３ｂを形成し、酸化膜
３ｂを、図２（ａ）に示したように、実施の形態１で作
製したシリコン基板１の表面に貼り合わせる。次いで、
図２（ｂ）に示したように、シリコン基板１の表面であ
って、貼り合わせた面と反対側の面を７００μｍ程度研
磨することにより、シリコン基板内にＳＯＩ厚が異なる
ＳＯＩ構造を有するＳＯＩ基板を製造することができ
る。
【００２２】実施の形態３ 図３（ａ）に示したように、実施の形態１で得られたシ
リコン基板１の表面に、表面が平坦化されたシリコン基
板１ｃを貼り合わせる。次いで、図３（ｂ）に示したよ
うに、シリコン基板１の表面であって、貼り合わせた面
と反対側の面を７００μｍ程度研磨することにより、Ｓ
ＯＩ厚が均一の部分ＳＯＩ基板を作製することができ
る。この方法においては、従来から通常行われている窒
化膜の形成工程、窒化膜のエッチ工程を省略することが
でき、製造工程を削減することができる。また、従来か
ら行われているように、窒化膜をシリコン基板上に直接
形成する場合には、基板表面にダメージを与えることと
なるが、上記方法によれば、基板表面への窒化膜形成に
よるダメージを回避することができ、トランジスタ等の
素子の特性を向上させることができる。
リコン基板１の表面に、表面が平坦化されたシリコン基
板１ｃを貼り合わせる。次いで、図３（ｂ）に示したよ
うに、シリコン基板１の表面であって、貼り合わせた面
と反対側の面を７００μｍ程度研磨することにより、Ｓ
ＯＩ厚が均一の部分ＳＯＩ基板を作製することができ
る。この方法においては、従来から通常行われている窒
化膜の形成工程、窒化膜のエッチ工程を省略することが
でき、製造工程を削減することができる。また、従来か
ら行われているように、窒化膜をシリコン基板上に直接
形成する場合には、基板表面にダメージを与えることと
なるが、上記方法によれば、基板表面への窒化膜形成に
よるダメージを回避することができ、トランジスタ等の
素子の特性を向上させることができる。
【００２３】実施の形態４ まず、図４（ａ）に示したように、膜厚７００μｍ程度
のシリコン基板４上のＳＯＩ構造を形成しない領域に、
シリコン窒化膜５を形成する。次いで、図４（ｂ）に示
したように、このシリコン基板４を酸化することによ
り、基板表面に膜厚２００ｎｍ程度の酸化膜６を形成す
る。
のシリコン基板４上のＳＯＩ構造を形成しない領域に、
シリコン窒化膜５を形成する。次いで、図４（ｂ）に示
したように、このシリコン基板４を酸化することによ
り、基板表面に膜厚２００ｎｍ程度の酸化膜６を形成す
る。
【００２４】続いて、図４（ｃ）に示したように、シリ
コン窒化膜５を除去し、シリコン基板４表面を平坦化す
る。また、図４（ａ）〜（ｃ）と同様の方法により、酸
化膜６ａの形成領域が異なったシリコン基板４ａを作製
する。続いて、図４（ｄ）に示したように、酸化膜６が
形成されたシリコン基板４の表面と、酸化膜６ａが形成
されたシリコン基板４ａの表面とを貼り合わせる。次い
で、図４（ｅ）に示したように、シリコン基板４の表面
であって、貼り合わせた面と反対側の面を７００μｍ程
度研磨する。これにより、シリコン基板４ａ内にＳＯＩ
厚が異なるＳＯＩ構造６ｂを有する部分ＳＯＩ基板を製
造することができる。
コン窒化膜５を除去し、シリコン基板４表面を平坦化す
る。また、図４（ａ）〜（ｃ）と同様の方法により、酸
化膜６ａの形成領域が異なったシリコン基板４ａを作製
する。続いて、図４（ｄ）に示したように、酸化膜６が
形成されたシリコン基板４の表面と、酸化膜６ａが形成
されたシリコン基板４ａの表面とを貼り合わせる。次い
で、図４（ｅ）に示したように、シリコン基板４の表面
であって、貼り合わせた面と反対側の面を７００μｍ程
度研磨する。これにより、シリコン基板４ａ内にＳＯＩ
厚が異なるＳＯＩ構造６ｂを有する部分ＳＯＩ基板を製
造することができる。
【００２５】実施の形態５ まず、膜厚７００μｍ程度のシリコン基板上全面に、膜
厚２００ｎｍ程度の酸化膜を形成し、この酸化膜を、実
施の形態４で作製したシリコン基板４の表面に貼り合わ
せる。次いで、シリコン基板４の表面であって、貼り合
わせた面と反対側の面を７００μｍ程度研磨する。これ
により、図２（ｂ）と同様の異なったＳＯＩ厚を有する
ＳＯＩ基板を作製することができる。
厚２００ｎｍ程度の酸化膜を形成し、この酸化膜を、実
施の形態４で作製したシリコン基板４の表面に貼り合わ
せる。次いで、シリコン基板４の表面であって、貼り合
わせた面と反対側の面を７００μｍ程度研磨する。これ
により、図２（ｂ）と同様の異なったＳＯＩ厚を有する
ＳＯＩ基板を作製することができる。
【００２６】実施の形態６ まず、図１（ａ）〜（ｃ）と同様の方法により酸化膜３
が形成されたシリコン基板１を形成する。次いで、図４
（ａ）〜（ｃ）と同様の方法により、シリコン基板１
と、酸化膜６ａの形成領域が異なったシリコン基板４ａ
を作製する。続いて、酸化膜３が形成されたシリコン基
板１の表面と、酸化膜６ａが形成されたシリコン基板４
ａの表面とを貼り合わせる。次いで、シリコン基板１の
表面であって、貼り合わせた面と反対側の面を７００μ
ｍ程度研磨する。これにより、シリコン基板内にＳＯＩ
厚が異なるＳＯＩ構造を有する部分ＳＯＩ基板を製造す
ることができる。
が形成されたシリコン基板１を形成する。次いで、図４
（ａ）〜（ｃ）と同様の方法により、シリコン基板１
と、酸化膜６ａの形成領域が異なったシリコン基板４ａ
を作製する。続いて、酸化膜３が形成されたシリコン基
板１の表面と、酸化膜６ａが形成されたシリコン基板４
ａの表面とを貼り合わせる。次いで、シリコン基板１の
表面であって、貼り合わせた面と反対側の面を７００μ
ｍ程度研磨する。これにより、シリコン基板内にＳＯＩ
厚が異なるＳＯＩ構造を有する部分ＳＯＩ基板を製造す
ることができる。
【００２７】
【発明の効果】本発明によれば、従来のＳＯＩ基板の製
造方法と比較して、より簡便な方法により、同一基板内
にＳＯＩ厚が異なるＳＯＩ構造を有する部分ＳＯＩ基板
を製造することができる。また、本発明によれば、後工
程のトランジスタ等の半導体装置の形成工程において、
サリサイドを形成する領域のＳＯＩ厚を厚くすることが
できるため、半導体製造プロセスにおいて、サリサイド
技術の適用を容易にすることができるとともに、同一基
板上にＳＯＩデバイスとシリコンバルクデバイス等の混
載をすることができるため、半導体装置の微細化、高集
積化を可能とすることができる。
造方法と比較して、より簡便な方法により、同一基板内
にＳＯＩ厚が異なるＳＯＩ構造を有する部分ＳＯＩ基板
を製造することができる。また、本発明によれば、後工
程のトランジスタ等の半導体装置の形成工程において、
サリサイドを形成する領域のＳＯＩ厚を厚くすることが
できるため、半導体製造プロセスにおいて、サリサイド
技術の適用を容易にすることができるとともに、同一基
板上にＳＯＩデバイスとシリコンバルクデバイス等の混
載をすることができるため、半導体装置の微細化、高集
積化を可能とすることができる。
【図１】本発明のＳＯＩ基板の製造方法の一実施例を説
明するための要部の概略断面工程図である。
明するための要部の概略断面工程図である。
【図２】本発明のＳＯＩ基板の製造方法の別の実施例を
説明するための要部の概略断面工程図である。
説明するための要部の概略断面工程図である。
【図３】本発明のＳＯＩ基板の製造方法のさらに別の実
施例を説明するための要部の概略断面工程図である。
施例を説明するための要部の概略断面工程図である。
【図４】本発明のＳＯＩ基板の製造方法の別の実施例を
説明するための要部の概略断面工程図である。
説明するための要部の概略断面工程図である。
【図５】従来のＳＯＩ基板の製造方法を説明するための
要部の概略断面工程図である。
要部の概略断面工程図である。
１、１ａ、１ｂ、１ｃ、４、４ａ 基板（第1又は第2基
板） ２ レジストパターン ３、３ａ、３ｂ、３ｃ、６、６ａ、６ｂ 酸化膜 ４，４ａ 基板 ５ 耐酸化マスク
板） ２ レジストパターン ３、３ａ、３ｂ、３ｃ、６、６ａ、６ｂ 酸化膜 ４，４ａ 基板 ５ 耐酸化マスク
Claims (7)
- 【請求項１】 （ａ）ＳＯＩ構造を形成する第1基板表
面の領域に溝を形成し、（ｂ）前記第１基板上に酸化膜
を形成し、（ｃ）該酸化膜を前記第１基板表面が露出す
るまで除去して平坦化することにより部分的に前記酸化
膜が形成された第1基板を形成し、（ｄ）平坦化された
第２基板を形成し、（ｅ）前記平坦化された第1基板の
表面と第２基板の表面とを貼り合わせ、（ｆ）前記第１
基板又は第２基板の貼り合わせ面と異なる面を研磨する
ことにより部分的にＳＯＩ構造を有するＳＯＩ基板を形
成することからなるＳＯＩ基板の製造方法。 - 【請求項２】 工程（ｄ）において、工程（ａ）〜
（ｃ）と同様の方法によって、第１基板とは異なる領域
に酸化膜が形成されて平坦化された第２基板を形成する
ことからなる請求項１に記載のＳＯＩ基板の製造方法。 - 【請求項３】 工程（ｄ）において、全面に酸化膜が形
成されて平坦化された第２基板を形成する請求項１に記
載のＳＯＩ基板の製造方法。 - 【請求項４】 （ａ’）ＳＯＩ構造を形成しない第１基
板上に耐酸化マスクを形成し、（ｂ’）該耐酸化マスク
を用いてＳＯＩ構造を形成する第１基板表面に酸化膜を
形成し、（ｃ）該酸化膜を前記第１基板表面が露出する
まで除去して平坦化することにより部分的に前記酸化膜
が形成された第１基板を形成し、（ｄ’）前記第１基板
とは異なる領域に酸化膜が形成されて平坦化された第２
基板を形成し、（ｅ）前記平坦化された第1基板の表面
と第２基板の表面とを貼り合わせ、（ｆ）前記第１基板
又は第２基板の貼り合わせ面と異なる面を研磨すること
により部分的にＳＯＩ構造を有するＳＯＩ基板を形成す
ることからなるSOI基板の製造方法。 - 【請求項５】 工程（ｄ’）において、全面に酸化膜が
形成されて平坦化された第２基板を形成する請求項４に
記載のＳＯＩ基板の製造方法。 - 【請求項６】 請求項１〜３のいずれか１つに記載の方
法により製造されたＳＯＩ基板を用いて半導体装置を形
成することからなる半導体装置の製造方法。 - 【請求項７】 請求項４又は５に記載の方法により製造
されたＳＯＩ基板を用いて半導体装置を形成することか
らなる半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11187733A JP2001015720A (ja) | 1999-07-01 | 1999-07-01 | Ｓｏｉ基板の製造方法及び半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11187733A JP2001015720A (ja) | 1999-07-01 | 1999-07-01 | Ｓｏｉ基板の製造方法及び半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001015720A true JP2001015720A (ja) | 2001-01-19 |
Family
ID=16211246
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11187733A Pending JP2001015720A (ja) | 1999-07-01 | 1999-07-01 | Ｓｏｉ基板の製造方法及び半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001015720A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8951882B2 (en) | 2012-11-21 | 2015-02-10 | Samsung Electronics Co., Ltd. | Method of fabricating optoelectronic integrated circuit substrate |
-
1999
- 1999-07-01 JP JP11187733A patent/JP2001015720A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8951882B2 (en) | 2012-11-21 | 2015-02-10 | Samsung Electronics Co., Ltd. | Method of fabricating optoelectronic integrated circuit substrate |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060509 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060706 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20061003 |