JPH0964319A - Ｓｏｉ基板およびその製造方法 - Google Patents
Ｓｏｉ基板およびその製造方法Info
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- JPH0964319A JPH0964319A JP21902195A JP21902195A JPH0964319A JP H0964319 A JPH0964319 A JP H0964319A JP 21902195 A JP21902195 A JP 21902195A JP 21902195 A JP21902195 A JP 21902195A JP H0964319 A JPH0964319 A JP H0964319A
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- semiconductor substrate
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Abstract
(57)【要約】
【目的】 基板の反りを緩和することができ且つ製造コ
ストが安価なＳＯＩ基板およびその製造方法を提供す
る。 【構成】 シリコン基板１０１と、このシリコン基板１
０１の上面に形成されたＳｉＯ2 膜１０４と、このＳｉ
Ｏ2 膜１０４の上面に形成された単結晶シリコン膜１０
５とを有するＳＯＩ基板において、シリコン基板１０１
が、ＳｉＯ2 膜１０４絶縁膜との界面と接するように形
成された酸素析出物ＳｉＯ2 の密度が零の無欠陥層１０
２と、この無欠陥層１０２以外の領域に形成された当該
無欠陥層１０２よりも高い酸素析出物密度を有する酸素
析出物層１０３とを備える。
ストが安価なＳＯＩ基板およびその製造方法を提供す
る。 【構成】 シリコン基板１０１と、このシリコン基板１
０１の上面に形成されたＳｉＯ2 膜１０４と、このＳｉ
Ｏ2 膜１０４の上面に形成された単結晶シリコン膜１０
５とを有するＳＯＩ基板において、シリコン基板１０１
が、ＳｉＯ2 膜１０４絶縁膜との界面と接するように形
成された酸素析出物ＳｉＯ2 の密度が零の無欠陥層１０
２と、この無欠陥層１０２以外の領域に形成された当該
無欠陥層１０２よりも高い酸素析出物密度を有する酸素
析出物層１０３とを備える。
Description
【０００１】
【発明の属する技術分野】本発明は、ＳＯＩ(Semicondu
ctor On Insulator)基板およびその製造方法に関するも
のである。
ctor On Insulator)基板およびその製造方法に関するも
のである。
【０００２】
【従来の技術】従来より、図３に示したような基板、す
なわち、Ｓｉ等の半導体基板３０１上に、ＳｉＯ2 等の
絶縁膜３０２および単結晶Ｓｉ等の単結晶半導体膜３０
３を形成した構造の基板が知られており、ＳＯＩ基板と
称されている。
なわち、Ｓｉ等の半導体基板３０１上に、ＳｉＯ2 等の
絶縁膜３０２および単結晶Ｓｉ等の単結晶半導体膜３０
３を形成した構造の基板が知られており、ＳＯＩ基板と
称されている。
【０００３】このようなＳＯＩ基板は、半導体素子間の
電気的絶縁を簡便な工程で実現できることや、ＭＯＳ構
造のＵＬＳＩの素子特性を飛躍的に向上させることがで
きること等の長所を有している。
電気的絶縁を簡便な工程で実現できることや、ＭＯＳ構
造のＵＬＳＩの素子特性を飛躍的に向上させることがで
きること等の長所を有している。
【０００４】また、ＳＯＩ基板の製造方法としては、接
着法やＳＩＭＯＸ法等が知られている。
着法やＳＩＭＯＸ法等が知られている。
【０００５】接着法は、絶縁膜を介して２枚の半導体基
板を接着した後、一方の半導体基板の表面を研磨加工或
いはエッチング加工して半導体膜を形成することによ
り、ＳＯＩ基板を製造する方法である。
板を接着した後、一方の半導体基板の表面を研磨加工或
いはエッチング加工して半導体膜を形成することによ
り、ＳＯＩ基板を製造する方法である。
【０００６】一方、ＳＩＭＯＸ法とは、半導体基板中
に、高濃度の酸素イオンを注入した後で、熱処理を行う
ことにより埋め込み酸化膜を形成し、これにより図３に
示したような構造を得るものである。
に、高濃度の酸素イオンを注入した後で、熱処理を行う
ことにより埋め込み酸化膜を形成し、これにより図３に
示したような構造を得るものである。
【０００７】
【発明が解決しようとする課題】しかしながら、従来の
ＳＯＩ基板には、半導体基板３０１、絶縁膜３０２およ
び単結晶半導体膜３０３の熱膨脹係数が互いに異なるた
め、基板の反りが発生しやすいという欠点があった。
ＳＯＩ基板には、半導体基板３０１、絶縁膜３０２およ
び単結晶半導体膜３０３の熱膨脹係数が互いに異なるた
め、基板の反りが発生しやすいという欠点があった。
【０００８】特に、高電力集積回路素子の形成にＳＯＩ
基板を用いる場合、素子間の電気的絶縁性を確保するた
めには絶縁膜を厚くする必要があり、また、高電圧が素
子に印加されるので単結晶半導体層の厚さも厚くする必
要がある。このため、基板の反りの大きさは非常に顕著
なものとなる。
基板を用いる場合、素子間の電気的絶縁性を確保するた
めには絶縁膜を厚くする必要があり、また、高電圧が素
子に印加されるので単結晶半導体層の厚さも厚くする必
要がある。このため、基板の反りの大きさは非常に顕著
なものとなる。
【０００９】ここで、ＳＯＩ基板の反りが大きくなる
と、フォトリソグラフィー工程で焦点を合わせ難くなる
ことにより、素子の形成が困難になることがある。な
お、この欠点は、集積回路の集積率が大きくなるほど顕
著となる。
と、フォトリソグラフィー工程で焦点を合わせ難くなる
ことにより、素子の形成が困難になることがある。な
お、この欠点は、集積回路の集積率が大きくなるほど顕
著となる。
【００１０】また、ＳＯＩ基板の反りが非常に大きくな
った場合には、真空チャックや静電チャック等による基
板の保持・固定ができなくなる場合があり、この欠点に
よっても素子の形成が困難となる。
った場合には、真空チャックや静電チャック等による基
板の保持・固定ができなくなる場合があり、この欠点に
よっても素子の形成が困難となる。
【００１１】これに対して、半導体基板の裏面にも絶縁
膜や半導体膜を形成することによって基板の反りを緩和
することも可能である。
膜や半導体膜を形成することによって基板の反りを緩和
することも可能である。
【００１２】しかし、この方法では、半導体基板の裏面
に絶縁膜および半導体膜を形成する工程を追加する必要
があるため、製造コストが増大するという新たな欠点が
生じる。
に絶縁膜および半導体膜を形成する工程を追加する必要
があるため、製造コストが増大するという新たな欠点が
生じる。
【００１３】また、半導体基板の裏面に形成された絶縁
膜および半導体膜は、このＳＯＩ基板に素子を形成する
工程中は露出されているため、酸化処理工程やエッチン
グ工程で膜厚が薄くなってしまう。このため、この薄膜
化によって反りを緩和するという効果が減少してしまう
ので、十分な効果を得ることは困難である。
膜および半導体膜は、このＳＯＩ基板に素子を形成する
工程中は露出されているため、酸化処理工程やエッチン
グ工程で膜厚が薄くなってしまう。このため、この薄膜
化によって反りを緩和するという効果が減少してしまう
ので、十分な効果を得ることは困難である。
【００１４】本発明は、このような従来技術の欠点に鑑
みてなされたものであり、基板の反りを緩和することが
でき且つ製造コストが安価なＳＯＩ基板およびその製造
方法を提供することを目的とする。
みてなされたものであり、基板の反りを緩和することが
でき且つ製造コストが安価なＳＯＩ基板およびその製造
方法を提供することを目的とする。
【００１５】
（１）第１の発明に係るＳＯＩ基板は、ＳＯＩ基板用半
導体基板と、この半導体基板の上面に形成された絶縁膜
と、この絶縁膜の上面に形成された半導体膜とを有する
ＳＯＩ基板において、前記ＳＯＩ基板用半導体基板が、
前記絶縁膜との界面と接するように形成された、酸素析
出物密度が零または低密度の第１の層と、この第１の酸
素析出物層以外の領域に形成された、当該第１の酸素析
出物層よりも高い酸素析出物密度を有する第２の層と、
を備えたことを特徴とする。 （２）第２の発明に係るＳＯＩ基板の製造方法は、第１
の半導体基板に熱処理を施すことにより、この第１の半
導体基板の表面近傍に酸素析出物密度が零または低密度
の第１の層を形成するとともに、前記第１の半導体基板
の内部前記第１の層よりも高い酸素析出物密度を有する
第２の層を形成する熱処理工程と、前記半導体基板の前
記第１の層と第２の半導体基板とを絶縁膜を介して接着
する接着工程と、前記第２の半導体基板を所定の厚さま
で加工して半導体膜を形成する第１の加工工程と、前記
層形成工程後、前記接着工程後または前記半導体膜形成
工程後の前記第１の半導体基板を加工して、前記第２の
層を露出させる第２の加工工程と、を備えたことを特徴
とする。
導体基板と、この半導体基板の上面に形成された絶縁膜
と、この絶縁膜の上面に形成された半導体膜とを有する
ＳＯＩ基板において、前記ＳＯＩ基板用半導体基板が、
前記絶縁膜との界面と接するように形成された、酸素析
出物密度が零または低密度の第１の層と、この第１の酸
素析出物層以外の領域に形成された、当該第１の酸素析
出物層よりも高い酸素析出物密度を有する第２の層と、
を備えたことを特徴とする。 （２）第２の発明に係るＳＯＩ基板の製造方法は、第１
の半導体基板に熱処理を施すことにより、この第１の半
導体基板の表面近傍に酸素析出物密度が零または低密度
の第１の層を形成するとともに、前記第１の半導体基板
の内部前記第１の層よりも高い酸素析出物密度を有する
第２の層を形成する熱処理工程と、前記半導体基板の前
記第１の層と第２の半導体基板とを絶縁膜を介して接着
する接着工程と、前記第２の半導体基板を所定の厚さま
で加工して半導体膜を形成する第１の加工工程と、前記
層形成工程後、前記接着工程後または前記半導体膜形成
工程後の前記第１の半導体基板を加工して、前記第２の
層を露出させる第２の加工工程と、を備えたことを特徴
とする。
【００１６】
【発明の実施の形態】以下、本発明の実施形態について
説明しつつ、本発明についてより詳細に説明する。
説明しつつ、本発明についてより詳細に説明する。
【００１７】図１は、本実施形態に係るＳＯＩ基板の構
造を示す断面図である。
造を示す断面図である。
【００１８】同図において、シリコン基板（第１の発明
の「ＳＯＩ基板用半導体基板」に相当する）１０１は、
酸素析出物(BMD;Bulk Micro Defect) としてのＳｉＯ2
の密度が零の層である無欠陥層（第１の発明の「第１の
層」に相当する）１０２と、酸素析出物（同じくＳｉＯ
2 ）の密度が５×１０5 ｃｍ-2の層である酸素析出物層
（第１の発明の「第２の層」に相当する）１０３とを備
えている。また、無欠陥層１０２の表面には、ＳｉＯ2
膜（第１の発明の「絶縁膜」に相当する）１０４が形成
されている。さらに、このＳｉＯ2 膜１０４の表面に
は、単結晶シリコン膜（第１の発明の「半導体膜」に相
当する）１０５が形成されている。
の「ＳＯＩ基板用半導体基板」に相当する）１０１は、
酸素析出物(BMD;Bulk Micro Defect) としてのＳｉＯ2
の密度が零の層である無欠陥層（第１の発明の「第１の
層」に相当する）１０２と、酸素析出物（同じくＳｉＯ
2 ）の密度が５×１０5 ｃｍ-2の層である酸素析出物層
（第１の発明の「第２の層」に相当する）１０３とを備
えている。また、無欠陥層１０２の表面には、ＳｉＯ2
膜（第１の発明の「絶縁膜」に相当する）１０４が形成
されている。さらに、このＳｉＯ2 膜１０４の表面に
は、単結晶シリコン膜（第１の発明の「半導体膜」に相
当する）１０５が形成されている。
【００１９】図２は、図１に示したＳＯＩ基板の製造方
法を示す工程断面図である。
法を示す工程断面図である。
【００２０】まず、酸素濃度が１５×１０17ｃｍ-3の
Ｐ型シリコン基板２０１（第２の発明の「第１の半導体
基板」に相当する）を、Ｈ2 雰囲気中で加熱処理した。
このときの加熱温度は１２００℃、加熱時間は１時間と
した。これにより、図２（ａ）に示したように、Ｓｉ基
板２０１の表裏両面側の領域では、この基板２０１中の
固溶酸素が外部に放出されて、酸素析出物密度が零の無
欠陥層２０２が形成された。一方、その他の領域では、
基板２０１中の固溶酸素から酸素析出物（ＳｉＯ2 ）が
形成されて、この酸素析出物密度が５×１０5 ｃｍ-2の
酸素析出物層２０３が形成された。
Ｐ型シリコン基板２０１（第２の発明の「第１の半導体
基板」に相当する）を、Ｈ2 雰囲気中で加熱処理した。
このときの加熱温度は１２００℃、加熱時間は１時間と
した。これにより、図２（ａ）に示したように、Ｓｉ基
板２０１の表裏両面側の領域では、この基板２０１中の
固溶酸素が外部に放出されて、酸素析出物密度が零の無
欠陥層２０２が形成された。一方、その他の領域では、
基板２０１中の固溶酸素から酸素析出物（ＳｉＯ2 ）が
形成されて、この酸素析出物密度が５×１０5 ｃｍ-2の
酸素析出物層２０３が形成された。
【００２１】ここで、無欠陥層２０２の厚さは、それぞ
れ１０μｍであった。なお、この厚さは、加熱処理の温
度および時間を調整することで制御できる。
れ１０μｍであった。なお、この厚さは、加熱処理の温
度および時間を調整することで制御できる。
【００２２】シリコン基板２０１としては、ＣＺ(Czoch
ralski) 法で育成したインゴットから作製したものを使
用した。これは、ＣＺ法で育成したインゴットが元々酸
素を含有しているため、シリコン基板２０１に酸素を含
有させるための特別な工程が不要となるからである。
ralski) 法で育成したインゴットから作製したものを使
用した。これは、ＣＺ法で育成したインゴットが元々酸
素を含有しているため、シリコン基板２０１に酸素を含
有させるための特別な工程が不要となるからである。
【００２３】なお、このシリコン基板２０１の酸素濃度
としては、旧ＡＳＴＭの規格によって測定した値を採用
した。
としては、旧ＡＳＴＭの規格によって測定した値を採用
した。
【００２４】次に、シリコン基板２０４（第２の発明
の「第２の半導体基板」に相当する）の表面に、熱酸化
法を用いて、厚さ２μｍの熱酸化膜２０５（ＳｉＯ
2 膜；第２の発明の「絶縁膜」に相当する）を形成す
る。
の「第２の半導体基板」に相当する）の表面に、熱酸化
法を用いて、厚さ２μｍの熱酸化膜２０５（ＳｉＯ
2 膜；第２の発明の「絶縁膜」に相当する）を形成す
る。
【００２５】そして、図２（ｂ）に示したように、こ
のシリコン基板２０４をシリコン基板２０１に接着し
た。このとき、接着を強固なものとするために、Ｎ2 雰
囲気中で熱処理を行った。このときの加熱温度は１１０
０℃とし、加熱時間は３０分とした。
のシリコン基板２０４をシリコン基板２０１に接着し
た。このとき、接着を強固なものとするために、Ｎ2 雰
囲気中で熱処理を行った。このときの加熱温度は１１０
０℃とし、加熱時間は３０分とした。
【００２６】続いて、図２（ｃ）に示したように、シ
リコン基板２０１の裏面を約５０μｍ研磨して、この裏
面に酸素析出物層２０３を露出させた。
リコン基板２０１の裏面を約５０μｍ研磨して、この裏
面に酸素析出物層２０３を露出させた。
【００２７】最後に、図２（ｄ）に示したように、シ
リコン基板２０４の表面を研磨することによって厚さ１
０μｍの半導体膜２０６を形成して、本実施形態に係る
ＳＯＩ基板を完成させた。
リコン基板２０４の表面を研磨することによって厚さ１
０μｍの半導体膜２０６を形成して、本実施形態に係る
ＳＯＩ基板を完成させた。
【００２８】なお、ここでは、シリコン基板２０１の酸
素析出物層２０３を露出させるための研磨工程（上記工
程）を、シリコン基板２０１とシリコン基板２０４と
を接着させる工程（上記工程）の後で行うこととした
が、工程は、工程の前に行ってもよいし、また、シ
リコン基板２０４の研磨工程（上記工程）の後に行っ
てもよい。
素析出物層２０３を露出させるための研磨工程（上記工
程）を、シリコン基板２０１とシリコン基板２０４と
を接着させる工程（上記工程）の後で行うこととした
が、工程は、工程の前に行ってもよいし、また、シ
リコン基板２０４の研磨工程（上記工程）の後に行っ
てもよい。
【００２９】図２で示したような製造工程で作製したＳ
ＯＩ基板（以下「実施形態１」と記す）の反りを測定し
たところ、４０μｍ程度であった。
ＯＩ基板（以下「実施形態１」と記す）の反りを測定し
たところ、４０μｍ程度であった。
【００３０】また、上記工程を上記工程の前に行っ
て作製したＳＯＩ基板（以下「実施形態２」と記す）に
ついても反りを測定したところ、上記と同様、４０μｍ
程度であった。
て作製したＳＯＩ基板（以下「実施形態２」と記す）に
ついても反りを測定したところ、上記と同様、４０μｍ
程度であった。
【００３１】一方、従来例として、上記工程，を行
わず、他の工程，，を同一条件とした製造工程で
ＳＯＩ基板を作製し、基板の反りを測定したところ、１
３０μｍ程度であった。
わず、他の工程，，を同一条件とした製造工程で
ＳＯＩ基板を作製し、基板の反りを測定したところ、１
３０μｍ程度であった。
【００３２】続いて、実施形態１、実施形態２、従来例
の各ＳＯＩ基板を用いて高電力ＭＯＳ集積回路を試作し
た。この結果、従来例については、フォトリソグラフィ
ー工程で焦点を合わせ難くなったり、真空チャックや静
電チャック等による基板の保持・固定ができなかったり
した。一方、実施形態１および実施形態２のＳＯＩ基板
については、このような問題はまったく発生しなかっ
た。
の各ＳＯＩ基板を用いて高電力ＭＯＳ集積回路を試作し
た。この結果、従来例については、フォトリソグラフィ
ー工程で焦点を合わせ難くなったり、真空チャックや静
電チャック等による基板の保持・固定ができなかったり
した。一方、実施形態１および実施形態２のＳＯＩ基板
については、このような問題はまったく発生しなかっ
た。
【００３３】このように、本実施形態によれば、無欠陥
層２０２および酸素析出物層２０３を形成する工程（上
記工程）と、シリコン基板２０１の裏面を研磨して酸
素析出物層２０３を露出させる工程（上記工程）を追
加するだけで、反りの少ないＳＯＩ基板を製造すること
ができる。すなわち、本実施形態によれば、反りの少な
いＳＯＩ基板を、簡便な製造工程で安価に製造すること
ができる。
層２０２および酸素析出物層２０３を形成する工程（上
記工程）と、シリコン基板２０１の裏面を研磨して酸
素析出物層２０３を露出させる工程（上記工程）を追
加するだけで、反りの少ないＳＯＩ基板を製造すること
ができる。すなわち、本実施形態によれば、反りの少な
いＳＯＩ基板を、簡便な製造工程で安価に製造すること
ができる。
【００３４】なお、本実施形態では、無欠陥層２０２お
よび酸素析出物層２０３を形成する工程（上記工程）
で、雰囲気ガスとしてＨ2 ガスを使用したが、ＣＯ，Ａ
ｒ，Ｈｅ，Ｎｅ，Ｋｒ，Ｘｅ等のガスを用いた非酸化性
熱処理を採用することもできる。また、上記工程とし
て、ＩＧ(Intrinsic Gettering) 法による高温、中温ま
たは低温の酸化性熱処理を組み合わせて行ってもよい。
よび酸素析出物層２０３を形成する工程（上記工程）
で、雰囲気ガスとしてＨ2 ガスを使用したが、ＣＯ，Ａ
ｒ，Ｈｅ，Ｎｅ，Ｋｒ，Ｘｅ等のガスを用いた非酸化性
熱処理を採用することもできる。また、上記工程とし
て、ＩＧ(Intrinsic Gettering) 法による高温、中温ま
たは低温の酸化性熱処理を組み合わせて行ってもよい。
【００３５】上記工程における加熱温度、加熱時間等
の熱処理条件は、特に制限されるものではないが、基板
の反りを十分に緩和させるためには、無欠陥層２０２の
厚みが２５μｍ以下となり、且つ、酸素析出物層２０３
の酸素析出物密度が１×１０5 ｃｍ-2以上となるように
条件を定めることが望ましい。
の熱処理条件は、特に制限されるものではないが、基板
の反りを十分に緩和させるためには、無欠陥層２０２の
厚みが２５μｍ以下となり、且つ、酸素析出物層２０３
の酸素析出物密度が１×１０5 ｃｍ-2以上となるように
条件を定めることが望ましい。
【００３６】さらに、本実施形態では、シリコン基板２
０４の表面を研磨することによって半導体膜２０６を作
製することとしたが（上記工程）、研磨に代えて湿式
エッチングやドライエッチング等を用いてもよい。同様
に、シリコン基板２０１の裏面を研磨して酸素析出物層
２０３を露出させる工程（上記工程）としても、湿式
エッチングやドライエッチング等を採用することが可能
である。
０４の表面を研磨することによって半導体膜２０６を作
製することとしたが（上記工程）、研磨に代えて湿式
エッチングやドライエッチング等を用いてもよい。同様
に、シリコン基板２０１の裏面を研磨して酸素析出物層
２０３を露出させる工程（上記工程）としても、湿式
エッチングやドライエッチング等を採用することが可能
である。
【００３７】本実施形態では、熱酸化法を用いてシリコ
ン基板２０４の表面に熱酸化膜２０５を形成することと
したが（上記工程）、この熱酸化膜２０５はシリコン
基板２０１の方に形成することとしてもよい。また、こ
の熱酸化膜２０５に代えて、ＣＶＤ(Chemical Vapor De
position) 法やＰＶＤ(Physical Vapor Deposition)法
で形成した酸化膜を使用してもよい、さらには、熱酸化
膜２０５に代えて、例えばシリコン窒化膜や多結晶シリ
コン膜等の、他の絶縁膜を用いてもよい。
ン基板２０４の表面に熱酸化膜２０５を形成することと
したが（上記工程）、この熱酸化膜２０５はシリコン
基板２０１の方に形成することとしてもよい。また、こ
の熱酸化膜２０５に代えて、ＣＶＤ(Chemical Vapor De
position) 法やＰＶＤ(Physical Vapor Deposition)法
で形成した酸化膜を使用してもよい、さらには、熱酸化
膜２０５に代えて、例えばシリコン窒化膜や多結晶シリ
コン膜等の、他の絶縁膜を用いてもよい。
【００３８】Ｐ型シリコン基板２０１としては、ＣＺ法
で育成したインゴットから作製したものを使用したが
（上記工程）、これに限定されるものではなく、例え
ばＭＣＺ法、ＣＣＺ法、ＤＬＣＺ法等で育成したインゴ
ットを使用してもよい。但し、ＳＯＩ基板の反りを十分
に緩和するためには、固溶酸素濃度が１２×１０17ｃｍ
-3以上の基板を使用することが望ましい。さらに、Ｐ型
基板に代えてＮ型基板を使用してもよく、表面結晶方位
も特に限定されない。
で育成したインゴットから作製したものを使用したが
（上記工程）、これに限定されるものではなく、例え
ばＭＣＺ法、ＣＣＺ法、ＤＬＣＺ法等で育成したインゴ
ットを使用してもよい。但し、ＳＯＩ基板の反りを十分
に緩和するためには、固溶酸素濃度が１２×１０17ｃｍ
-3以上の基板を使用することが望ましい。さらに、Ｐ型
基板に代えてＮ型基板を使用してもよく、表面結晶方位
も特に限定されない。
【００３９】さらに、無欠陥層２０２に代えて低密度の
酸素析出物層を形成することとしても、同様の効果を得
ることができる。
酸素析出物層を形成することとしても、同様の効果を得
ることができる。
【００４０】
【発明の効果】以上詳細に説明したように、本発明によ
れば、基板の反りを緩和することができ且つ製造コスト
が安価なＳＯＩ基板およびその製造方法を提供すること
ができる。
れば、基板の反りを緩和することができ且つ製造コスト
が安価なＳＯＩ基板およびその製造方法を提供すること
ができる。
【図１】本発明の一実施形態に係るＳＯＩ基板の構造を
示す断面図である。
示す断面図である。
【図２】（ａ）〜（ｄ）ともに、図１に示したＳＯＩ基
板の製造方法を示す工程断面図である。
板の製造方法を示す工程断面図である。
【図３】従来のＳＯＩ基板の構造を示す断面図である。
１０１，２０１ Ｐ型シリコン基板 １０２，２０２ 無欠陥層 １０３，２０３ 酸素析出物層 １０４ ＳｉＯ2 膜 １０５ 単結晶シリコン膜 ２０４ シリコン基板 ２０５ 熱酸化膜 ２０６ 半導体膜
Claims (4)
- 【請求項１】ＳＯＩ基板用半導体基板と、この半導体基
板の上面に形成された絶縁膜と、この絶縁膜の上面に形
成された半導体膜とを有するＳＯＩ基板において、 前記ＳＯＩ基板用半導体基板が、 前記絶縁膜との界面と接するように形成された、酸素析
出物密度が零または低密度の第１の層と、 この第１の酸素析出物層以外の領域に形成された、当該
第１の層よりも高い酸素析出物密度を有する第２の層
と、 を備えたことを特徴とするＳＯＩ基板。 - 【請求項２】前記第１の層の厚みが２５μｍ以下であ
り、且つ、前記第２の層の酸素析出物密度が１×１０5
ｃｍ-2以上であることを特徴とする請求項１記載のＳＯ
Ｉ基板。 - 【請求項３】第１の半導体基板に熱処理を施すことによ
り、この第１の半導体基板の表面近傍に酸素析出物密度
が零または低密度の第１の層を形成するとともに、前記
第１の半導体基板の内部前記第１の層よりも高い酸素析
出物密度を有する第２の層を形成する熱処理工程と、 前記半導体基板の前記第１の層と第２の半導体基板とを
絶縁膜を介して接着する接着工程と、 前記第２の半導体基板を所定の厚さまで加工して半導体
膜を形成する第１の加工工程と、 前記層形成工程後、前記接着工程後または前記半導体膜
形成工程後の前記第１の半導体基板を加工して、前記第
２の層を露出させる第２の加工工程と、 を備えたことを特徴とするＳＯＩ基板の製造方法。 - 【請求項４】前記層形成工程において、前記第１の層の
厚みを２５μｍ以下とし、且つ、前記第２の層の酸素析
出物密度を１×１０5 ｃｍ-2以上としたことを特徴とす
る請求項３記載のＳＯＩ基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21902195A JPH0964319A (ja) | 1995-08-28 | 1995-08-28 | Ｓｏｉ基板およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21902195A JPH0964319A (ja) | 1995-08-28 | 1995-08-28 | Ｓｏｉ基板およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0964319A true JPH0964319A (ja) | 1997-03-07 |
Family
ID=16729017
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21902195A Pending JPH0964319A (ja) | 1995-08-28 | 1995-08-28 | Ｓｏｉ基板およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0964319A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003061012A1 (fr) * | 2002-01-09 | 2003-07-24 | Shin-Etsu Handotai Co.,Ltd. | Procede de production de plaquette soi et plaquette soi |
| US6617034B1 (en) * | 1998-02-02 | 2003-09-09 | Nippon Steel Corporation | SOI substrate and method for production thereof |
| WO2005024918A1 (ja) * | 2003-09-08 | 2005-03-17 | Sumco Corporation | Ｓｏｉウェーハおよびその製造方法 |
| JP2005515633A (ja) * | 2001-12-21 | 2005-05-26 | エムイーエムシー・エレクトロニック・マテリアルズ・インコーポレイテッド | 窒素／炭素安定化された酸素析出核形成中心を有する理想的酸素析出を行ったシリコンウエハおよびその製造方法 |
| JP2009524227A (ja) * | 2006-01-20 | 2009-06-25 | インフィネオン テクノロジーズ オーストリア アクチエンゲゼルシャフト | 酸素含有半導体ウェハの処理方法、および半導体素子 |
| JP2009147357A (ja) * | 1998-09-02 | 2009-07-02 | Memc Electron Materials Inc | 欠陥密度が低い単結晶シリコンから得られるシリコン・オン・インシュレーター構造体 |
| US7902042B2 (en) | 2004-09-13 | 2011-03-08 | Shin-Etsu Handotai Co., Ltd. | Method of manufacturing SOI wafer and thus-manufactured SOI wafer |
| WO2019187844A1 (ja) * | 2018-03-28 | 2019-10-03 | 住友精密工業株式会社 | Ｍｅｍｓデバイスの製造方法、ｍｅｍｓデバイス及びそれを用いたシャッタ装置 |
-
1995
- 1995-08-28 JP JP21902195A patent/JPH0964319A/ja active Pending
Cited By (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6617034B1 (en) * | 1998-02-02 | 2003-09-09 | Nippon Steel Corporation | SOI substrate and method for production thereof |
| JP2009147357A (ja) * | 1998-09-02 | 2009-07-02 | Memc Electron Materials Inc | 欠陥密度が低い単結晶シリコンから得られるシリコン・オン・インシュレーター構造体 |
| JP2014135498A (ja) * | 1998-09-02 | 2014-07-24 | Memc Electron Materials Inc | 欠陥密度が低い単結晶シリコンから得られるシリコン・オン・インシュレーター構造体 |
| JP2005515633A (ja) * | 2001-12-21 | 2005-05-26 | エムイーエムシー・エレクトロニック・マテリアルズ・インコーポレイテッド | 窒素／炭素安定化された酸素析出核形成中心を有する理想的酸素析出を行ったシリコンウエハおよびその製造方法 |
| US7186628B2 (en) | 2002-01-09 | 2007-03-06 | Shin-Etsu Handotai Co., Ltd. | Method of manufacturing an SOI wafer where COP's are eliminated within the base wafer |
| WO2003061012A1 (fr) * | 2002-01-09 | 2003-07-24 | Shin-Etsu Handotai Co.,Ltd. | Procede de production de plaquette soi et plaquette soi |
| EP1667209A1 (en) * | 2003-09-08 | 2006-06-07 | SUMCO Corporation | Soi wafer and its manufacturing method |
| JPWO2005024918A1 (ja) * | 2003-09-08 | 2007-11-08 | 株式会社Sumco | Ｓｏｉウェーハおよびその製造方法 |
| US7544583B2 (en) | 2003-09-08 | 2009-06-09 | Sumco Corporation | SOI wafer and its manufacturing method |
| EP1667209A4 (en) * | 2003-09-08 | 2009-12-30 | Sumco Corp | SILICON INSULATING PLATE AND METHOD OF PRODUCING SAME |
| JP4552857B2 (ja) * | 2003-09-08 | 2010-09-29 | 株式会社Ｓｕｍｃｏ | Ｓｏｉウェーハおよびその製造方法 |
| WO2005024918A1 (ja) * | 2003-09-08 | 2005-03-17 | Sumco Corporation | Ｓｏｉウェーハおよびその製造方法 |
| US7902042B2 (en) | 2004-09-13 | 2011-03-08 | Shin-Etsu Handotai Co., Ltd. | Method of manufacturing SOI wafer and thus-manufactured SOI wafer |
| JP2009524227A (ja) * | 2006-01-20 | 2009-06-25 | インフィネオン テクノロジーズ オーストリア アクチエンゲゼルシャフト | 酸素含有半導体ウェハの処理方法、および半導体素子 |
| JP2013153183A (ja) * | 2006-01-20 | 2013-08-08 | Infineon Technologies Austria Ag | 酸素含有半導体ウェハの処理方法、および半導体素子 |
| US20110042791A1 (en) * | 2006-01-20 | 2011-02-24 | Infineon Technologies Austria Ag | Method for treating an oxygen-containing semiconductor wafer, and semiconductor component |
| WO2019187844A1 (ja) * | 2018-03-28 | 2019-10-03 | 住友精密工業株式会社 | Ｍｅｍｓデバイスの製造方法、ｍｅｍｓデバイス及びそれを用いたシャッタ装置 |
| JPWO2019187844A1 (ja) * | 2018-03-28 | 2021-04-01 | 住友精密工業株式会社 | Ｍｅｍｓデバイスの製造方法、ｍｅｍｓデバイス及びそれを用いたシャッタ装置 |
| US11932535B2 (en) | 2018-03-28 | 2024-03-19 | Sumitomo Precision Products Co., Ltd. | MEMS device manufacturing method, MEMS device, and shutter apparatus using the same |
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