JPH08255882A - Ｓｏｉ基板の製造方法およびｓｏｉ基板 - Google Patents
Ｓｏｉ基板の製造方法およびｓｏｉ基板Info
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- JPH08255882A JPH08255882A JP7086481A JP8648195A JPH08255882A JP H08255882 A JPH08255882 A JP H08255882A JP 7086481 A JP7086481 A JP 7086481A JP 8648195 A JP8648195 A JP 8648195A JP H08255882 A JPH08255882 A JP H08255882A
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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- H01L21/2003—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy characterised by the substrate
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Abstract
(57)【要約】
【目的】 貼り合わせＳＯＩ基板の製造において、貼り
合わせ前の酸化熱処理および貼り合わせ後の熱処理での
金属不純物による汚染を低減できるようにする。 【構成】 ＳＯＩ側ウェーハに所定の酸化膜を形成させ
る貼り合わせ前の酸化熱処理と、貼り合わせ後に接着強
度を高めるために行う熱処理とにおいて、温度Ｔ1 （Ｔ
1 ≧１０００℃）の本熱処理に先立ち、プレ酸化処理を
行う。プレ酸化処理の温度Ｔ2 は、Ｔ1 −３００≦Ｔ2
≦Ｔ1 −１００（℃）とし、炉内に水蒸気または純酸素
あるいは希釈酸素を導入して、酸化性雰囲気のもとで熱
処理を行う。ＳＯＩ側ウェーハ、貼り合わせＳＯＩ基板
の表面には、プレ酸化処理によってある程度の厚さの酸
化膜が形成されるため、本熱処理時に炉内品、熱処理雰
囲気等からのＦｅ，Ｃｒ等の汚染が軽減され、ＳＯＩ基
板の電気的特性の劣化を防止する。
合わせ前の酸化熱処理および貼り合わせ後の熱処理での
金属不純物による汚染を低減できるようにする。 【構成】 ＳＯＩ側ウェーハに所定の酸化膜を形成させ
る貼り合わせ前の酸化熱処理と、貼り合わせ後に接着強
度を高めるために行う熱処理とにおいて、温度Ｔ1 （Ｔ
1 ≧１０００℃）の本熱処理に先立ち、プレ酸化処理を
行う。プレ酸化処理の温度Ｔ2 は、Ｔ1 −３００≦Ｔ2
≦Ｔ1 −１００（℃）とし、炉内に水蒸気または純酸素
あるいは希釈酸素を導入して、酸化性雰囲気のもとで熱
処理を行う。ＳＯＩ側ウェーハ、貼り合わせＳＯＩ基板
の表面には、プレ酸化処理によってある程度の厚さの酸
化膜が形成されるため、本熱処理時に炉内品、熱処理雰
囲気等からのＦｅ，Ｃｒ等の汚染が軽減され、ＳＯＩ基
板の電気的特性の劣化を防止する。
Description
【０００１】
【産業上の利用分野】本発明は、ＳＯＩ基板の製造方法
およびＳＯＩ基板に関する。
およびＳＯＩ基板に関する。
【０００２】
【従来の技術】バルク状の半導体基板に集積回路を作り
込むよりも、絶縁体上に設けられた薄い半導体層に各種
の素子を形成するほうが、素子特性や素子間分離の点で
有利である。このような見地から、単結晶シリコン基板
に酸化膜ＳｉＯ2 を介して素子形成のための単結晶シリ
コン層を設けたＳＯＩ（ｓｉｌｉｃｏｎ ｏｎ ｉｎｓ
ｕｌａｔｏｒ）構造が用いられている。前記ＳＯＩ構造
を得る方法のうち、単結晶シリコンウェーハの貼り合わ
せによるものは高い結晶性のＳＯＩ層が得られるととも
に、前記ＳＯＩ層および酸化膜の厚さを任意に設定する
ことができるという利点を持っている。
込むよりも、絶縁体上に設けられた薄い半導体層に各種
の素子を形成するほうが、素子特性や素子間分離の点で
有利である。このような見地から、単結晶シリコン基板
に酸化膜ＳｉＯ2 を介して素子形成のための単結晶シリ
コン層を設けたＳＯＩ（ｓｉｌｉｃｏｎ ｏｎ ｉｎｓ
ｕｌａｔｏｒ）構造が用いられている。前記ＳＯＩ構造
を得る方法のうち、単結晶シリコンウェーハの貼り合わ
せによるものは高い結晶性のＳＯＩ層が得られるととも
に、前記ＳＯＩ層および酸化膜の厚さを任意に設定する
ことができるという利点を持っている。
【０００３】貼り合わせＳＯＩ基板の製造工程の概略を
図３により説明する。 （１）ＳＯＩ側ウェーハ１に酸化熱処理を施して、その
表面に所定の厚さの酸化膜２を形成する。 （２）支持基板側ウェーハ３と前記ＳＯＩ側ウェーハ１
とを室温で貼り合わせる。 （３）所定の接着強度を得るため、貼り合わせたウェー
ハに接着熱処理を行う。 （４）ＳＯＩ側ウェーハの表面に研磨、エッチング加工
等を施して、ＳＯＩ層４を所定の厚さまで薄膜化する。
図３により説明する。 （１）ＳＯＩ側ウェーハ１に酸化熱処理を施して、その
表面に所定の厚さの酸化膜２を形成する。 （２）支持基板側ウェーハ３と前記ＳＯＩ側ウェーハ１
とを室温で貼り合わせる。 （３）所定の接着強度を得るため、貼り合わせたウェー
ハに接着熱処理を行う。 （４）ＳＯＩ側ウェーハの表面に研磨、エッチング加工
等を施して、ＳＯＩ層４を所定の厚さまで薄膜化する。
【０００４】
【発明が解決しようとする課題】上記貼り合わせＳＯＩ
基板の製造工程のうち、（１）の酸化熱処理、（３）の
接着熱処理はいずれも図４に示す熱処理条件で行われ
る。すなわち、ＳＯＩ側ウェーハあるいは貼り合わせ後
のウェーハを炉内に投入し、熱処理温度Ｔ1 を１０００
℃以上に保って最大５〜６時間加熱する。この熱処理中
に、熱処理治具（炉内品）や熱処理雰囲気からＦｅ，Ｃ
ｒなどの金属不純物が、あるいは熱処理前から基板の表
面に付着していた前記金属不純物が基板内部に拡散す
る。これらの金属不純物はライフタイムキラーとして機
能し、半導体材料の電気的特性を低下させるため、熱処
理工程での金属不純物による汚染をできる限り防止する
ことが望ましい。
基板の製造工程のうち、（１）の酸化熱処理、（３）の
接着熱処理はいずれも図４に示す熱処理条件で行われ
る。すなわち、ＳＯＩ側ウェーハあるいは貼り合わせ後
のウェーハを炉内に投入し、熱処理温度Ｔ1 を１０００
℃以上に保って最大５〜６時間加熱する。この熱処理中
に、熱処理治具（炉内品）や熱処理雰囲気からＦｅ，Ｃ
ｒなどの金属不純物が、あるいは熱処理前から基板の表
面に付着していた前記金属不純物が基板内部に拡散す
る。これらの金属不純物はライフタイムキラーとして機
能し、半導体材料の電気的特性を低下させるため、熱処
理工程での金属不純物による汚染をできる限り防止する
ことが望ましい。
【０００５】本発明は上記従来の問題点に着目してなさ
れたもので、貼り合わせＳＯＩ基板の製造において、接
着前の酸化熱処理および接着熱処理時の金属不純物によ
る汚染を低減することができるＳＯＩ基板の製造方法お
よび金属不純物濃度の低いＳＯＩ基板を提供することを
目的としている。
れたもので、貼り合わせＳＯＩ基板の製造において、接
着前の酸化熱処理および接着熱処理時の金属不純物によ
る汚染を低減することができるＳＯＩ基板の製造方法お
よび金属不純物濃度の低いＳＯＩ基板を提供することを
目的としている。
【０００６】
【課題を解決するための手段】上記目的を達成するた
め、本発明に係るＳＯＩ基板の製造方法は、半導体基板
の少なくとも片面に所定の酸化膜を形成する酸化熱処理
において、金属不純物の侵入を防ぐためのプレ酸化処理
を施した後に、所定の酸化膜厚さを形成するための本熱
処理を行うことを特徴とする。また、貼り合わせＳＯＩ
基板の製造において、少なくとも一方の基板に金属不純
物の侵入を防ぐためのプレ酸化処理を施した後に、所定
の本熱処理を行うことを特徴としている。これらの製造
方法において、プレ酸化処理は酸素雰囲気中で、かつ、
本熱処理より低い温度で行うものとした。
め、本発明に係るＳＯＩ基板の製造方法は、半導体基板
の少なくとも片面に所定の酸化膜を形成する酸化熱処理
において、金属不純物の侵入を防ぐためのプレ酸化処理
を施した後に、所定の酸化膜厚さを形成するための本熱
処理を行うことを特徴とする。また、貼り合わせＳＯＩ
基板の製造において、少なくとも一方の基板に金属不純
物の侵入を防ぐためのプレ酸化処理を施した後に、所定
の本熱処理を行うことを特徴としている。これらの製造
方法において、プレ酸化処理は酸素雰囲気中で、かつ、
本熱処理より低い温度で行うものとした。
【０００７】また、本発明に係るＳＯＩ基板は、活性層
側となる基板あるいは貼り合わせた後のＳＯＩ基板に、
もしくは前記活性層側となる基板と貼り合わせた後のＳ
ＯＩ基板との双方に、プレ酸化処理と本熱処理とを施し
たことを特徴としている。
側となる基板あるいは貼り合わせた後のＳＯＩ基板に、
もしくは前記活性層側となる基板と貼り合わせた後のＳ
ＯＩ基板との双方に、プレ酸化処理と本熱処理とを施し
たことを特徴としている。
【０００８】
【作用】上記構成に基づくプレ酸化処理を施すことによ
り、半導体基板はある程度の厚さの酸化膜で被覆され
る。前記プレ酸化処理は本熱処理より低温のため、金属
不純物の侵入は最小限に抑えられ、これに続く本熱処理
時の金属不純物の侵入を防止することができる。従っ
て、半導体基板に所定の酸化膜を形成する酸化熱処理
や、貼り合わせＳＯＩ基板の接着熱処理に先立ってあら
かじめプレ酸化処理を行っておけば、金属汚染の少ない
半導体基板あるいはＳＯＩ基板が得られる。
り、半導体基板はある程度の厚さの酸化膜で被覆され
る。前記プレ酸化処理は本熱処理より低温のため、金属
不純物の侵入は最小限に抑えられ、これに続く本熱処理
時の金属不純物の侵入を防止することができる。従っ
て、半導体基板に所定の酸化膜を形成する酸化熱処理
や、貼り合わせＳＯＩ基板の接着熱処理に先立ってあら
かじめプレ酸化処理を行っておけば、金属汚染の少ない
半導体基板あるいはＳＯＩ基板が得られる。
【０００９】
【実施例】以下に、本発明に係るＳＯＩ基板の製造方法
の実施例について、図面を参照して説明する。図１は熱
処理条件を示すグラフで、この熱処理条件は酸化熱処
理、接着熱処理の双方に適用される。まず第１工程で、
ＳＯＩ側ウェーハを炉内に投入し、プレ酸化処理を施
す。プレ酸化処理温度Ｔ2 は、その後に行う本熱処理温
度Ｔ1 （Ｔ1 ≧１０００℃）に対して、Ｔ1 −３００≦
Ｔ2 ≦Ｔ1 −１００（℃）を満足する範囲内に調節す
る。この場合、炉内に水蒸気または純酸素あるいは希釈
酸素を導入し、酸化性雰囲気のもとで熱処理を行う。酸
化速度は水蒸気含有雰囲気、純酸素雰囲気、希釈酸素雰
囲気の順に遅くなるので、これに対応させてプレ酸化処
理時間を定める。ＳＯＩ側ウェーハの表面には、プレ酸
化処理によってある程度の厚さの酸化膜が形成される。
の実施例について、図面を参照して説明する。図１は熱
処理条件を示すグラフで、この熱処理条件は酸化熱処
理、接着熱処理の双方に適用される。まず第１工程で、
ＳＯＩ側ウェーハを炉内に投入し、プレ酸化処理を施
す。プレ酸化処理温度Ｔ2 は、その後に行う本熱処理温
度Ｔ1 （Ｔ1 ≧１０００℃）に対して、Ｔ1 −３００≦
Ｔ2 ≦Ｔ1 −１００（℃）を満足する範囲内に調節す
る。この場合、炉内に水蒸気または純酸素あるいは希釈
酸素を導入し、酸化性雰囲気のもとで熱処理を行う。酸
化速度は水蒸気含有雰囲気、純酸素雰囲気、希釈酸素雰
囲気の順に遅くなるので、これに対応させてプレ酸化処
理時間を定める。ＳＯＩ側ウェーハの表面には、プレ酸
化処理によってある程度の厚さの酸化膜が形成される。
【００１０】前記プレ酸化処理に引き続いて炉内温度を
Ｔ1 に上げ、プレ酸化処理時と同様に酸化性雰囲気のも
とで酸化熱処理を行う。そして所定時間経過後、炉内温
度を下げてＳＯＩ側ウェーハを炉外に取り出す。
Ｔ1 に上げ、プレ酸化処理時と同様に酸化性雰囲気のも
とで酸化熱処理を行う。そして所定時間経過後、炉内温
度を下げてＳＯＩ側ウェーハを炉外に取り出す。
【００１１】プレ酸化処理によって、ＳＯＩ側ウェーハ
の表面にある程度の厚さの酸化膜を成長させておけば、
このウェーハが酸化熱処理時に１０００℃以上の高温に
さらされても金属不純物のウェーハ内部への侵入を低減
させることができる。
の表面にある程度の厚さの酸化膜を成長させておけば、
このウェーハが酸化熱処理時に１０００℃以上の高温に
さらされても金属不純物のウェーハ内部への侵入を低減
させることができる。
【００１２】ＳＯＩ側ウェーハと支持基板側ウェーハと
を室温で貼り合わせた後、接着熱処理を行うが、この場
合も酸化熱処理時と同様に、まず温度Ｔ2 、酸化性雰囲
気のもとでプレ酸化処理を行って貼り合わせＳＯＩ基板
の表面に酸化膜を形成させる。そして、プレ酸化処理に
引き続き、炉内温度をＴ1 に上げて貼り合わせ基板の接
着強度を高めるための本熱処理を行う。ただし、本熱処
理の際には炉内を酸化性雰囲気にする必要はない。そし
て所定時間経過後、炉内温度を下げて貼り合わせ基板を
炉外に取り出す。
を室温で貼り合わせた後、接着熱処理を行うが、この場
合も酸化熱処理時と同様に、まず温度Ｔ2 、酸化性雰囲
気のもとでプレ酸化処理を行って貼り合わせＳＯＩ基板
の表面に酸化膜を形成させる。そして、プレ酸化処理に
引き続き、炉内温度をＴ1 に上げて貼り合わせ基板の接
着強度を高めるための本熱処理を行う。ただし、本熱処
理の際には炉内を酸化性雰囲気にする必要はない。そし
て所定時間経過後、炉内温度を下げて貼り合わせ基板を
炉外に取り出す。
【００１３】プレ酸化処理は、貼り合わせ前のＳＯＩ側
ウェーハに対する酸化熱処理時のみ、あるいは貼り合わ
せ後のＳＯＩ基板に対する接着熱処理時のみに実施して
もよい。ただし、このようにした場合は当然のことなが
ら金属不純物による汚染の低減度合いが減少することに
なる。
ウェーハに対する酸化熱処理時のみ、あるいは貼り合わ
せ後のＳＯＩ基板に対する接着熱処理時のみに実施して
もよい。ただし、このようにした場合は当然のことなが
ら金属不純物による汚染の低減度合いが減少することに
なる。
【００１４】図２は、本発明による製造方法を用いて製
造したＳＯＩ基板のＳＯＩ層に含まれるＦｅ濃度につい
て、従来方法によるＳＯＩ基板と比較したグラフであ
る。出発材料は、ＳＯＩ側ウェーハ、支持基板側ウェー
ハともＣＺ法により製造した直径１５０ｍｍ、ｐ型、１
０〜１５Ω・ｃｍのシリコンウェーハを用いた。プレ酸
化処理条件は、温度Ｔ2 ＝Ｔ1 −１００（℃）、加熱時
間６０分、水蒸気含有雰囲気とした。また、酸化熱処理
時の温度Ｔ1 ＝１０００℃、接着熱処理時の温度Ｔ1 ′
＝１１００℃とした。
造したＳＯＩ基板のＳＯＩ層に含まれるＦｅ濃度につい
て、従来方法によるＳＯＩ基板と比較したグラフであ
る。出発材料は、ＳＯＩ側ウェーハ、支持基板側ウェー
ハともＣＺ法により製造した直径１５０ｍｍ、ｐ型、１
０〜１５Ω・ｃｍのシリコンウェーハを用いた。プレ酸
化処理条件は、温度Ｔ2 ＝Ｔ1 −１００（℃）、加熱時
間６０分、水蒸気含有雰囲気とした。また、酸化熱処理
時の温度Ｔ1 ＝１０００℃、接着熱処理時の温度Ｔ1 ′
＝１１００℃とした。
【００１５】ＳＯＩ層に含まれるＦｅ濃度はライフタイ
ムに反比例するが、図２で明らかなように本発明による
製造方法を用いて製造したＳＯＩ基板のＦｅ濃度は、酸
化熱処理後、接着熱処理後のいずれにおいても従来方法
によるＳＯＩ基板に比べて１桁低下している。これは、
プレ酸化処理によって形成された酸化膜が、酸化熱処
理、接着熱処理における金属不純物の侵入、拡散を防止
した結果である。従って、本発明によるＳＯＩ基板のラ
イフタイムは、従来より大幅に延長される。
ムに反比例するが、図２で明らかなように本発明による
製造方法を用いて製造したＳＯＩ基板のＦｅ濃度は、酸
化熱処理後、接着熱処理後のいずれにおいても従来方法
によるＳＯＩ基板に比べて１桁低下している。これは、
プレ酸化処理によって形成された酸化膜が、酸化熱処
理、接着熱処理における金属不純物の侵入、拡散を防止
した結果である。従って、本発明によるＳＯＩ基板のラ
イフタイムは、従来より大幅に延長される。
【００１６】本来の熱処理温度に比べて相対的に低温の
プレ酸化処理を本熱処理に先立って行う本発明の製造方
法は、熱酸化処理を必要とするおおよそすべての半導体
基板製造工程に対して応用することができる。
プレ酸化処理を本熱処理に先立って行う本発明の製造方
法は、熱酸化処理を必要とするおおよそすべての半導体
基板製造工程に対して応用することができる。
【００１７】
【発明の効果】以上説明したように本発明によれば、半
導体基板の酸化熱処理あるいは貼り合わせＳＯＩ基板の
接着熱処理に当たり、あらかじめプレ酸化処理を施して
ある程度の膜厚の酸化膜で被覆しておくので、本来の熱
処理時に発生する金属不純物による汚染を従来方法より
も著しく軽減させることができる。従って本発明の製造
方法を用いれば、電気的特性に優れ、特にライフタイム
の長い高品質の半導体基板あるいはＳＯＩ基板が得られ
る。
導体基板の酸化熱処理あるいは貼り合わせＳＯＩ基板の
接着熱処理に当たり、あらかじめプレ酸化処理を施して
ある程度の膜厚の酸化膜で被覆しておくので、本来の熱
処理時に発生する金属不純物による汚染を従来方法より
も著しく軽減させることができる。従って本発明の製造
方法を用いれば、電気的特性に優れ、特にライフタイム
の長い高品質の半導体基板あるいはＳＯＩ基板が得られ
る。
【図１】本発明によるＳＯＩ基板の製造方法における熱
処理条件を示すグラフである。
処理条件を示すグラフである。
【図２】本発明による製造方法を用いて製造したＳＯＩ
基板に含まれるＦｅ濃度について、従来方法によるＳＯ
Ｉ基板と比較したグラフである。
基板に含まれるＦｅ濃度について、従来方法によるＳＯ
Ｉ基板と比較したグラフである。
【図３】貼り合わせＳＯＩ基板の製造工程の概略を示す
説明図である。
説明図である。
【図４】従来の技術によるＳＯＩ基板の製造方法におけ
る熱処理条件を示すグラフである。
る熱処理条件を示すグラフである。
１ ＳＯＩ側ウェーハ ２ 酸化膜 ３ 支持基板側ウェーハ ４ ＳＯＩ層。
Claims (4)
- 【請求項１】 半導体基板の少なくとも片面に所定の酸
化膜を形成する酸化熱処理において、金属不純物の侵入
を防ぐためのプレ酸化処理を施した後に、所定の酸化膜
厚さを形成するための本熱処理を行うことを特徴とする
ＳＯＩ基板の製造方法。 - 【請求項２】 貼り合わせＳＯＩ基板の製造において、
少なくとも一方の基板に金属不純物の侵入を防ぐための
プレ酸化処理を施した後に、所定の本熱処理を行うこと
を特徴とするＳＯＩ基板の製造方法。 - 【請求項３】 請求項１または請求項２において、プレ
酸化処理は酸素雰囲気中で、かつ、本熱処理より低い温
度で行うことを特徴とするＳＯＩ基板の製造方法。 - 【請求項４】 活性層側となる基板に、あるいは／およ
び貼り合わせた後のＳＯＩ基板にプレ酸化処理と本熱処
理とを施したことを特徴とするＳＯＩ基板。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7086481A JPH08255882A (ja) | 1995-03-16 | 1995-03-16 | Ｓｏｉ基板の製造方法およびｓｏｉ基板 |
| US08/729,870 US5770511A (en) | 1995-03-16 | 1996-10-15 | Silicon-on-insulator substrate and a method for fabricating the same |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7086481A JPH08255882A (ja) | 1995-03-16 | 1995-03-16 | Ｓｏｉ基板の製造方法およびｓｏｉ基板 |
| US08/729,870 US5770511A (en) | 1995-03-16 | 1996-10-15 | Silicon-on-insulator substrate and a method for fabricating the same |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08255882A true JPH08255882A (ja) | 1996-10-01 |
Family
ID=26427589
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7086481A Pending JPH08255882A (ja) | 1995-03-16 | 1995-03-16 | Ｓｏｉ基板の製造方法およびｓｏｉ基板 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5770511A (ja) |
| JP (1) | JPH08255882A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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Cited By (1)
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