JP3614927B2 - 張り合わせ半導体基板の作製方法 - Google Patents

Description

【０００１】
【産業上の利用分野】
この発明は張り合わせ半導体基板の作製方法、詳しくはポリシリコン層を介在させた張り合わせ半導体基板の作製方法に関する。
【０００２】
【従来の技術】
従来のこの種の張り合わせ半導体基板の作製方法としては以下の方法が知られている。すなわち、ＬＯＣＯＳ等でその表面に酸化膜を島状に形成したシリコンウェーハについて張り合わせは、以下のように行っていた。例えば酸化膜を含むシリコンウェーハの表面にＣＶＤによりポリシリコン層を形成し、このポリシリコン層を支持基板（シリコンウェーハ）の表面に重ね合わせて張り合わせていた。
【０００３】
【発明が解決しようとする課題】
しかしながら、このような張り合わせ半導体基板の作製方法にあっては、酸化膜を形成して段差が大きくなったウェーハ表面にポリシリコン膜を堆積したとしても、ＣＶＤでは上記段差部に巣（空隙）ができることがある。よって、張り合わせ後の熱処理などではその張り合わせ界面にボイドが発生して張り合わせ不良が多発してしまうという課題が生じていた。また、ポリシリコン膜の被着によりウェーハが反ってしまい、張り合わせたとしてもパターンずれが生じるという課題があった。
【０００４】
そこで発明者らは、上記課題を解決すべく検討を重ねた結果、アニール後にポリシリコン膜の表面を研磨して平坦にすることにより、張り合わせ不良を低減することができることを見出した。
【０００５】
この発明の目的は、島状に酸化膜を有するウェーハを用いて張り合わせウェーハを作製することである。張り合わせ不良を低減した張り合わせ方法を提供するものである。また、反りを防止してパターンずれのない張り合わせウェーハを得ることを目的としている。
【０００６】
【課題を解決するための手段】
請求項１に記載の発明は、一方のウェーハ表面に６００〜６５０℃でＣＶＤ法によりポリシリコン層を堆積し、これに１１００〜１２５０℃でアニールを施した後、このポリシリコン層を研磨し、このポリシリコン層と他方のウェーハ表面とを重ね合わせることにより、ウェーハ同士を張り合わせる張り合わせ半導体基板の作製方法である。
【０００７】
【０００８】
請求項２に記載の発明は、上記ポリシリコン層の研磨面はＲａ値で０．５ｎｍ以下とした請求項１に記載の張り合わせ半導体基板の作製方法である。
【０００９】
請求項３に記載の発明は、上記一方のウェーハ表面の少なくとも一部は酸化膜で覆われた請求項１または請求項２に記載の張り合わせ半導体基板の作製方法である。
【００１０】
【作用】
この発明にあっては、その表面に段差を有する半導体基板を張り合わせが可能な半導体基板に加工することができる。すなわち、ポリシリコン層の表面を研磨して平坦にすることができ、張り合わせ後に熱処理が施されても、張り合わせ界面にボイドが発生することはない。なお、ポリシリコン層にはドーパントを拡散することもできる。これは酸化膜を有しないウェーハの張り合わせを行う場合で、ウェーハ同士の導通を確保する場合に有用である。
【００１１】
【実施例】
以下、図を用いて本発明の実施例を説明する。図１は、この発明に係る張り合わせウェーハの製造方法の一実施例での主要工程を示す断面図である。
この図に示すように、張り合わせ用のシリコンウェーハ１１の表面側には例えば所定のプロセスを経て溝状の段差１２が形成されている。例えば鏡面に深さ０．１μｍの誘電体分離用の溝を形成してある。そして、この段差１２を覆うように二酸化シリコン膜１３が所定の厚さに被着されている。例えばウェーハ表面に厚さ１.０μｍの二酸化シリコン膜１３を熱酸化法で形成している。さらに、この二酸化シリコン膜１３の上にはポリシリコン膜１４が低温ＣＶＤ（例えば６２０〜６４０℃）により所定の厚さ（例えば２〜３μｍ）だけ積層されている（図１（Ａ））。
【００１２】
続いて、このウェーハ１１について高温でアニールを施す。１１００〜１２５０℃でアニールする。この処理によりシリコンウェーハ１１の反りを低減するものである。その後、このポリシリコン膜１４の表面が、２μｍ□をＡＦＭ測定の条件において例えばＲａ値で０．５ｎｍ以下、望ましくは０．２ｎｍ以下となるように、所定の研磨を施す（図１（Ｂ））。
【００１３】
そして、このポリシリコン膜１４と所定の支持ウェーハ２１の鏡面とを室温で重ね合わせてこれらを密着させる。この結果、シリコンウェーハ１１は支持ウェーハ２１に張り合わされることとなる（図１（Ｃ））。そして、この張り合わされたウェーハについては、例えば所定時間、所定温度（１０００℃〜１２００℃）で張り合わせ熱処理が行われる。
【００１４】
最後に、張り合わせウェーハの片面（ウェーハ１１側の表面）を研削、研磨して張り合わせウェーハを得る（図１（Ｄ））。すなわち、シリコンウェーハ１１の裏面側から研削、研磨して二酸化シリコン膜１３の一部を露出させ、これにより単結晶シリコン層１１Ａを絶縁分離した張り合わせウェーハが得られる。
【００１５】
図２は、この発明に係る張り合わせウェーハの製造方法の他の実施例での主要工程を示す断面図である。この実施例では、シリコンウェーハ３１の表面にはＬＯＣＯＳで島状に二酸化シリコン膜３２が形成されて存在している（図２（Ａ））。そして、この二酸化シリコン膜３２の表面はエッチングで除去される（図２（Ｂ））。さらに、このウェーハ表面にも上記実施例と同様にポリシリコン膜３３を低温ＣＶＤで所定厚さに形成する（図２（Ｃ））。そして、高温でのアニール後、ポリシリコン膜３３表面を研磨する。研磨面のＲａ値は０．５ｎｍ以下とする（図２（Ｄ））。
【００１６】
そして、このポリシリコン膜３３の研磨面を支持ウェーハ２２の鏡面に重ね合わせて張り合わせる（図２（Ｅ））。さらに、シリコンウェーハ３１の裏面側（上記二酸化シリコン膜形成面の裏面）を所定厚さだけ研削して二酸化シリコンの埋め込み層３２を有する張り合わせシリコンウェーハを得る（図２（Ｆ））。
【００１７】
【発明の効果】
この発明に係る張り合わせウェーハの作製方法によれば、島状に酸化膜を有するウェーハを用いて張り合わせウェーハを作製することができる。また、張り合わせ不良を低減することができる。また、反りの低減によりパターンずれのない張り合わせウェーハを得ることができる。
【図面の簡単な説明】
【図１】この発明の一実施例に係る一連の張り合わせ工程を示す流れ図である。
【図２】従来の張り合わせ方法に係る一連の張り合わせ工程を示す流れ図である。
【符号の説明】
１１ シリコンウェーハ
１３ 二酸化シリコン膜
１４ ポリシリコン膜
２１ 支持ウェーハ

Claims (3)

1. 一方のウェーハ表面に６００〜６５０℃でＣＶＤ法によりポリシリコン層を堆積し、これに１１００〜１２５０℃でアニールを施した後、このポリシリコン層を研磨し、このポリシリコン層と他方のウェーハ表面とを重ね合わせることにより、ウェーハ同士を張り合わせる張り合わせ半導体基板の作製方法。
2. 上記ポリシリコン層の研磨面はＲａ値で０．５ｎｍ以下とした請求項１に記載の張り合わせ半導体基板の作製方法。
3. 上記一方のウェーハ表面の少なくとも一部は酸化膜で覆われた請求項１または請求項２に記載の張り合わせ半導体基板の作製方法。

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