JPH06349694A - シリコンと3族−5族半導体材料とを接合する方法 - Google Patents
シリコンと3族−5族半導体材料とを接合する方法Info
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- JPH06349694A JPH06349694A JP6129873A JP12987394A JPH06349694A JP H06349694 A JPH06349694 A JP H06349694A JP 6129873 A JP6129873 A JP 6129873A JP 12987394 A JP12987394 A JP 12987394A JP H06349694 A JPH06349694 A JP H06349694A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 61
- 238000000034 method Methods 0.000 title claims abstract description 34
- 229910052710 silicon Inorganic materials 0.000 title claims abstract description 33
- 239000010703 silicon Substances 0.000 title claims abstract description 33
- 239000000463 material Substances 0.000 title abstract description 13
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 32
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 12
- 229910052581 Si3N4 Inorganic materials 0.000 abstract description 6
- 239000000377 silicon dioxide Substances 0.000 abstract description 6
- 235000012239 silicon dioxide Nutrition 0.000 abstract description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 abstract description 6
- 235000012431 wafers Nutrition 0.000 description 56
- 239000010410 layer Substances 0.000 description 37
- 238000004519 manufacturing process Methods 0.000 description 24
- 239000012212 insulator Substances 0.000 description 6
- 238000005304 joining Methods 0.000 description 5
- 238000005530 etching Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 239000002210 silicon-based material Substances 0.000 description 2
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 125000005647 linker group Chemical group 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 238000004151 rapid thermal annealing Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
- 238000005019 vapor deposition process Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
- H01L21/2003—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy characterised by the substrate
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- Y10S148/012—Bonding, e.g. electrostatic for strain gauges
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- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
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Abstract
(57)【要約】
【目的】 シリコンウェハと3族−5族半導体ウェハと
が、3族−5族半導体ウェハ上に蒸着された接合内部層
を介して互いに接合される。 【構成】 シリコンウェハよりむしろ3族−5族半導体
ウェハ上に接合内部層を形成することによって、接合プ
ロセスが次のプロセスを実行するに十分な強度の接合を
作ることが容易にできる。3族−5族半導体ウェハは接
合処理の後にストレスを和らげるために薄くされる。接
合されたウェハは接合強度を増加させるために第2接合
処理を必要とする。接合されたウェハはそれから半導体
デバイスの製造に使用される高温プロセスを必要とす
る。
が、3族−5族半導体ウェハ上に蒸着された接合内部層
を介して互いに接合される。 【構成】 シリコンウェハよりむしろ3族−5族半導体
ウェハ上に接合内部層を形成することによって、接合プ
ロセスが次のプロセスを実行するに十分な強度の接合を
作ることが容易にできる。3族−5族半導体ウェハは接
合処理の後にストレスを和らげるために薄くされる。接
合されたウェハは接合強度を増加させるために第2接合
処理を必要とする。接合されたウェハはそれから半導体
デバイスの製造に使用される高温プロセスを必要とす
る。
Description
【0001】
【産業上の利用分野】本発明は、一般的に半導体ウェハ
接合に関し、特に、それに限定的されるものではない
が、シリコンウェハを3族−5族半導体ウェハに接合す
る方法に関する。
接合に関し、特に、それに限定的されるものではない
が、シリコンウェハを3族−5族半導体ウェハに接合す
る方法に関する。
【0002】
【従来の技術】3族−5族半導体材料をシリコンに接合
することは過去にすでに開示されている。代替材料をシ
リコンに接合する場合、熱膨張の不一致や誘発ストレス
は重大な要因となる。半導体デバイスの製造に使用され
る標準的プロセス温度で使用出来るようにこれらの誘発
ストレスを除去することは重要である。従来、これらの
ストレスを十分に除去することができず、それゆえ、異
種材料の接合プロセスを十分に最適にする必要がある。
することは過去にすでに開示されている。代替材料をシ
リコンに接合する場合、熱膨張の不一致や誘発ストレス
は重大な要因となる。半導体デバイスの製造に使用され
る標準的プロセス温度で使用出来るようにこれらの誘発
ストレスを除去することは重要である。従来、これらの
ストレスを十分に除去することができず、それゆえ、異
種材料の接合プロセスを十分に最適にする必要がある。
【0003】
【解決すべき課題】従って、これらの材料上のデバイス
のその後のプロセスがうまくいくように、3族−5族半
導体材料をシリコンウェハに接合する改良された方法を
提供することが要求される。
のその後のプロセスがうまくいくように、3族−5族半
導体材料をシリコンウェハに接合する改良された方法を
提供することが要求される。
【0004】
【課題を解決するための手段】シリコンウェハと3族−
5族半導体ウェハとを接合する方法は、第1・第2主要
面を有するシリコンウェハを用意する段階および第1・
第2主要面を有する3族−5族半導体ウェハを用意する
段階を包含する。接合中間層は前記3族−5族半導体ウ
ェハの第1主要面に形成される。前記シリコンウェハと
前記3族−5族半導体ウェハは、前記接合中間層が前記
3族−5族半導体ウェハと前記シリコンウェハの前記第
1表面との間に位置するよう第1熱又は熱アノード接合
プロセスを使用して互いに接合される。
5族半導体ウェハとを接合する方法は、第1・第2主要
面を有するシリコンウェハを用意する段階および第1・
第2主要面を有する3族−5族半導体ウェハを用意する
段階を包含する。接合中間層は前記3族−5族半導体ウ
ェハの第1主要面に形成される。前記シリコンウェハと
前記3族−5族半導体ウェハは、前記接合中間層が前記
3族−5族半導体ウェハと前記シリコンウェハの前記第
1表面との間に位置するよう第1熱又は熱アノード接合
プロセスを使用して互いに接合される。
【0005】
【実施例】図1は本発明の第1実施例である。この図は
シリコン材料(ウェハ)10が、その上部接合中間層1
5が形成された3族−5族半導体材料(ウェハ)12に
結合されることを示す。接合中間層15はシリコン二酸
化物、ドープシリコン二酸化物、シリコン窒化物、ポリ
シリコン、アモルファスシリコンのうち一つあるいはそ
れらの組み合わせから成ることが好ましい。これらの層
は当業者で知られた数々のプロセスを使用して形成する
ことができる。最も好適には、接合中間層15は3族−
5族半導体ウェハ12上に形成されるシリコン窒化物層
およびそのシリコン窒化物層上に形成されるシリコン二
酸化物層から本質的に構成される。中間層15は熱また
は熱アノード接合でシリコン材料により容易に接合する
ので、均一性と強力な接合が達成されることを確保する
ために、接合中間層15はシリコンウェハ10上ではな
く、3族−5族半導体材料12上に蒸着されなければな
らないことを留意することが重要である。3族−5族半
導体ウェハ12上への接合中間層15の蒸着は、例えば
「Novellus社」から商標名「Novellus
Concept One」として入手できる反応装置
(リアクター)で行うことができる。接合中間層15が
3族−5族半導体ウェハ12上に形成された後、接合さ
れる前に洗浄されなければならない。接合中間層15で
あるシリコン二酸化物に対するNH4OH:H2O洗浄は
満足のいく接合結果をもたらすことがわかる。
シリコン材料(ウェハ)10が、その上部接合中間層1
5が形成された3族−5族半導体材料(ウェハ)12に
結合されることを示す。接合中間層15はシリコン二酸
化物、ドープシリコン二酸化物、シリコン窒化物、ポリ
シリコン、アモルファスシリコンのうち一つあるいはそ
れらの組み合わせから成ることが好ましい。これらの層
は当業者で知られた数々のプロセスを使用して形成する
ことができる。最も好適には、接合中間層15は3族−
5族半導体ウェハ12上に形成されるシリコン窒化物層
およびそのシリコン窒化物層上に形成されるシリコン二
酸化物層から本質的に構成される。中間層15は熱また
は熱アノード接合でシリコン材料により容易に接合する
ので、均一性と強力な接合が達成されることを確保する
ために、接合中間層15はシリコンウェハ10上ではな
く、3族−5族半導体材料12上に蒸着されなければな
らないことを留意することが重要である。3族−5族半
導体ウェハ12上への接合中間層15の蒸着は、例えば
「Novellus社」から商標名「Novellus
Concept One」として入手できる反応装置
(リアクター)で行うことができる。接合中間層15が
3族−5族半導体ウェハ12上に形成された後、接合さ
れる前に洗浄されなければならない。接合中間層15で
あるシリコン二酸化物に対するNH4OH:H2O洗浄は
満足のいく接合結果をもたらすことがわかる。
【0006】図2は図1の次の製造段階の構造を示す。
シリコンウェハ10が接合中間層15に接合される。接
合プロセスは均一で十分に強力な接合を達成するために
重要である。熱又は熱アノード接合プロセスは約200
℃未満の温度で使用される。この温度で以下に述べる次
のプロセスのために接合中間層15とシリコンウェハ1
0との十分に強力な接合が形成される。200℃以上の
温度は、3族−5族半導体材料12でストレス破壊の構
造を生ずることになるのでプロセスのこの段階において
は望ましくない。
シリコンウェハ10が接合中間層15に接合される。接
合プロセスは均一で十分に強力な接合を達成するために
重要である。熱又は熱アノード接合プロセスは約200
℃未満の温度で使用される。この温度で以下に述べる次
のプロセスのために接合中間層15とシリコンウェハ1
0との十分に強力な接合が形成される。200℃以上の
温度は、3族−5族半導体材料12でストレス破壊の構
造を生ずることになるのでプロセスのこの段階において
は望ましくない。
【0007】低温接合の後、接合プロセスによって引き
起こされる最大ストレス点の大きさを減少させるため3
族−5族半導体ウェハ12は薄くされる。好適実施例に
おいて、3族−5族半導体ウェハ12は約625ミクロ
ンの厚みから約数十ミクロンまたはそれ以上に薄くされ
る。さらに好適には、シリコンウェハ10も3族−5族
半導体ウェハ12の全体のストレスを減少させるために
薄くされる。シリコンウェハ10は好適には約550ミ
クロンの厚みから、150ミクロンかそれ以上に薄くさ
れる。
起こされる最大ストレス点の大きさを減少させるため3
族−5族半導体ウェハ12は薄くされる。好適実施例に
おいて、3族−5族半導体ウェハ12は約625ミクロ
ンの厚みから約数十ミクロンまたはそれ以上に薄くされ
る。さらに好適には、シリコンウェハ10も3族−5族
半導体ウェハ12の全体のストレスを減少させるために
薄くされる。シリコンウェハ10は好適には約550ミ
クロンの厚みから、150ミクロンかそれ以上に薄くさ
れる。
【0008】第1接合プロセスは3族−5族半導体ウェ
ハ12および/またはシリコンウェハ10を薄くできる
ように接合に十分な力を与える。薄膜化プロセスはスト
レスを十分に軽減し、よって接合されたシリコンウェハ
10と3族−5族半導体ウェハ12とを半導体デバイス
製造に必要とされる高温プロセスを3族−5族半導体ウ
ェハ12にストレス破壊が生じることなく施すことがで
きる。高温プロセス処理の前に、上記説明の第2熱又は
熱アノード接合プロセスによって接合強度を増加させる
ことが望ましい。
ハ12および/またはシリコンウェハ10を薄くできる
ように接合に十分な力を与える。薄膜化プロセスはスト
レスを十分に軽減し、よって接合されたシリコンウェハ
10と3族−5族半導体ウェハ12とを半導体デバイス
製造に必要とされる高温プロセスを3族−5族半導体ウ
ェハ12にストレス破壊が生じることなく施すことがで
きる。高温プロセス処理の前に、上記説明の第2熱又は
熱アノード接合プロセスによって接合強度を増加させる
ことが望ましい。
【0009】図3は本発明の第2実施例を示す。図は標
準の写真印刷とエッチングプロセスによって形成される
複数のトレンチ(溝)13を有する3族−5族半導体ウ
ェハ12を示す。接合中間層15は蒸着プロセスによっ
て3族−5族半導体ウェハ12上およびトレンチ13内
に形成される。好適実施例では、接合中間層15は窒化
物/酸化物層から成る。接合中間層15が形成された
後、平面化可能(planarizable)層16が
トレンチ13に充填するために形成される。もし必要で
あれば、平面化可能層16は平面化される(図示せ
ず)。平面化可能層16はポリシリコン、シリコン窒化
物、シリコン二酸化物またはリフロー可能なガラスから
成る。
準の写真印刷とエッチングプロセスによって形成される
複数のトレンチ(溝)13を有する3族−5族半導体ウ
ェハ12を示す。接合中間層15は蒸着プロセスによっ
て3族−5族半導体ウェハ12上およびトレンチ13内
に形成される。好適実施例では、接合中間層15は窒化
物/酸化物層から成る。接合中間層15が形成された
後、平面化可能(planarizable)層16が
トレンチ13に充填するために形成される。もし必要で
あれば、平面化可能層16は平面化される(図示せ
ず)。平面化可能層16はポリシリコン、シリコン窒化
物、シリコン二酸化物またはリフロー可能なガラスから
成る。
【0010】図4は図3の次の製造段階の構造を示す。
平面化可能層16がシリコンウェハ10に接合されて3
族−5族半導体ウェハ12はシリコンウェハ10に接合
される。熱又は熱アノード処理は前記第1実施例に示さ
れたように使用される。
平面化可能層16がシリコンウェハ10に接合されて3
族−5族半導体ウェハ12はシリコンウェハ10に接合
される。熱又は熱アノード処理は前記第1実施例に示さ
れたように使用される。
【0011】図5は図4のさらに次の製造段階の構造を
示す。接合後、接合中間層15または平面化可能層16
の少なくとも一部が露出するように、3族−5族半導体
ウェハ12の一部は除去される。この時点でウェハ12
および10の両ウェハに、前記第1実施例で示したよう
な第2熱又は熱アノードプロセスを施すことが好まし
い。そして半導体デバイスは3族−5族半導体ウェハ1
2に製造される。
示す。接合後、接合中間層15または平面化可能層16
の少なくとも一部が露出するように、3族−5族半導体
ウェハ12の一部は除去される。この時点でウェハ12
および10の両ウェハに、前記第1実施例で示したよう
な第2熱又は熱アノードプロセスを施すことが好まし
い。そして半導体デバイスは3族−5族半導体ウェハ1
2に製造される。
【0012】図6は本発明の第3実施例の製造の初めの
段階を示す。3族−5族半導体ウェハは、平面化可能層
16がトレンチ13に充填されない点を除き、図3と同
様である。
段階を示す。3族−5族半導体ウェハは、平面化可能層
16がトレンチ13に充填されない点を除き、図3と同
様である。
【0013】図7は図6のさらに次の製造段階の構造を
示す。前に説明した接合プロセスを使用して接合中間層
15を介して3族−5族半導体ウェハ12はシリコンウ
ェハ10に接合される。
示す。前に説明した接合プロセスを使用して接合中間層
15を介して3族−5族半導体ウェハ12はシリコンウ
ェハ10に接合される。
【0014】図8は図7のさらに次の製造段階の構造を
示す。これまで説明してきたようにウェハ12の一部が
除去される。こうして、トレンチ13が元々の溝の底で
他の溝を形成するまで接合中間層15の一部も除去され
る。これにより3族−5族半導体ウェハ12が(ボンデ
イング中間層15を含む)複数の3族−5族半導体ウェ
ハ12に変化する。
示す。これまで説明してきたようにウェハ12の一部が
除去される。こうして、トレンチ13が元々の溝の底で
他の溝を形成するまで接合中間層15の一部も除去され
る。これにより3族−5族半導体ウェハ12が(ボンデ
イング中間層15を含む)複数の3族−5族半導体ウェ
ハ12に変化する。
【0015】図9は図8のさらに次の製造段階の構造を
示す。図9は図8の構造が処理される第1の方法を示
す。絶縁体層30がトレンチ13内およびウェハ12上
に形成される。もし3族−5族半導体領域12が互いに
電気的絶縁を確保するのに十分な距離をおいていれば
(空気が絶縁体として働くので)、絶縁体層30は必要
とされない場合もある。
示す。図9は図8の構造が処理される第1の方法を示
す。絶縁体層30がトレンチ13内およびウェハ12上
に形成される。もし3族−5族半導体領域12が互いに
電気的絶縁を確保するのに十分な距離をおいていれば
(空気が絶縁体として働くので)、絶縁体層30は必要
とされない場合もある。
【0016】図10は図8のさらに次の製造段階の構造
を示す。図10は図8の構造が処理される第2の方法を
示す。この実施例では、最大ストレス点の大きさは各3
族−5族半導体領域12の側壁(sidewall)の
輪郭を変更することによりさらに減少されるので、3族
−5族半導体領域12の側壁が約45°に傾斜させられ
る。3族−5族半導体ウェハ12をシリコンウェハ10
に接合する前または後に適切な異方性ウェットエッチン
グすることにより、または接合した後に適切な反応性イ
オンエッチングをすることにより傾斜した側壁が形成さ
れる。例えば、適切な異方性エッチングは、H2SO4:
H2O2:H2O またはHCl:H2O2:H2Oエッチン
グを伴なう接合中間層15エッチングを包含する。例え
ば、適切な反応性イオンエッチングはCl2またはBr2
を基本とした化学処理を含む。図9または図10(絶
縁体層30が形成される前)に示される構造は接合強度
を増加させるために熱又は熱アノードプロセスを施すの
が望ましい。
を示す。図10は図8の構造が処理される第2の方法を
示す。この実施例では、最大ストレス点の大きさは各3
族−5族半導体領域12の側壁(sidewall)の
輪郭を変更することによりさらに減少されるので、3族
−5族半導体領域12の側壁が約45°に傾斜させられ
る。3族−5族半導体ウェハ12をシリコンウェハ10
に接合する前または後に適切な異方性ウェットエッチン
グすることにより、または接合した後に適切な反応性イ
オンエッチングをすることにより傾斜した側壁が形成さ
れる。例えば、適切な異方性エッチングは、H2SO4:
H2O2:H2O またはHCl:H2O2:H2Oエッチン
グを伴なう接合中間層15エッチングを包含する。例え
ば、適切な反応性イオンエッチングはCl2またはBr2
を基本とした化学処理を含む。図9または図10(絶
縁体層30が形成される前)に示される構造は接合強度
を増加させるために熱又は熱アノードプロセスを施すの
が望ましい。
【0017】図11は図10のさらに次の製造段階の構
造を示す。図9に示したように絶縁体層30はトレンチ
13内および3族−5族半導体ウェハ12上に形成され
る。これによってできた構造はシリコンウェハ10と3
族−5族半導体ウェハ12との間の熱膨張率の不一致に
よる3族−5族半導体ウェハ12をストレス破壊するこ
となく、半導体製造装置の製造に用いられるような86
0℃またはそれ以上の温度で急速な熱アニールのような
高温プロセッシングを受けることができる。
造を示す。図9に示したように絶縁体層30はトレンチ
13内および3族−5族半導体ウェハ12上に形成され
る。これによってできた構造はシリコンウェハ10と3
族−5族半導体ウェハ12との間の熱膨張率の不一致に
よる3族−5族半導体ウェハ12をストレス破壊するこ
となく、半導体製造装置の製造に用いられるような86
0℃またはそれ以上の温度で急速な熱アニールのような
高温プロセッシングを受けることができる。
【0018】以上に示した通り、3族−5族半導体材料
にシリコンウェハを接合するに際し、影響するストレス
を最小化して十分な強度の接合を得るため、接合プロセ
スの最適化を行う。本発明で接合された構造はVLSI
3族−5族半導体デバイスが単一あるいはシリコンデ
バイスと集積されて形成できる好結果の量産可能な方法
を提供する。
にシリコンウェハを接合するに際し、影響するストレス
を最小化して十分な強度の接合を得るため、接合プロセ
スの最適化を行う。本発明で接合された構造はVLSI
3族−5族半導体デバイスが単一あるいはシリコンデ
バイスと集積されて形成できる好結果の量産可能な方法
を提供する。
【図1】製造の初めの段階における本発明の実施例を示
す。
す。
【図2】図1の製造の次の段階における実施例を示す。
【図3】製造の初めの段階における本発明の第2実施例
を示す。
を示す。
【図4】図3の製造の次の段階における実施例を示す。
【図5】図4の製造の次の段階における実施例を示す。
【図6】製造の初めの段階における本発明の第3実施例
を示す。
を示す。
【図7】図6の製造の次の段階における実施例を示す。
【図8】図7の製造の次の段階における実施例を示す。
【図9】図8の製造の次の段階における実施例を示す。
【図10】図8の製造の次の段階における実施例を示
す。
す。
【図11】図10の製造の次の段階における実施例を示
す。
す。
10.シリコンウェハ 12.3族−5族半導体ウェハ 13.トレンチ 15.接合中間層 16.平面化可能層 30.絶縁体層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 バートランド・エフ・カンボウ アメリカ合衆国アリゾナ州メサ、ダブリュ ー・ロボ1338
Claims (3)
- 【請求項1】 シリコンウェハ(10)と3族−5族半
導体ウェハ(12)とを接合する方法であって:第1・
第2主要面を有するシリコンウェハ(10)を用意する
段階;第1・第2主要面を有する3族−5族半導体ウェ
ハ(12)を用意する段階;前記3族−5族半導体ウェ
ハ(12)の第1主要面上に接合中間層(15)を形成
する段階;前記接合中間層(15)が前記3族−5族半
導体ウェハ(12)と前記シリコンウェハ(10)の第
一主要面との間に位置するように、第1熱又は熱アノー
ド接合プロセスを使用して前記シリコンウェハ(10)
と前記3族−5族半導体ウェハ(12)とを互いに接合
する段階;前記3族−5族半導体ウェハ(12)の第2
主要面から前記3族−5族半導体ウェハ(12)の一部
を除去する段階;および前記3族−5族半導体ウェハ
(12)の一部を除去する段階の後、前記3族−5族半
導体ウェハ(12)および前記シリコンウェハ(10)
に第2熱又は熱アノード接合プロセスを施こす段階;か
ら構成されることを特徴とする接合方法。 - 【請求項2】 請求項1記載の方法であって、さらに前
記接合段階の後に前記第2主要面から前記シリコンウェ
ハ(10)の一部を除去する段階から構成されることを
特徴とする方法。 - 【請求項3】 請求項1記載の方法であって、さらに前
記接合の段階は約200℃未満の温度で接合する段階か
ら構成されることを特徴とする方法。
Applications Claiming Priority (2)
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ID=22092924
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