JP4556158B2 - 貼り合わせｓｏｉ基板の製造方法および半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は貼り合わせＳＯＩ基板の製造方法およびこの基板を用いた半導体装置、詳しくは活性層用ウェーハと支持基板用ウェーハとを絶縁層を介して貼り合わせた後、活性層用ウェーハを減厚しＳＯＩ層とする技術に関する。
【０００２】
【従来の技術】
シリコン基板上に構成されるＬＳＩの高集積化、多機能化の要請がきびしくなるにつれ、各素子間の分離が重要な課題となっている。従前のＬＳＩは、厚さ５００〜８００μｍのシリコンウェーハにあって、その表層（表面から十数μｍの部分）に電子回路素子が集積されている。
このような素子間の分離の問題を解決するため、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板が知られている。ＳＯＩ基板では、デバイスが形成されるＳＯＩ層と、これを支持する支持基板用ウェーハとの間に、厚さ数μｍの埋め込みシリコン酸化膜が介在されている。
このＳＯＩ基板にあっては、３次元構造による多機能化を含むデバイスの高集積化が容易となり、ソフトエラーの低減および高信頼性化が図れて、消費電力も抑えることができる。
【０００３】
従来、ＳＯＩ基板の一種として、例えば特開２００１−１４４２７６号公報に記載された「半導体基板」が知られている。この半導体基板は、１枚のシリコン基板の表面に複数のトレンチ（溝）を２次元的に配列した後、これを熱処理することで、基板の表層にてシリコン原子のマイグレーションを発生させ、各トレンチの開口部の内壁を連結してデバイス形成領域（ＳＯＩ層）とするとともに、各トレンチの奥部を連通させて平板状の空洞（絶縁層）を形成している。
【０００４】
【発明が解決しようとする課題】
しかしながら、従来の半導体基板およびその製造方法によれば、その製造時に、半導体基板の表面に形成するトレンチ寸法の管理や、シリコン原子のマイグレーションにより平板状の空洞を形成するための熱処理条件等の管理が難しかった。その結果、設計した通りにＳＯＩ構造を作製することは困難であった。
【０００５】
そこで、発明者は、鋭意研究の結果、貼り合わせＳＯＩ基板に着目した。すなわち、貼り合わせＳＯＩ基板の製造時において、活性層用ウェーハの表面およびまたは支持基板用ウェーハの表面に凹部を形成し、両表面を貼り合わせ面として活性層用ウェーハと支持基板用ウェーハとを貼り合わせれば、内部に略設計された通りの空洞を有する貼り合わせＳＯＩ基板を製造することができることを知見し、この発明を完成させた。
【０００６】
【発明の目的】
この発明は、寸法精度が高い空洞を絶縁層として埋め込むことができる貼り合わせＳＯＩ基板の製造方法を提供することを、その目的としている。
また、この発明は、同一チップ上にＭＯＳ素子とバイポーラ素子とを混在させることが容易な貼り合わせＳＯＩ基板の製造方法を提供することを、その目的としている。
【０００７】
【課題を解決するための手段】
請求項１に記載の発明は、活性層用ウェーハの表面およびまたは支持基板用ウェーハの表面に凹部を形成する凹部形成工程と、この凹部を形成した表面に酸化膜を形成する酸化膜形成工程と、この酸化膜形成工程後、この凹部を形成した表面を貼り合わせ面として活性層用ウェーハと支持基板用ウェーハとを貼り合わせることにより空洞を形成する貼り合わせ工程と、この貼り合わせウェーハのうち、上記活性層用ウェーハを減厚してＳＯＩ層を形成する減厚工程とを備えた貼り合わせＳＯＩ基板の製造方法であって、上記貼り合わせ工程は、真空雰囲気中または減圧条件下で行われる貼り合わせＳＯＩ基板の製造方法である。
ＳＯＩ層用ウェーハ、支持基板用ウェーハとしては各種のウェーハ、例えば単結晶シリコンウェーハ、ガリウム・ヒ素ウェーハなどを採用することができる。
ＳＯＩ層に形成されるデバイスの種類は限定されない。例えば、ＭＯＳ型素子、バイポーラ素子、また、各種ダイオード、各種トランジスタ等、さらにメモリ、プロセッサ、さらにまた、各種ディジタル回路、各種アナログ回路などである。
ＳＯＩ層の厚さは限定されない。例えば厚膜のＳＯＩ層では２０〜５０μｍである。また、薄膜のＳＯＩ層では０．０１〜２０μｍである。
【０００８】
空洞は、ＳＯＩ層の平面内の略全域に形成してもよい。または、この平面内に部分的に形成してもよい。その空洞の形状は、例えば平面視して円形、楕円形、三角形または四角形以上の多角形でもよい。
空洞の高さ（基板厚さ方向の長さ）は０．０１〜５０μｍ、好ましくは０．０１〜５μｍである。
【０００９】
上記絶縁膜はＳＯＩ層の貼り合わせ面に形成してもよいし、支持基板用ウェーハの貼り合わせ面に形成してもよい。さらには、ＳＯＩ層と支持基板用ウェーハとの両方の貼り合わせ面に形成してもよい。絶縁膜が形成されるのは、ＳＯＩ層およびまたは支持基板用ウェーハの貼り合わせ面だけに限定されない。例えば、ＳＯＩ層およびまたは支持基板用ウェーハの全面に形成してもよい。
【００１１】
凹部が形成されるのは、活性層用ウェーハの表面でもよい。また、支持基板用ウェーハの表面でもよい。さらには、活性層用ウェーハの表面と支持基板用ウェーハの表面との両方でもよい。
凹部形成には、各種の手法、例えばフォトリソグラフィなどを用いる。凹部の深さ、広さ、形状も任意に設定することができる。例えば、凹部が形成されるウェーハの表面上に、凹部と同形状のパターン孔を有するパターニングマスクを配置し、このパターン孔を介して、所定のエッチング法により、ウェーハ表面に凹部をエッチングすることができる。エッチング法は限定されない。例えばフッ酸と硝酸とを混合した混酸を使用した酸性エッチング、ＮａＯＨまたはＫＯＨなどを使用したアルカリエッチングを採用することができる。それ以外にも、各種のドライエッチングを採用することができる。
また、この凹部は、エッチング以外の方法でも形成することが可能である。すなわち、例えば各種の薄膜形成法により、凹部以外のウェーハ表面の部分を隆起させ、相対的に凹部を形成する方法である。具体的には、フォトリソグラフィにより、凹部が形成されるウェーハの表面上に、この凹部の形成領域を除く部分のパターン孔を有するマスクを形成する。その後、このパターン孔を介して、所定の薄膜形成法によりウェーハ表面に所定の薄膜を形成する。次に、マスクを除去することで、ウェーハ表面上に設定寸法の凹部を形成する方法である。
薄膜形成法としては、例えばスパッタリング法、真空蒸着法、ＣＶＤ法、エピタキシャル成長法などがある。
【００１２】
活性層用ウェーハと支持基板用ウェーハとの貼り合わせは、例えば常温により両ウェーハを重ね合わせた後、貼り合わせ熱処理することで行われる。この貼り合わせ熱処理の加熱温度は８００℃以上、例えば１１００℃である。貼り合わせ熱処理の時間は、例えば２時間である。使用する熱酸化炉内の雰囲気ガスには酸素などが用いられる。
【００１３】
活性層用ウェーハの減厚方法としては、例えば熱酸化された表面側から活性層用ウェーハの中に水素イオンなどの軽元素を注入し、その後、活性層用ウェーハと支持基板用ウェーハとを貼り合わせて熱処理を施す。このとき、水素イオンを注入した部分から活性層用ウェーハの不要部分を剥離するスマートカット法を採用することができる。
これら以外にも、例えば表面研削、表面研磨による減厚法を採用することができる。また、その他の減厚法としてエッチストップ法なども採用することができる。
すなわち、貼り合わせウェーハの活性層用ウェーハ側を表面研削し、その後、この表面研削面を表面研磨してＳＯＩ層とする方法である。活性層用ウェーハを表面研削する際には、例えば表面研削砥石による研削が行われる。表面研磨としては、例えば研磨装置の研磨ヘッドに表面研削された貼り合わせウェーハを装着し、研磨液中に遊離砥粒を含む研磨剤（スラリー）を供給しながら、活性層用ウェーハの研削面を研磨定盤上に貼着された研磨布に押し付けて研磨する。表面研磨だけで活性層用ウェーハを減厚してもよい。この場合には研磨条件の調整が必要である。
研磨装置としては、枚葉式の研磨でも、バッチ式の研磨装置でもよい。さらに、ワックスタイプの片面研磨装置でも、ワックスレスタイプの装置でもよい。
研磨布としては、例えばポリエステルフェルトにポリウレタンを含浸させた多孔性の不織布タイプ、発泡したウレタンのブロックをスライスした発泡性ウレタンタイプ、そのほかポリエステルフェルトにポリウレタンが含浸された基材の表面に発泡ポリウレタンを積層し、このポリプレタンの表層部分を除去して発泡層に開口部を形成したスエードタイブなどを採用することができる。
【００１７】
上記貼り合わせ工程は、真空雰囲気中または減圧条件下で行われる。
例えば、１０ｔｏｒｒ、室温下で行う。貼り合わせは公知の治具を使用する。
【００２０】
請求項２に記載の発明は、平面内において異なる高さの複数の空洞を有することによって厚さが異なるＳＯＩ層が形成された貼り合わせＳＯＩ基板で、そのＳＯＩ層で最も薄い部分にＣＭＯＳロジックによる機能ブロックが、その他の領域にメモリ機能ブロックおよびまたはアナログ機能ブロックが形成された半導体装置である。
【００２１】
請求項３に記載の発明は、上記ＳＯＩ層で最も薄い部分に、ＣＭＯＳロジックの基本単位ブロックが形成された請求項２に記載の半導体装置である。
【００２２】
請求項４に記載の発明は、上記ＳＯＩ層で最も薄い部分に、単位トランジスタが形成された請求項３に記載の半導体装置である。
【００２３】
請求項５に記載の発明は、上記ＳＯＩ層で最も薄い部分に、単位トランジスタのチャネルが形成された請求項４に記載の半導体装置である。
【００２５】
請求項１に記載の貼り合わせＳＯＩ基板の製造方法にあっては、活性層用ウェーハの表面およびまたは支持基板用ウェーハの貼り合わせ面にまず凹部を形成し、その後、これらを貼り合わせる。これにより、寸法精度が高い空洞を絶縁層として埋め込み、形成することができる。空洞を基板平面内の複数位置に同時的に形成することができ、しかもこれら空洞によるＳＯＩ層の厚さを任意に設定することが容易である。よって、例えば同一チップ上にＭＯＳ型素子とバイポーラ素子とを混載した半導体装置を容易に作製することができる。
【００２６】
請求項２〜請求項５に記載の半導体装置にあっては、ＳＯＩ層の厚さが最も薄い部分にＣＭＯＳロジックの機能ブロックを、その他の領域にメモリ機能ブロックまたはアナログ機能ブロックを形成したため、それらの素子の機能を効率良く発揮することができる。また、この薄い部分にＣＭＯＳロジックの基本単位ブロックを配設する場合、さらに、この部分に単位トランジスタを、特に単位トランジスタのチャネルを形成する場合、各素子の特性を最大限に有効に機能させた混載型の半導体装置を得ることができる。
【００２７】
【発明の実施の形態】
以下、この発明の実施例を図面を参照して説明する。
図１〜図３を参照して、この発明の第１の実施例に係る貼り合わせＳＯＩ基板およびその製造方法を説明する。
この実施例に係る貼り合わせＳＯＩ基板の特徴は、活性層１０Ａと支持基板用ウェーハ２０との貼り合わせ界面より活性層用ウェーハ１０側に、高さが低い空洞ｃと、これより高い空洞ｄが、それぞれ所定個数ずつ存在している点である。この高さが異なる結果、この部分ではＳＯＩ層（活性層）１０Ａの厚さも異なっている。図３中、空洞ｄの上方には厚さｔ１のＳＯＩ層１０Ａが、空洞ｃの上方には厚さｔ２のＳＯＩ層１０Ａが、それぞれ形成されている。ただし、ｔ１＜ｔ２である。
そして、この薄いシリコン層部分にはＣＭＯＳ１００が、厚いシリコン層部分にはバイポーラトランジスタ１１０がそれぞれ形成されることとなる。
【００２８】
以下、この貼り合わせＳＯＩ基板の製造方法を説明する。
まず、公知方法で作製した活性層用シリコンウェーハ１０の裏面に（鏡面の表面から所定深さ位置に）所定条件で水素イオンをイオン注入する（図１（ａ））。１０ａは水素イオン注入領域を示す。
次いで、この活性層用シリコンウェーハ１０の表面に、反応性イオンエッチング装置を用いて、開口面積１ｍｍ2×深さ０．５μｍの凹部１０ｄ…と、開口面積１ｍｍ2×深さ１．０μｍの凹部１０ｅ…とをイオンエッチングにより形成する（図１（ｂ））。深さを異ならせるためには、例えばエッチングでのマスクを複数種類用意して複数段階に分けてエッチングを行う。
その後、酸素ガス雰囲気での９００℃の熱酸化処理により、活性層用ウェーハ１０の凹部１０ｄ，１０ｅを含む露出面の全域に、シリコン酸化膜１０ｆを形成する（図１（ｃ））。
続いて、活性層用シリコンウェーハ１０の表面（凹部を有する面）と、あらかじめ準備された支持基板用ウェーハ２０（同一プロセスで作製したシリコンウェーハ）の鏡面とを貼り合わせ面（重ね合わせ面）とし、例えば真空装置内で公知の治具を用いて両ウェーハ１０，２０を貼り合わせる（図２（ａ））。このとき、活性層用ウェーハ１０と支持基板用ウェーハ２０との間には、開口面積１ｍｍ2×高さ０．５μｍの所定個数の空洞ｃと、開口面積１ｍｍ2×高さ１．０μｍの所定個数の空洞ｄと、シリコン酸化膜１０ｆの貼り合わせ面側である埋め込み酸化膜３０ａとからなる絶縁層が埋設されることとなる。
その後、貼り合わせウェーハ３０に対して５００℃、１時間の低温熱処理を施し、この活性層用ウェーハ１０内に水素バブル領域１０ａを形成する。
引き続いて、この貼り合わせウェーハ３０に対して所定の貼り合わせ熱処理（１１００℃、２時間）も行う。この結果、水素バルブ領域１０ａから、活性層用ウェーハ１０の不要部分が剥離される（図２（ｂ））。また、この貼り合わせ熱処理により、その貼り合わせ強度が高められる。
そして、この活性層用ウェーハ１０の剥離面を、ＣＭＰ処理または水素ベーク処理することにより、貼り合わせＳＯＩ基板が作製される（図２（ｃ））。研磨により活性層ウェーハ表面が鏡面化される。なお、３０ａは埋め込み酸化膜として機能する。
【００２９】
図３にはこのようにして作製した貼り合わせＳＯＩ基板を示す。このＳＯＩ基板にあっては高さの異なる空洞ｃ，ｄが貼り合わせ面に形成される結果、これら空洞ｃ，ｄの直上のＳＯＩ層１０Ａの厚さはそれぞれ異なる。高い空洞ｄには薄い（厚さｔ１）ＳＯＩ層１０Ａが、低い空洞ｃの直上には厚い（厚さｔ２）ＳＯＩ層１０Ａがそれぞれ形成されることとなる。
そして、このＳＯＩ基板を用いて半導体装置を作製する場合、ＳＯＩ層１０Ａのうち、高さが高い空洞ｄの上の対応領域には、上述のように、ＣＭＯＳロジックを形成する。ＣＭＯＳロジックの形成領域は、できるだけ寄生容量が小さくなる薄膜の方が好ましいからである。また、ＳＯＩ層１０Ａのうち、低い空洞ｃとの対応領域（厚さの厚い領域）には、メモリまたは各種のアナログ回路（バイポーラ素子）を形成する。
その他、ＳＯＩ層１０Ａの空洞ｄとの対応領域には、例えばＣＭＯＳロジックの基本回路、ＣＭＯＳロジックを除く別の単位トランジスタ、単位トランジスタのチャネル、各種の完全空乏型ＳＯＩデバイスなどを形成してもよい。
このように、異なる高さの複数の空洞ｃ，ｄを形成したので、同一チップ上に異なる構造の素子を混載することができる。
【００３０】
次に、図４〜図６にはこの発明の第２の実施例をしめす。この貼り合わせＳＯＩ基板の製造方法の特徴は、図４に示すように、水素イオン注入の前工程で、まず、活性層用シリコンウェーハ１０の表面（鏡面）にシリコンゲルマニウム薄膜１０ｂをエピタキシャル成長させ、次いで、このシリコンゲルマニウム薄膜１０ｂの表面にシリコン薄膜１０ｃを、連続してエピタキシャル成長させることにある。
なお、この活性層用シリコンウェーハ１０は、ＣＺ法により引き上げられ、スライス、面取り、ラップ、エッチング、鏡面研磨が施されたものを用いる。
引き続いて、このシリコンゲルマニウム（ＳｉＧｅ）薄膜１０ｂと活性層用ウェーハ１０との境界部分あるいはＳｉＧｅ膜内に、もしくはＳｉＧｅ膜直下のシリコン基板内に水素イオン濃度がピークとなるように水素イオンを注入する。１０ａは水素イオン注入部分を示している。このようにして、貼り合わせ用の活性層用ウェーハ１０が作製される。
【００３１】
一方、支持基板用シリコンウェーハ２０については、図５に示すように、フォトリソグラフィなどにより、その貼り合わせ面（鏡面）に所定の凹部２０ａ，２０ｂが形成される。これらの凹部２０ａ，２０ｂの深さは異ならせている。これは例えばフォトマスクを用いたエッチングの条件を凹部２０ａ，２０ｂにより異ならせることで行う。
そして、凹部形成後、熱酸化によりこの支持基板用ウェーハ２０の外面は酸化膜２０ｃにより被覆される。なお、この支持基板用ウェーハ２０は上記活性層用シリコンウェーハ１０と同一の過程を経て形成されている。
【００３２】
そして、図６に示すように、これらの活性層用ウェーハ１０および支持基板用ウェーハ２０を貼り合わせることにより、貼り合わせウェーハ３０を作製する。
すなわち、所定の真空条件（例えば真空チャンバ内で）下、活性層用ウェーハ１０のシリコン薄膜１０ｃの表面と支持基板用ウェーハ２０の表面（凹部形成面）とを重ね合わせることにより、これらを貼り合わせる。
そして、この貼り合わせウェーハ３０は、熱酸化炉に挿入されて所定の熱処理が施される。すなわち、酸素ガス雰囲気、５００℃、１時間の条件で、注入された水素イオンによる水素バブルを形成する。続いて、１１００℃、２時間の貼り合わせ熱処理を行う。この結果、貼り合わせ強度が高められる。この熱処理により、貼り合わせウェーハ３０においては水素バルブ形成領域から表面側の活性層用ウェーハ１０の部分が、剥離される。
このようにして貼り合わせ面にシリコン酸化膜（埋め込み酸化膜）３０ａが介在された貼り合わせウェーハ３０が形成される。そして、この場合、シリコン酸化膜３０ａの一部に空洞ａ，ｂを含むこととなる。
剥離後、シリコンゲルマニウム薄膜１０ｂをエッチストップ法を用いたエッチングにより除去し、シリコン薄膜１０ｃを露呈させる。ここでは、シリコンゲルマニウムに対するエッチングレートがシリコンに対するそれより大きいエッチャントが使用される。また、このエッチング面は化学的機械的研磨により鏡面化される。その結果、所定厚さのシリコン薄膜１０ｃからなるＳＯＩ層１０Ａを有する貼り合わせＳＯＩ基板が作製される。
そして、このＳＯＩ層１０Ａの各空洞の直上部分に所定の素子が形成されることとなる。
【００３３】
このように、活性層用ウェーハ１０の表面にシリコンゲルマニウム薄膜１０ｂとシリコン薄膜１０ｃとを、順次、エピタキシャル成長させ、最終的にシリコン薄膜１０ｃを活性層１０Ａとする貼り合わせＳＯＩ基板の製造方法を採用したので、剥離面はシリコンゲルマニウム膜内もしくはシリコンゲルマニウム直下のシリコン基板であり、その後エッチングにより不要層を除去しているので、最終的なＳＯＩ層表面のラフネスは低減できる。
【００３４】
また、図７〜図９には、この発明の第３の実施例を示している。まず、ＣＺ法により引き上げられた単結晶シリコンインゴットを、スライス、面取り、ラッピング、エッチング、研磨することで、厚さ７２５μｍ、直径２００ｍｍ、初期酸素濃度１４．０×１０17ａｔｏｍｓ／ｃｃの、表面が鏡面に仕上げられた活性層用ウェーハ１０を用意する（図７）。次に、この活性層用ウェーハ１０の内部に、中電流イオン注入装置を使用して、１００ｋｅＶの加速電圧により、そのウェーハ表面側から注入深さが約２μｍとなるように水素イオンを５．０×１０16ａｔｍｓ／ｃｍ2で注入する。これにより、活性層用ウェーハ１０の表層の所定深さ位置に水素イオン注入層１０ａが平面的に離間・延在して形成される。
【００３５】
一方では、この活性層用ウェーハ１０と同じ製法により、同じ厚さ、口径の鏡面仕上げされた支持基板用ウェーハ２０を用意する（図８）。次いで、この支持基板用ウェーハ２０には、スピンコート法により、その表面の全体にレジスト膜を１μｍだけ塗布する。その後、フォトリソグラフィ技術により、このレジスト膜の所定の部分に、開口面積１ｍｍ2のパターン孔を所定数だけ形成する。そして、これらのパターン孔を介して、支持基板用ウェーハ２０の表面の一部に、開口面積１ｍｍ2×深さ０．５μｍの複数の凹部２０ａ…と、開口面積１ｍｍ2×深さ１．０μｍの複数の凹部２０ｂ…とをイオンエッチングにより形成する。
【００３６】
その後、この支持基板用ウェーハ２０を熱酸化炉に挿入し、炉内に所定量の酸素ガスを流し込みながら９００℃で熱酸化処理する。これにより、凹部２０ａ，２０ｂの内壁全域を含む支持基板用ウェーハ２０の露出面の全体に、厚さ０．４μｍの絶縁性のシリコン酸化膜２０ｃが形成される。
【００３７】
それから、活性層用ウェーハ１０の水素イオン注入層１０ａ側の面と、支持基板用ウェーハ２０の凹部２０ａ，２０ｂの形成側の面とをそれぞれ貼り合わせ面として、室温下、真空装置内で、活性層用ウェーハ１０と支持基板用ウェーハ２０とを重ね合わせ、貼り合わせウェーハ３０を形成する（図９）。このとき、真空装置内は１０Ｔｏｒｒ以下である。真空装置内で貼り合わせることにより、支持基板用ウェーハ１０の鏡面仕上げされた表面と、支持基板用ウェーハ２０の凹部２０ａ，２０ｂ側の鏡面とを、貼り合わせ不良部分を発生させることなく、貼り合わせることができる。
【００３８】
貼り合わせ後には、貼り合わせ界面の一部分（特定位置）に、開口面積１ｍｍ2×深さ０．５μｍの所定個数の空洞ａ…と、開口面積１ｍｍ2×深さ１．０μｍの所定個数の空洞ｂ…とがそれぞれ形成される。このとき、活性層用ウェーハ１０と支持基板用ウェーハ２０との間に介在されたシリコン酸化膜２０ｃの部分が埋め込みシリコン酸化膜３０ａとなる。この埋め込みシリコン酸化膜３０ａの厚さは、０．４μｍである。
このように、この実施例では貼り合わせ法を採用して空洞ａ，ｂを有する貼り合わせＳＯＩ基板を製造するように構成したので、従来のシリコン原子のマイグレーションを利用した場合に比べて、高い寸法精度の空洞ａ，ｂを形成することができる。
【００３９】
その後、この貼り合わせウェーハ３０を貼り合わせ熱処理用の熱酸化炉に挿入し、酸素ガスの雰囲気下で、５００℃、１時間のバブル形成用の熱処理を行う。これにより、活性層用ウェーハ１０に注入された水素イオンが反応し、多数の水素バブルが密集した領域が形成される。
引き続き、１１００℃、２時間で貼り合わせ熱処理を行う。これにより、活性層用ウェーハ１０と支持基板用ウェーハ２０との貼り合わせ強度が増強される。この熱処理時、水素バブル形成領域から活性層用ウェーハ１０の不要な部分が剥離して、活性層用ウェーハ１０が減厚される。その結果、支持基板用ウェーハ２０上に、空洞ａ，ｂおよび埋め込み酸化膜３０ａから構成される絶縁層を介して、所定厚さの活性層１０Ａが形成される。その後、熱処理により活性層１０Ａおよび支持基板用ウェーハ２０の露出面に形成されたシリコン酸化膜を、ＨＦ洗浄して除去する。
【００４０】
それから、この活性層１０Ａの剥離面を平滑化するため、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｉｎｇ）処理を行う。これにより、活性層１０Ａの剥離面が鏡面仕上げされる。また、このＣＭＰに代えて、活性層１０Ａの剥離面を水素ベーク処理してもよい。こうして、貼り合わせＳＯＩ基板が作製される。
【００４１】
請求項１の貼り合わせＳＯＩ基板の製造方法によれば、活性層用ウェーハの表面およびまたは支持基板用ウェーハの表面に凹部を形成し、その後、この凹部を形成した表面を貼り合わせ面として活性層用ウェーハと支持基板用ウェーハとを貼り合わせるので、寸法精度が高い空洞からなる絶縁層を基板内に形成することができる。
請求項２〜５に記載の発明によれば、異なる構造の素子を混載することができる。この場合、その素子の機能を効果的に発揮することができる。また、その素子の各部分について最適な機能を発揮可能とすることができる。さらに、例えばＭＯＳ型素子およびバイポーラ型素子のそれぞれの機能を充分に発揮できるように構成することができる。
【図面の簡単な説明】
【図１】この発明の第１の実施例に係る貼り合わせＳＯＩ基板の製造方法の活性層用ウェーハの処理工程を示すフローシートである。
【図２】この発明の第１の実施例に係る貼り合わせＳＯＩ基板の製造方法の貼り合わせウェーハの作製工程を示すフローシートである。
【図３】この発明の第１の実施例に係る貼り合わせＳＯＩ基板に形成した半導体装置を示す断面図である。
【図４】この発明の第２の実施例に係る貼り合わせＳＯＩ基板の製造方法における活性層用ウェーハの処理工程を示すフローシートである。
【図５】この発明の第２の実施例に係る貼り合わせＳＯＩ基板の製造方法における支持基板用ウェーハの準備工程を示すフローシートである。
【図６】この発明の第２の実施例に係る貼り合わせＳＯＩ基板の製造方法における貼り合わせウェーハの処理工程を示すフローシートである。
【図７】この発明の第３の実施例に係る貼り合わせＳＯＩ基板の製造方法における活性層用ウェーハの処理工程を示すフローシートである。
【図８】この発明の第３の実施例に係る貼り合わせＳＯＩ基板の製造方法における支持基板用ウェーハの準備工程を示すフローシートである。
【図９】この発明の第３の実施例に係る貼り合わせＳＯＩ基板の製造方法における貼り合わせウェーハの処理工程を示すフローシートである。
【符号の説明】
１０Ａ ＳＯＩ層、
１０ｄ，１０ｅ 凹部、
１０ｆ，２０ｃ シリコン酸化膜（絶縁層）、
２０ 支持基板用ウェーハ、
２０ａ，２０ｂ 凹部、
３０ａ 埋め込み酸化膜、
ａ，ｂ，ｃ，ｄ 空間（絶縁層）。
【発明の属する技術分野】
この発明は貼り合わせＳＯＩ基板の製造方法およびこの基板を用いた半導体装置、詳しくは活性層用ウェーハと支持基板用ウェーハとを絶縁層を介して貼り合わせた後、活性層用ウェーハを減厚しＳＯＩ層とする技術に関する。
【０００２】
【従来の技術】
シリコン基板上に構成されるＬＳＩの高集積化、多機能化の要請がきびしくなるにつれ、各素子間の分離が重要な課題となっている。従前のＬＳＩは、厚さ５００〜８００μｍのシリコンウェーハにあって、その表層（表面から十数μｍの部分）に電子回路素子が集積されている。
このような素子間の分離の問題を解決するため、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板が知られている。ＳＯＩ基板では、デバイスが形成されるＳＯＩ層と、これを支持する支持基板用ウェーハとの間に、厚さ数μｍの埋め込みシリコン酸化膜が介在されている。
このＳＯＩ基板にあっては、３次元構造による多機能化を含むデバイスの高集積化が容易となり、ソフトエラーの低減および高信頼性化が図れて、消費電力も抑えることができる。
【０００３】
従来、ＳＯＩ基板の一種として、例えば特開２００１−１４４２７６号公報に記載された「半導体基板」が知られている。この半導体基板は、１枚のシリコン基板の表面に複数のトレンチ（溝）を２次元的に配列した後、これを熱処理することで、基板の表層にてシリコン原子のマイグレーションを発生させ、各トレンチの開口部の内壁を連結してデバイス形成領域（ＳＯＩ層）とするとともに、各トレンチの奥部を連通させて平板状の空洞（絶縁層）を形成している。
【０００４】
【発明が解決しようとする課題】
しかしながら、従来の半導体基板およびその製造方法によれば、その製造時に、半導体基板の表面に形成するトレンチ寸法の管理や、シリコン原子のマイグレーションにより平板状の空洞を形成するための熱処理条件等の管理が難しかった。その結果、設計した通りにＳＯＩ構造を作製することは困難であった。
【０００５】
そこで、発明者は、鋭意研究の結果、貼り合わせＳＯＩ基板に着目した。すなわち、貼り合わせＳＯＩ基板の製造時において、活性層用ウェーハの表面およびまたは支持基板用ウェーハの表面に凹部を形成し、両表面を貼り合わせ面として活性層用ウェーハと支持基板用ウェーハとを貼り合わせれば、内部に略設計された通りの空洞を有する貼り合わせＳＯＩ基板を製造することができることを知見し、この発明を完成させた。
【０００６】
【発明の目的】
この発明は、寸法精度が高い空洞を絶縁層として埋め込むことができる貼り合わせＳＯＩ基板の製造方法を提供することを、その目的としている。
また、この発明は、同一チップ上にＭＯＳ素子とバイポーラ素子とを混在させることが容易な貼り合わせＳＯＩ基板の製造方法を提供することを、その目的としている。
【０００７】
【課題を解決するための手段】
請求項１に記載の発明は、活性層用ウェーハの表面およびまたは支持基板用ウェーハの表面に凹部を形成する凹部形成工程と、この凹部を形成した表面に酸化膜を形成する酸化膜形成工程と、この酸化膜形成工程後、この凹部を形成した表面を貼り合わせ面として活性層用ウェーハと支持基板用ウェーハとを貼り合わせることにより空洞を形成する貼り合わせ工程と、この貼り合わせウェーハのうち、上記活性層用ウェーハを減厚してＳＯＩ層を形成する減厚工程とを備えた貼り合わせＳＯＩ基板の製造方法であって、上記貼り合わせ工程は、真空雰囲気中または減圧条件下で行われる貼り合わせＳＯＩ基板の製造方法である。
ＳＯＩ層用ウェーハ、支持基板用ウェーハとしては各種のウェーハ、例えば単結晶シリコンウェーハ、ガリウム・ヒ素ウェーハなどを採用することができる。
ＳＯＩ層に形成されるデバイスの種類は限定されない。例えば、ＭＯＳ型素子、バイポーラ素子、また、各種ダイオード、各種トランジスタ等、さらにメモリ、プロセッサ、さらにまた、各種ディジタル回路、各種アナログ回路などである。
ＳＯＩ層の厚さは限定されない。例えば厚膜のＳＯＩ層では２０〜５０μｍである。また、薄膜のＳＯＩ層では０．０１〜２０μｍである。
【０００８】
空洞は、ＳＯＩ層の平面内の略全域に形成してもよい。または、この平面内に部分的に形成してもよい。その空洞の形状は、例えば平面視して円形、楕円形、三角形または四角形以上の多角形でもよい。
空洞の高さ（基板厚さ方向の長さ）は０．０１〜５０μｍ、好ましくは０．０１〜５μｍである。
【０００９】
上記絶縁膜はＳＯＩ層の貼り合わせ面に形成してもよいし、支持基板用ウェーハの貼り合わせ面に形成してもよい。さらには、ＳＯＩ層と支持基板用ウェーハとの両方の貼り合わせ面に形成してもよい。絶縁膜が形成されるのは、ＳＯＩ層およびまたは支持基板用ウェーハの貼り合わせ面だけに限定されない。例えば、ＳＯＩ層およびまたは支持基板用ウェーハの全面に形成してもよい。
【００１１】
凹部が形成されるのは、活性層用ウェーハの表面でもよい。また、支持基板用ウェーハの表面でもよい。さらには、活性層用ウェーハの表面と支持基板用ウェーハの表面との両方でもよい。
凹部形成には、各種の手法、例えばフォトリソグラフィなどを用いる。凹部の深さ、広さ、形状も任意に設定することができる。例えば、凹部が形成されるウェーハの表面上に、凹部と同形状のパターン孔を有するパターニングマスクを配置し、このパターン孔を介して、所定のエッチング法により、ウェーハ表面に凹部をエッチングすることができる。エッチング法は限定されない。例えばフッ酸と硝酸とを混合した混酸を使用した酸性エッチング、ＮａＯＨまたはＫＯＨなどを使用したアルカリエッチングを採用することができる。それ以外にも、各種のドライエッチングを採用することができる。
また、この凹部は、エッチング以外の方法でも形成することが可能である。すなわち、例えば各種の薄膜形成法により、凹部以外のウェーハ表面の部分を隆起させ、相対的に凹部を形成する方法である。具体的には、フォトリソグラフィにより、凹部が形成されるウェーハの表面上に、この凹部の形成領域を除く部分のパターン孔を有するマスクを形成する。その後、このパターン孔を介して、所定の薄膜形成法によりウェーハ表面に所定の薄膜を形成する。次に、マスクを除去することで、ウェーハ表面上に設定寸法の凹部を形成する方法である。
薄膜形成法としては、例えばスパッタリング法、真空蒸着法、ＣＶＤ法、エピタキシャル成長法などがある。
【００１２】
活性層用ウェーハと支持基板用ウェーハとの貼り合わせは、例えば常温により両ウェーハを重ね合わせた後、貼り合わせ熱処理することで行われる。この貼り合わせ熱処理の加熱温度は８００℃以上、例えば１１００℃である。貼り合わせ熱処理の時間は、例えば２時間である。使用する熱酸化炉内の雰囲気ガスには酸素などが用いられる。
【００１３】
活性層用ウェーハの減厚方法としては、例えば熱酸化された表面側から活性層用ウェーハの中に水素イオンなどの軽元素を注入し、その後、活性層用ウェーハと支持基板用ウェーハとを貼り合わせて熱処理を施す。このとき、水素イオンを注入した部分から活性層用ウェーハの不要部分を剥離するスマートカット法を採用することができる。
これら以外にも、例えば表面研削、表面研磨による減厚法を採用することができる。また、その他の減厚法としてエッチストップ法なども採用することができる。
すなわち、貼り合わせウェーハの活性層用ウェーハ側を表面研削し、その後、この表面研削面を表面研磨してＳＯＩ層とする方法である。活性層用ウェーハを表面研削する際には、例えば表面研削砥石による研削が行われる。表面研磨としては、例えば研磨装置の研磨ヘッドに表面研削された貼り合わせウェーハを装着し、研磨液中に遊離砥粒を含む研磨剤（スラリー）を供給しながら、活性層用ウェーハの研削面を研磨定盤上に貼着された研磨布に押し付けて研磨する。表面研磨だけで活性層用ウェーハを減厚してもよい。この場合には研磨条件の調整が必要である。
研磨装置としては、枚葉式の研磨でも、バッチ式の研磨装置でもよい。さらに、ワックスタイプの片面研磨装置でも、ワックスレスタイプの装置でもよい。
研磨布としては、例えばポリエステルフェルトにポリウレタンを含浸させた多孔性の不織布タイプ、発泡したウレタンのブロックをスライスした発泡性ウレタンタイプ、そのほかポリエステルフェルトにポリウレタンが含浸された基材の表面に発泡ポリウレタンを積層し、このポリプレタンの表層部分を除去して発泡層に開口部を形成したスエードタイブなどを採用することができる。
【００１７】
上記貼り合わせ工程は、真空雰囲気中または減圧条件下で行われる。
例えば、１０ｔｏｒｒ、室温下で行う。貼り合わせは公知の治具を使用する。
【００２０】
請求項２に記載の発明は、平面内において異なる高さの複数の空洞を有することによって厚さが異なるＳＯＩ層が形成された貼り合わせＳＯＩ基板で、そのＳＯＩ層で最も薄い部分にＣＭＯＳロジックによる機能ブロックが、その他の領域にメモリ機能ブロックおよびまたはアナログ機能ブロックが形成された半導体装置である。
【００２１】
請求項３に記載の発明は、上記ＳＯＩ層で最も薄い部分に、ＣＭＯＳロジックの基本単位ブロックが形成された請求項２に記載の半導体装置である。
【００２２】
請求項４に記載の発明は、上記ＳＯＩ層で最も薄い部分に、単位トランジスタが形成された請求項３に記載の半導体装置である。
【００２３】
請求項５に記載の発明は、上記ＳＯＩ層で最も薄い部分に、単位トランジスタのチャネルが形成された請求項４に記載の半導体装置である。
【００２５】
請求項１に記載の貼り合わせＳＯＩ基板の製造方法にあっては、活性層用ウェーハの表面およびまたは支持基板用ウェーハの貼り合わせ面にまず凹部を形成し、その後、これらを貼り合わせる。これにより、寸法精度が高い空洞を絶縁層として埋め込み、形成することができる。空洞を基板平面内の複数位置に同時的に形成することができ、しかもこれら空洞によるＳＯＩ層の厚さを任意に設定することが容易である。よって、例えば同一チップ上にＭＯＳ型素子とバイポーラ素子とを混載した半導体装置を容易に作製することができる。
【００２６】
請求項２〜請求項５に記載の半導体装置にあっては、ＳＯＩ層の厚さが最も薄い部分にＣＭＯＳロジックの機能ブロックを、その他の領域にメモリ機能ブロックまたはアナログ機能ブロックを形成したため、それらの素子の機能を効率良く発揮することができる。また、この薄い部分にＣＭＯＳロジックの基本単位ブロックを配設する場合、さらに、この部分に単位トランジスタを、特に単位トランジスタのチャネルを形成する場合、各素子の特性を最大限に有効に機能させた混載型の半導体装置を得ることができる。
【００２７】
【発明の実施の形態】
以下、この発明の実施例を図面を参照して説明する。
図１〜図３を参照して、この発明の第１の実施例に係る貼り合わせＳＯＩ基板およびその製造方法を説明する。
この実施例に係る貼り合わせＳＯＩ基板の特徴は、活性層１０Ａと支持基板用ウェーハ２０との貼り合わせ界面より活性層用ウェーハ１０側に、高さが低い空洞ｃと、これより高い空洞ｄが、それぞれ所定個数ずつ存在している点である。この高さが異なる結果、この部分ではＳＯＩ層（活性層）１０Ａの厚さも異なっている。図３中、空洞ｄの上方には厚さｔ１のＳＯＩ層１０Ａが、空洞ｃの上方には厚さｔ２のＳＯＩ層１０Ａが、それぞれ形成されている。ただし、ｔ１＜ｔ２である。
そして、この薄いシリコン層部分にはＣＭＯＳ１００が、厚いシリコン層部分にはバイポーラトランジスタ１１０がそれぞれ形成されることとなる。
【００２８】
以下、この貼り合わせＳＯＩ基板の製造方法を説明する。
まず、公知方法で作製した活性層用シリコンウェーハ１０の裏面に（鏡面の表面から所定深さ位置に）所定条件で水素イオンをイオン注入する（図１（ａ））。１０ａは水素イオン注入領域を示す。
次いで、この活性層用シリコンウェーハ１０の表面に、反応性イオンエッチング装置を用いて、開口面積１ｍｍ2×深さ０．５μｍの凹部１０ｄ…と、開口面積１ｍｍ2×深さ１．０μｍの凹部１０ｅ…とをイオンエッチングにより形成する（図１（ｂ））。深さを異ならせるためには、例えばエッチングでのマスクを複数種類用意して複数段階に分けてエッチングを行う。
その後、酸素ガス雰囲気での９００℃の熱酸化処理により、活性層用ウェーハ１０の凹部１０ｄ，１０ｅを含む露出面の全域に、シリコン酸化膜１０ｆを形成する（図１（ｃ））。
続いて、活性層用シリコンウェーハ１０の表面（凹部を有する面）と、あらかじめ準備された支持基板用ウェーハ２０（同一プロセスで作製したシリコンウェーハ）の鏡面とを貼り合わせ面（重ね合わせ面）とし、例えば真空装置内で公知の治具を用いて両ウェーハ１０，２０を貼り合わせる（図２（ａ））。このとき、活性層用ウェーハ１０と支持基板用ウェーハ２０との間には、開口面積１ｍｍ2×高さ０．５μｍの所定個数の空洞ｃと、開口面積１ｍｍ2×高さ１．０μｍの所定個数の空洞ｄと、シリコン酸化膜１０ｆの貼り合わせ面側である埋め込み酸化膜３０ａとからなる絶縁層が埋設されることとなる。
その後、貼り合わせウェーハ３０に対して５００℃、１時間の低温熱処理を施し、この活性層用ウェーハ１０内に水素バブル領域１０ａを形成する。
引き続いて、この貼り合わせウェーハ３０に対して所定の貼り合わせ熱処理（１１００℃、２時間）も行う。この結果、水素バルブ領域１０ａから、活性層用ウェーハ１０の不要部分が剥離される（図２（ｂ））。また、この貼り合わせ熱処理により、その貼り合わせ強度が高められる。
そして、この活性層用ウェーハ１０の剥離面を、ＣＭＰ処理または水素ベーク処理することにより、貼り合わせＳＯＩ基板が作製される（図２（ｃ））。研磨により活性層ウェーハ表面が鏡面化される。なお、３０ａは埋め込み酸化膜として機能する。
【００２９】
図３にはこのようにして作製した貼り合わせＳＯＩ基板を示す。このＳＯＩ基板にあっては高さの異なる空洞ｃ，ｄが貼り合わせ面に形成される結果、これら空洞ｃ，ｄの直上のＳＯＩ層１０Ａの厚さはそれぞれ異なる。高い空洞ｄには薄い（厚さｔ１）ＳＯＩ層１０Ａが、低い空洞ｃの直上には厚い（厚さｔ２）ＳＯＩ層１０Ａがそれぞれ形成されることとなる。
そして、このＳＯＩ基板を用いて半導体装置を作製する場合、ＳＯＩ層１０Ａのうち、高さが高い空洞ｄの上の対応領域には、上述のように、ＣＭＯＳロジックを形成する。ＣＭＯＳロジックの形成領域は、できるだけ寄生容量が小さくなる薄膜の方が好ましいからである。また、ＳＯＩ層１０Ａのうち、低い空洞ｃとの対応領域（厚さの厚い領域）には、メモリまたは各種のアナログ回路（バイポーラ素子）を形成する。
その他、ＳＯＩ層１０Ａの空洞ｄとの対応領域には、例えばＣＭＯＳロジックの基本回路、ＣＭＯＳロジックを除く別の単位トランジスタ、単位トランジスタのチャネル、各種の完全空乏型ＳＯＩデバイスなどを形成してもよい。
このように、異なる高さの複数の空洞ｃ，ｄを形成したので、同一チップ上に異なる構造の素子を混載することができる。
【００３０】
次に、図４〜図６にはこの発明の第２の実施例をしめす。この貼り合わせＳＯＩ基板の製造方法の特徴は、図４に示すように、水素イオン注入の前工程で、まず、活性層用シリコンウェーハ１０の表面（鏡面）にシリコンゲルマニウム薄膜１０ｂをエピタキシャル成長させ、次いで、このシリコンゲルマニウム薄膜１０ｂの表面にシリコン薄膜１０ｃを、連続してエピタキシャル成長させることにある。
なお、この活性層用シリコンウェーハ１０は、ＣＺ法により引き上げられ、スライス、面取り、ラップ、エッチング、鏡面研磨が施されたものを用いる。
引き続いて、このシリコンゲルマニウム（ＳｉＧｅ）薄膜１０ｂと活性層用ウェーハ１０との境界部分あるいはＳｉＧｅ膜内に、もしくはＳｉＧｅ膜直下のシリコン基板内に水素イオン濃度がピークとなるように水素イオンを注入する。１０ａは水素イオン注入部分を示している。このようにして、貼り合わせ用の活性層用ウェーハ１０が作製される。
【００３１】
一方、支持基板用シリコンウェーハ２０については、図５に示すように、フォトリソグラフィなどにより、その貼り合わせ面（鏡面）に所定の凹部２０ａ，２０ｂが形成される。これらの凹部２０ａ，２０ｂの深さは異ならせている。これは例えばフォトマスクを用いたエッチングの条件を凹部２０ａ，２０ｂにより異ならせることで行う。
そして、凹部形成後、熱酸化によりこの支持基板用ウェーハ２０の外面は酸化膜２０ｃにより被覆される。なお、この支持基板用ウェーハ２０は上記活性層用シリコンウェーハ１０と同一の過程を経て形成されている。
【００３２】
そして、図６に示すように、これらの活性層用ウェーハ１０および支持基板用ウェーハ２０を貼り合わせることにより、貼り合わせウェーハ３０を作製する。
すなわち、所定の真空条件（例えば真空チャンバ内で）下、活性層用ウェーハ１０のシリコン薄膜１０ｃの表面と支持基板用ウェーハ２０の表面（凹部形成面）とを重ね合わせることにより、これらを貼り合わせる。
そして、この貼り合わせウェーハ３０は、熱酸化炉に挿入されて所定の熱処理が施される。すなわち、酸素ガス雰囲気、５００℃、１時間の条件で、注入された水素イオンによる水素バブルを形成する。続いて、１１００℃、２時間の貼り合わせ熱処理を行う。この結果、貼り合わせ強度が高められる。この熱処理により、貼り合わせウェーハ３０においては水素バルブ形成領域から表面側の活性層用ウェーハ１０の部分が、剥離される。
このようにして貼り合わせ面にシリコン酸化膜（埋め込み酸化膜）３０ａが介在された貼り合わせウェーハ３０が形成される。そして、この場合、シリコン酸化膜３０ａの一部に空洞ａ，ｂを含むこととなる。
剥離後、シリコンゲルマニウム薄膜１０ｂをエッチストップ法を用いたエッチングにより除去し、シリコン薄膜１０ｃを露呈させる。ここでは、シリコンゲルマニウムに対するエッチングレートがシリコンに対するそれより大きいエッチャントが使用される。また、このエッチング面は化学的機械的研磨により鏡面化される。その結果、所定厚さのシリコン薄膜１０ｃからなるＳＯＩ層１０Ａを有する貼り合わせＳＯＩ基板が作製される。
そして、このＳＯＩ層１０Ａの各空洞の直上部分に所定の素子が形成されることとなる。
【００３３】
このように、活性層用ウェーハ１０の表面にシリコンゲルマニウム薄膜１０ｂとシリコン薄膜１０ｃとを、順次、エピタキシャル成長させ、最終的にシリコン薄膜１０ｃを活性層１０Ａとする貼り合わせＳＯＩ基板の製造方法を採用したので、剥離面はシリコンゲルマニウム膜内もしくはシリコンゲルマニウム直下のシリコン基板であり、その後エッチングにより不要層を除去しているので、最終的なＳＯＩ層表面のラフネスは低減できる。
【００３４】
また、図７〜図９には、この発明の第３の実施例を示している。まず、ＣＺ法により引き上げられた単結晶シリコンインゴットを、スライス、面取り、ラッピング、エッチング、研磨することで、厚さ７２５μｍ、直径２００ｍｍ、初期酸素濃度１４．０×１０17ａｔｏｍｓ／ｃｃの、表面が鏡面に仕上げられた活性層用ウェーハ１０を用意する（図７）。次に、この活性層用ウェーハ１０の内部に、中電流イオン注入装置を使用して、１００ｋｅＶの加速電圧により、そのウェーハ表面側から注入深さが約２μｍとなるように水素イオンを５．０×１０16ａｔｍｓ／ｃｍ2で注入する。これにより、活性層用ウェーハ１０の表層の所定深さ位置に水素イオン注入層１０ａが平面的に離間・延在して形成される。
【００３５】
一方では、この活性層用ウェーハ１０と同じ製法により、同じ厚さ、口径の鏡面仕上げされた支持基板用ウェーハ２０を用意する（図８）。次いで、この支持基板用ウェーハ２０には、スピンコート法により、その表面の全体にレジスト膜を１μｍだけ塗布する。その後、フォトリソグラフィ技術により、このレジスト膜の所定の部分に、開口面積１ｍｍ2のパターン孔を所定数だけ形成する。そして、これらのパターン孔を介して、支持基板用ウェーハ２０の表面の一部に、開口面積１ｍｍ2×深さ０．５μｍの複数の凹部２０ａ…と、開口面積１ｍｍ2×深さ１．０μｍの複数の凹部２０ｂ…とをイオンエッチングにより形成する。
【００３６】
その後、この支持基板用ウェーハ２０を熱酸化炉に挿入し、炉内に所定量の酸素ガスを流し込みながら９００℃で熱酸化処理する。これにより、凹部２０ａ，２０ｂの内壁全域を含む支持基板用ウェーハ２０の露出面の全体に、厚さ０．４μｍの絶縁性のシリコン酸化膜２０ｃが形成される。
【００３７】
それから、活性層用ウェーハ１０の水素イオン注入層１０ａ側の面と、支持基板用ウェーハ２０の凹部２０ａ，２０ｂの形成側の面とをそれぞれ貼り合わせ面として、室温下、真空装置内で、活性層用ウェーハ１０と支持基板用ウェーハ２０とを重ね合わせ、貼り合わせウェーハ３０を形成する（図９）。このとき、真空装置内は１０Ｔｏｒｒ以下である。真空装置内で貼り合わせることにより、支持基板用ウェーハ１０の鏡面仕上げされた表面と、支持基板用ウェーハ２０の凹部２０ａ，２０ｂ側の鏡面とを、貼り合わせ不良部分を発生させることなく、貼り合わせることができる。
【００３８】
貼り合わせ後には、貼り合わせ界面の一部分（特定位置）に、開口面積１ｍｍ2×深さ０．５μｍの所定個数の空洞ａ…と、開口面積１ｍｍ2×深さ１．０μｍの所定個数の空洞ｂ…とがそれぞれ形成される。このとき、活性層用ウェーハ１０と支持基板用ウェーハ２０との間に介在されたシリコン酸化膜２０ｃの部分が埋め込みシリコン酸化膜３０ａとなる。この埋め込みシリコン酸化膜３０ａの厚さは、０．４μｍである。
このように、この実施例では貼り合わせ法を採用して空洞ａ，ｂを有する貼り合わせＳＯＩ基板を製造するように構成したので、従来のシリコン原子のマイグレーションを利用した場合に比べて、高い寸法精度の空洞ａ，ｂを形成することができる。
【００３９】
その後、この貼り合わせウェーハ３０を貼り合わせ熱処理用の熱酸化炉に挿入し、酸素ガスの雰囲気下で、５００℃、１時間のバブル形成用の熱処理を行う。これにより、活性層用ウェーハ１０に注入された水素イオンが反応し、多数の水素バブルが密集した領域が形成される。
引き続き、１１００℃、２時間で貼り合わせ熱処理を行う。これにより、活性層用ウェーハ１０と支持基板用ウェーハ２０との貼り合わせ強度が増強される。この熱処理時、水素バブル形成領域から活性層用ウェーハ１０の不要な部分が剥離して、活性層用ウェーハ１０が減厚される。その結果、支持基板用ウェーハ２０上に、空洞ａ，ｂおよび埋め込み酸化膜３０ａから構成される絶縁層を介して、所定厚さの活性層１０Ａが形成される。その後、熱処理により活性層１０Ａおよび支持基板用ウェーハ２０の露出面に形成されたシリコン酸化膜を、ＨＦ洗浄して除去する。
【００４０】
それから、この活性層１０Ａの剥離面を平滑化するため、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｉｎｇ）処理を行う。これにより、活性層１０Ａの剥離面が鏡面仕上げされる。また、このＣＭＰに代えて、活性層１０Ａの剥離面を水素ベーク処理してもよい。こうして、貼り合わせＳＯＩ基板が作製される。
【００４１】
請求項１の貼り合わせＳＯＩ基板の製造方法によれば、活性層用ウェーハの表面およびまたは支持基板用ウェーハの表面に凹部を形成し、その後、この凹部を形成した表面を貼り合わせ面として活性層用ウェーハと支持基板用ウェーハとを貼り合わせるので、寸法精度が高い空洞からなる絶縁層を基板内に形成することができる。
請求項２〜５に記載の発明によれば、異なる構造の素子を混載することができる。この場合、その素子の機能を効果的に発揮することができる。また、その素子の各部分について最適な機能を発揮可能とすることができる。さらに、例えばＭＯＳ型素子およびバイポーラ型素子のそれぞれの機能を充分に発揮できるように構成することができる。
【図面の簡単な説明】
【図１】この発明の第１の実施例に係る貼り合わせＳＯＩ基板の製造方法の活性層用ウェーハの処理工程を示すフローシートである。
【図２】この発明の第１の実施例に係る貼り合わせＳＯＩ基板の製造方法の貼り合わせウェーハの作製工程を示すフローシートである。
【図３】この発明の第１の実施例に係る貼り合わせＳＯＩ基板に形成した半導体装置を示す断面図である。
【図４】この発明の第２の実施例に係る貼り合わせＳＯＩ基板の製造方法における活性層用ウェーハの処理工程を示すフローシートである。
【図５】この発明の第２の実施例に係る貼り合わせＳＯＩ基板の製造方法における支持基板用ウェーハの準備工程を示すフローシートである。
【図６】この発明の第２の実施例に係る貼り合わせＳＯＩ基板の製造方法における貼り合わせウェーハの処理工程を示すフローシートである。
【図７】この発明の第３の実施例に係る貼り合わせＳＯＩ基板の製造方法における活性層用ウェーハの処理工程を示すフローシートである。
【図８】この発明の第３の実施例に係る貼り合わせＳＯＩ基板の製造方法における支持基板用ウェーハの準備工程を示すフローシートである。
【図９】この発明の第３の実施例に係る貼り合わせＳＯＩ基板の製造方法における貼り合わせウェーハの処理工程を示すフローシートである。
【符号の説明】
１０Ａ ＳＯＩ層、
１０ｄ，１０ｅ 凹部、
１０ｆ，２０ｃ シリコン酸化膜（絶縁層）、
２０ 支持基板用ウェーハ、
２０ａ，２０ｂ 凹部、
３０ａ 埋め込み酸化膜、
ａ，ｂ，ｃ，ｄ 空間（絶縁層）。
Claims (5)
- 活性層用ウェーハの表面およびまたは支持基板用ウェーハの表面に凹部を形成する凹部形成工程と、
この凹部を形成した表面に酸化膜を形成する酸化膜形成工程と、
この酸化膜形成工程後、この凹部を形成した表面を貼り合わせ面として活性層用ウェーハと支持基板用ウェーハとを貼り合わせることにより空洞を形成する貼り合わせ工程と、
この貼り合わせウェーハのうち、上記活性層用ウェーハを減厚してＳＯＩ層を形成する減厚工程とを備えた貼り合わせＳＯＩ基板の製造方法であって、
上記貼り合わせ工程は、真空雰囲気中または減圧条件下で行われる貼り合わせＳＯＩ基板の製造方法。 - 平面内において異なる高さの複数の空洞を有することによって厚さが異なるＳＯＩ層が形成された貼り合わせＳＯＩ基板で、そのＳＯＩ層で最も薄い部分にＣＭＯＳロジックによる機能ブロックが、その他の領域にメモリ機能ブロックおよびまたはアナログ機能ブロックが形成された半導体装置。
- 上記ＳＯＩ層で最も薄い部分に、ＣＭＯＳロジックの基本単位ブロックが形成された請求項２に記載の半導体装置。
- 上記ＳＯＩ層で最も薄い部分に、単位トランジスタが形成された請求項３に記載の半導体装置。
- 上記ＳＯＩ層で最も薄い部分に、単位トランジスタのチャネルが形成された請求項４に記載の半導体装置。
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