KR20050053525A - 접합 ｓｏｉ 기판, 그 제조 방법 및 반도체 장치 - Google Patents

접합 ｓｏｉ 기판, 그 제조 방법 및 반도체 장치 Download PDF

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Abstract

활성층용 웨이퍼의 표면 또는 지지 기판용 웨이퍼의 접합면에 깊이가 다른 복수의 오목부를 형성한다. 이들을 절연막을 통해 접합한다. 이것에 의해, 치수 정밀도가 높은 공동을 매립하는 것이 가능하다. 기판 평면내의 복수 위치에 동시적으로 복수의 공동을 형성하여, SOI 층의 두께를 임의로 설정할 수 있다. 따라서, 동일 칩상에 M0S형 소자와 바이폴러 소자를 혼재한 반도체 장치를 용이하게 제작할 수 있다.

Description

접합 ＳＯＩ 기판, 그 제조 방법 및 반도체 장치{PASTED SOI SUBSTRATE, PROCESS FOR PRODUCING THE SAME AND SEMICONDUCTOR DEVICE}
본 발명은 접합 SOI 기판, 그 제조 방법 및 이 기판을 사용한 반도체 장치, 상세하게는 활성층용 웨이퍼와 지지 기판용 웨이퍼를 절연층을 통해 접합한 후, 활성층용 웨이퍼의 두께를 감소시키고 SOI 층으로 하는 기술에 관한 것이다.
실리콘 기판상에 구성되는 LSI의 고집적화, 다기능화의 요청이 엄격해 짐에 따라, 각 소자간의 분리가 중요한 과제가 되고 있다. 종전의 LSI는, 두께가 500 내지 800㎛인 실리콘 웨이퍼로서, 그 표층(표면으로부터 수십 ㎛의 부분)에 전자 회로 소자가 집적되어 있다.
이러한 소자간의 분리 문제를 해결하기 위해, SOI(Silicon On Insulator) 기판이 공지되어 있다. SOI 기판에는, 디바이스가 형성되는 SOI 층과, 이를 지지하는 지지 기판용 웨이퍼의 사이에, 두께가 수 ㎛의 매립 실리콘 산화막이 개재되어 있다.
이 SOI 기판에서는, 3차원 구조에 의한 다기능화를 포함하는 디바이스(device)의 고집적화가 용이해지고, 소프트 에러(soft error)의 저감 및 고신뢰성화가 도모되며, 소비 전력도 억제할 수 있다.
종래에, SOI 기판의 일종으로서, 예컨대 일본국 특허 공개 제 2001-144276 호 공보에 기재된 「반도체 기판」이 공지되어 있다. 이 반도체 기판은, 1장의 실리콘 기판의 표면에 복수의 트렌치(홈)를 2차원적으로 배열한 후, 이를 열처리함으로써, 기판의 표층에서 실리콘 원자의 마이그레이션(migration)을 발생시켜, 각 트렌치의 개구부의 내벽을 연결해서 디바이스 형성 영역(SOI 층)으로 하는 것과 아울러, 각 트렌치의 안쪽부를 연통시켜서 평판상의 공동(절연층)을 형성하고 있다.
그러나, 종래의 반도체 기판 및 그 제조 방법에 따르면, 그 제조시에, 반도체 기판의 표면에 형성하는 트렌치 치수의 관리나, 실리콘 원자의 마이그레이션에 의해 평판상의 공동을 형성하기 위한 열처리 조건등의 관리가 어려웠다. 그 결과, 설계한 대로 SOI 구조를 제작하는 것은 곤란했다.
그래서, 발명자는, 예의(銳意) 연구의 결과, 접합 SOI 기판에 착안했다. 즉, 접합 SOI 기판의 제조시에, 활성층용 웨이퍼의 표면 및/또는 지지 기판용 웨이퍼의 표면에 오목부를 형성하고, 양 표면을 접합면으로 하여 활성층용 웨이퍼와 지지 기판용 웨이퍼를 접합하면, 내부에 대략 설계된 대로의 공동을 갖는 접합 SOI 기판을 제조하는 것이 가능한 것을 알아 내어, 본 발명을 완성시켰다.
도 1은, 본 발명의 제 1 실시예에 따른 접합 SOI 기판의 제조 방법의 활성층용 웨이퍼의 처리 공정을 나타내는 플로 차트이다.
도 2는, 본 발명의 제 1 실시예에 따른 접합 SOI 기판의 제조 방법의 접합 웨이퍼의 제작 공정을 나타내는 플로 차트이다.
도 3은, 본 발명의 제 1 실시예에 따른 접합 SOI 기판에 형성된 반도체 장치를 나타내는 단면도이다.
도 4는, 본 발명의 제 2 실시예에 따른 접합 SOI 기판의 제조 방법에 있어서의 활성층용 웨이퍼의 처리 공정을 나타내는 플로 차트이다.
도 5는, 본 발명의 제 2 실시예에 따른 접합 SOI 기판의 제조 방법에 있어서의 지지 기판용 웨이퍼의 준비 공정을 나타내는 플로 차트이다.
도 6은, 본 발명의 제 2 실시예에 따른 접합 SOI 기판의 제조 방법에 있어서의 접합 접합 웨이퍼의 처리 공정을 나타내는 플로 차트이다.
도 7은, 본 발명의 제 3 실시예에 따른 접합 SOI 기판의 제조 방법에 있어서의 활성층용 웨이퍼의 처리 공정을 나타내는 플로 차트이다.
도 8은, 본 발명의 제 3 실시예에 따른 접합 SOI 기판의 제조 방법에 있어서의 지지 기판용 웨이퍼의 준비 공정을 나타내는 플로 차트이다.
도 9는, 본 발명의 제 3 실시예에 따른 접합 SOI 기판의 제조 방법에 있어서의 접합 웨이퍼의 처리 공정을 나타내는 플로 차트이다.
본 발명은, 치수 정밀도가 높은 공동을 절연층으로 하여 매립하는 것이 가능한 접합 SOI 기판 및 그 제조 방법을 제공하는 것을 그 목적으로 하고 있다.
또한, 본 발명은, 동일 칩상에 M0S 소자와 바이폴러 소자를 혼재시키는 것이 용이한 접합 SOI 기판 및 그 제조 방법을 제공하는 것을 그 목적으로 하고 있다.
제 1 발명은, 디바이스가 형성되는 SOI 층과, 이 SOI 층을 지지하는 지지 기판용 웨이퍼가, 이들의 사이에 절연층을 개재해서 접합된 접합 SOI 기판에 있어서, 상기 절연층은 공동을 포함하고 있는 접합 SOI 기판이다.
SOI 층용 웨이퍼, 지지 기판용 웨이퍼로서는 각종 웨이퍼, 예컨대 단결정 실리콘 웨이퍼, 갈륨-비소 웨이퍼 등을 채용할 수 있다.
S0I 층에 형성되는 디바이스의 종류는 한정되지 않는다. 예컨대, M0S형 소자, 바이폴러 소자, 또한, 각종 다이오드, 각종 트랜지스터 등, 그리고 메모리, 프로세서, 나아가서는, 각종 디지털 회로, 각종 아날로그 회로 등이다.
SOI 층의 두께는 한정되지 않는다. 예컨대 후막의 SOI 층에서는 20 내지 50㎛이다. 또한, 박막의 SOI 층에서는 0.01 내지 20㎛이다. 공동은, SOI 층의 평면내의 대략 전체 영역에 형성해도 좋다. 또는, 이 평면내에 부분적으로 형성해도 좋다. 그 공동의 형상은, 예컨대 평면에서 보았을 경우 원형, 타원형, 삼각형 또는 4각형이상의 다각형이어도 좋다.
공동의 높이(기판 두께 방향의 길이)는 0.01 내지 50㎛, 바람직하게는 0.01 내지 5㎛이다.
제 1 발명에 관한 접합 SOI 기판에 따르면, 절연층으로서 공동을 갖는 SOI 기판을 용이하게 얻을 수 있다. 따라서, 공동의 형상, 배치 등에서의 자유도가 증가하게 된다. 또한, 소망하는 디바이스, 회로 등의 설계가 용이해진다. 예컨대 M0S형 소자와 바이폴러 소자를 혼재한 반도체 장치를 용이하게 제작하는 것이 가능하다.
제 2 발명은, 제 1 발명에 있어서, 상기 공동이, 상기 접합 S0I 기판의 평면내에서 복수의 위치에 형성되어 있는 접합 SOI 기판이다.
공동은, 소망하는 디바이스, 회로 등에 대응해서 형성할 수 있다.
제 3 발명은, 제 1 발명 또는 제 2 발명에 있어서, 상기 절연층이, 상이한 높이의 복수의 공동을 갖고 있는 접합 SOI 기판이다.
이 절연막은 SOI 층의 접합면에 형성해도 좋고, 지지 기판용 웨이퍼의 접합면에 형성해도 좋다. 또한, SOI 층과 지지 기판용 웨이퍼의 양쪽의 접합면에 형성해도 좋다. 절연막이 형성되는 것은, SOI 층 및/또는 지지 기판용 웨이퍼의 접합면에만 한정되지 않는다. 예컨대, SOI 층 및/또는 지지 기판용 웨이퍼의 전체면에 형성해도 좋다.
제 4 발명은, 제 1 발명에 있어서, 상기 SOI 층은 평면내에서 두께가 상이한 접합 SOI 기판이다.
두께가 상이한 영역에는, 각각 적당한 소자를 형성하는 것이 가능하다.
제 5 발명은, 활성층용 웨이퍼의 표면 및/또는 지지 기판용 웨이퍼의 표면에 오목부를 형성하는 오목부 형성 공정과, 이 오목부를 형성한 표면을 접합면으로 하여 활성층용 웨이퍼와 지지 기판용 웨이퍼를 접합함으로써 공동을 형성하는 접합 공정과, 이 접합 웨이퍼 중, 상기 활성층용 웨이퍼의 두께를 감소시켜 SOI 층을 형성하는 두께 감소 공정을 포함하는 접합 SOI 기판의 제조 방법이다.
오목부가 형성되는 것은, 활성층용 웨이퍼의 표면이어도 좋다. 또한, 지지 기판용 웨이퍼의 표면이어도 좋다. 또는, 활성층용 웨이퍼의 표면과 지지 기판용 웨이퍼의 표면의 양쪽에도 좋다.
오목부 형성에는, 각종의 방법, 예컨대 포토리소그래피 등을 사용한다. 오목부의 깊이, 넓이, 형상도 임의로 설정하는 것이 가능하다. 예컨대, 오목부가 형성되는 웨이퍼의 표면상에, 오목부와 동일한 형상의 패턴 구멍을 갖는 패터닝 마스크를 배치하고, 이 패턴 구멍을 통하여, 소정의 에칭법에 의해, 웨이퍼 표면에 오목부를 에칭하는 것이 가능하다. 에칭법은 한정되지 않는다. 예컨대 불산과 질산을 혼합한 혼합 산을 사용한 산성 에칭, NaOH 또는 KOH 등을 사용한 알칼리 에칭을 채용하는 것이 가능하다. 그 이외에도, 각종의 드라이 에칭을 채용하는 것이 가능하다.
또한, 이 오목부는, 에칭 이외의 방법으로도 형성하는 것이 가능하다. 즉, 예컨대 각종 박막 형성법에 의해, 오목부 이외의 웨이퍼 표면의 부분을 융기시켜, 상대적으로 오목부를 형성하는 방법이다. 구체적으로는, 포토리소그래피에 의해, 오목부가 형성되는 웨이퍼의 표면상에, 이 오목부의 형성 영역을 제외한 부분의 패턴 구멍을 갖는 마스크를 형성한다. 그 후, 이 패턴 구멍을 통하여, 소정의 박막 형성법에 의해 웨이퍼 표면에 소정의 박막을 형성한다. 그 다음, 마스크를 제거함으로써, 웨이퍼 표면상에 설정 치수의 오목부를 형성하는 방법이다.
박막 형성법으로서는, 예컨대 스퍼터링법, 진공증착법, CVD법, 에피택셜 성장법 등이 있다.
활성층용 웨이퍼와 지지 기판용 웨이퍼의 접합은, 예컨대 상온에서 양 웨이퍼를 겹친 후, 접합 열처리함으로써 행해진다. 이 접합 열처리의 가열 온도는 800℃이상, 예컨대 1100℃이다. 접합 열처리의 시간은, 예컨대 2시간이다. 사용하는 열산화 노(爐)내의 분위기 가스에는 산소 등이 사용된다.
활성층용 웨이퍼의 두께 감소 방법으로는, 예컨대 열산화된 표면측으로부터 활성층용 웨이퍼 안에 수소 이온 등의 경원소를 주입하고, 그 후, 활성층용 웨이퍼와 지지 기판용 웨이퍼를 접합시켜 열처리한다. 이 때, 수소 이온을 주입한 부분으로부터 활성층용 웨이퍼의 불필요한 부분을 박리하는 스마트 커트(smart cut)법을 채용하는 것이 가능하다.
그 외에도, 예컨대 표면 연삭, 표면 연마에 의한 두께 감소법을 채용하는 것이 가능하다. 또한, 그 밖의 두께 감소법으로서 에칭 스톱법 등도 채용하는 것이 가능하다.
즉, 접합 웨이퍼의 활성층용 웨이퍼측을 표면 연삭하고, 그 후, 이 표면 연삭면을 표면 연마해서 SOI 층으로 하는 방법이다. 활성층용 웨이퍼의 표면 연삭시에는, 예컨대 표면 연삭 숫돌이 사용된다. 표면 연마로서는, 예컨대 연마 장치에 의한 연마가 채용된다. 즉, 연마 헤드에 표면 연삭된 접합 웨이퍼를 장착하고, 연마 액중에 유리 숫돌 가루를 포함하는 연마제(슬러리)를 공급하면서, 활성층용 웨이퍼의 연삭면을 연마 정반상에 접착된 연마포에 꽉 눌러서 연마한다. 표면 연마만으로 활성층용 웨이퍼의 두께를 감소시켜도 좋다. 이 경우에는, 활성층용 웨이퍼의 연마 조건의 조정이 필요하다.
연마 장치로서는, 매엽(枚葉)식의 연마 장치도 좋고, 뱃지(badge)식의 연마 장치도 좋다. 또한, 왁스 타입의 편면 연마 장치도 좋고, 왁스레스 타입의 연마 장치도 좋다.
연마포로서는, 예컨대 폴리에스테르 펠트(felt)에 폴리우레탄을 함침시킨 다공성의 부직포 타입, 발포한 우레탄의 블록을 슬라이스한 발포성 우레탄 타입, 그 밖에 폴리에스테르 펠트에 폴리우레탄이 함침된 기재의 표면에 발포 폴리우레탄을 적층하고, 이 폴리우레탄의 표층 부분을 제거해서 발포층에 개구부를 형성한 스웨드 타입 등을 채용하는 것이 가능하다.
제 5 발명에 따른 접합 SOI 기판의 제조 방법에 있어서는, 활성층용 웨이퍼의 표면 및/또는 지지 기판용 웨이퍼의 접합면에 우선 오목부를 형성하고, 그 후, 이들을 접합한다. 이것에 의해, 치수 정밀도가 높은 공동을 절연층으로서 매립하여, 형성하는 것이 가능하다. 또한, 공동을 기판 평면내의 복수 위치에 동시적으로 형성하는 것이 가능하고, 게다가 이들의 공동에 의한 SOI 층의 두께를 임의로 설정하는 것이 용이하다. 따라서, 예컨대 동일 칩상에 M0S형 소자와 바이폴러 소자를 혼재한 반도체 장치를 용이하게 제작하는 것이 가능하다.
제 6 발명은, 제 5 발명에 있어서, 상기 오목부 형성 공정에서는, 상기 활성층용 웨이퍼의 표면 및/또는 상기 지지 기판용 웨이퍼의 평면내의 복수의 위치에 오목부를 형성하는 접합 SOI 기판의 제조 방법이다.
소망하는 반도체 장치에 대응해서 설계하는 것이 가능하다.
제 7 발명은, 제 5 또는 제 6 발명에 있어서, 상기 오목부 형성 공정에서는, 상기 활성층용 웨이퍼의 표면 및/또는 지지 기판용 웨이퍼의 표면에, 깊이가 다른 복수의 오목부를 형성하는 접합 SOI 기판의 제조 방법이다.
깊이를 다르게 하기 위해서는, 예컨대 복수회의 포토 마스크에 의한 에칭 등의 방법을 사용하는 것이 가능하다.
제 8 발명은, 제 5 내지 제 7 발명 중 어느 하나에 있어서, 상기 접합 공정에서는, 상기 활성층용 웨이퍼의 접합면 및/또는 지지 기판용 웨이퍼의 접합면에, 절연막이 형성된 접합 SOI 기판의 제조 방법이다.
절연막의 형성은, 예컨대 열산화등으로 행한다.
제 9 발명은, 제 5 발명에 있어서, 상기 접합 공정이, 진공 분위기 중 또는 감압 조건 하에서 행해지는 접합 SOI 기판의 제조 방법이다.
예컨대, 1O 토르(torr)로, 실온 하에서 행한다. 접합하는 것은 공지의 수단을 사용한다.
제 10 발명은, 제 5 발명에 있어서, 상기 두께 감소 공정은, 접합 후에 활성층용 웨이퍼를 연삭, 연마하는 공정을 포함하는 접합 SOI 기판의 제조 방법이다.
제 11 발명은, 제 5 발명에 있어서, 상기 활성층용 웨이퍼의 소정 깊이 위치에 이온 주입을 행하는 공정을 포함하고, 상기 두께 감소 공정은, 상기 접합 후에 열처리를 거쳐서, 이 이온 주입 영역안으로부터 활성층용 웨이퍼의 표면측을 박리하는 공정을 포함하는 접합 SOI 기판의 제조 방법이다.
제 12 발명은, 평면내에 있어서 두께가 다른 SOI 층이 형성된 접합 S0I 기판에서, 그 S0I 층의 가장 얇은 부분에 CM0S 로직에 의한 기능 블록이, 그 밖의 영역에 메모리 기능 블록 및/또는 아날로그 기능 블록이 형성된 반도체 장치이다.
제 12 발명에 따른 반도체 장치에 있어서는, SOI 층의 두께가 가장 얇은 부분에 CM0S 로직의 기능 블록을, 그 밖의 영역에 메모리 기능 블록 또는 아날로그 기능 블록을 형성했기 때문에, 그들 소자의 기능을 효율적으로 충분히 발휘하는 것이 가능하다. 예컨대 SOI 층의 공동 형성 영역에 CM0S를, S0I 층의 공동 비형성 영역에 메모리를 형성하는 것이 가능하다. 또는, 깊은 공동 영역에 CM0S, 얕은 공동영역에 메모리를 형성하는 것이 가능하다.
제 13 발명은, 제 12 발명에 있어서, 상기 SOI 층의 가장 얇은 부분에, CM0S 로직의 기본 단위 블록이 형성된 반도체 장치이다.
이 얇은 부분에 CM0S 로직의 기본 단위 블록을 설치할 경우, 각 소자의 특성을 최대한 유효하게 기능시킨 혼재형의 반도체 장치를 얻는 것이 가능하다.
제 14 발명은, 제 13 발명에 있어서, 상기 SOI 층의 가장 얇은 부분에, 단위 트랜지스터가 형성된 반도체 장치이다.
이 부분에 단위 트랜지스터를 형성하면, 각 소자의 특성을 최대한 유효하게 기능시킨 혼재형의 반도체 장치를 얻는 것이 가능하다.
제 15 발명은, 제 14 발명에 있어서, 상기 SOI 층의 가장 얇은 부분에, 단위 트랜지스터의 채널이 형성된 반도체 장치이다.
이 부분에 단위 트랜지스터의 채널을 형성할 경우, 각 소자의 특성을 최대한 유효하게 기능시킨 혼재형의 반도체 장치를 얻는 것이 가능하다.
이하, 본 발명의 실시예와 도면을 참조하여 설명한다.
도 1 내지 도 3을 참조하여, 본 발명의 제 1 실시예에 따른 접합 SOI 기판 및 그 제조 방법을 설명한다.
이 실시예에 따른 접합 SOI 기판의 특징은, 활성층(10A)과 지지 기판용 웨이퍼(20)의 접합 계면에서 활성층용 웨이퍼(10) 측에, 높이가 낮은 공동(c)과, 이것보다 높은 공동(d)이, 각각 소정의 개수씩 존재하고 있는 점이다. 높이가 다른 결과, 이 부분에서는 SOI 층(활성층)(10A)의 두께도 다르다. 도 3 중, 공동(d)의 상방에는 두께(t1)의 SOI 층(10A)이, 공동(c)의 상방에는 두께(t2)의 SOI 층(10A)이, 각각 형성되어 있다. 단, t1<t2이다.
그리고, 이 얇은 실리콘 층 부분에는 CM0S 트랜지스터(100)가, 두꺼운 실리콘 층 부분에는 바이폴러 트랜지스터(110)가 각각 형성된다.
이하, 이 접합 SOI 기판의 제조 방법을 설명한다.
우선, 공지된 방법으로 제작한 활성층용 실리콘 웨이퍼(10)의 이면에(경면의 표면으로부터 소정 깊이 위치에) 소정 조건으로 수소 이온을 이온 주입한다. 도 1(a)는 이 이온 주입의 상태를 나타낸다. 1Oa는 수소 이온 주입 영역을 나타낸다.
그 다음, 이 활성층용 실리콘 웨이퍼(10)의 표면에, 반응성 이온 에칭 장치를 사용하여, 1mm2의 개구 면적×0.5㎛의 깊이의 오목부(10d...)와, 1mm2의 개구 면적×1. O㎛의 깊이의 오목부(1Oe...)를 이온 에칭에 의해 형성한다. 도 1(b)는 에칭 후의 상태를 나타내고 있다. 깊이를 다르게 하기 위해서는, 예컨대 에칭에서의 마스크를 복수 종류 준비하고, 복수 단계로 나누어서 에칭을 행한다.
그 후, 산소 가스 분위기에서의 900℃의 열산화 처리에 의해, 활성층용 웨이퍼(1O)의 오목부(1Od, 1Oe)를 포함하는 노출면의 전체 영역에, 실리콘 산화막(1Of)을 형성한다. 도 1(c)는 산화막 형성 후의 단면을 나타낸다.
계속해서, 활성층용 실리콘 웨이퍼(10)의 표면(오목부를 갖는 면)과, 미리 준비된 지지 기판용 웨이퍼(20)[활성층용 웨이퍼(10)와 동일 프로세스에서 제작한 실리콘 웨이퍼]의 경면을 접합면(겹친면)으로 하여, 예컨대 진공 장치내에서 공지의 수단을 사용해서 양 웨이퍼(10, 20)를 접합한다. 이 때, 활성층용 웨이퍼(10)와 지지 기판용 웨이퍼(20)의 사이에는, 1mm2의 개구 면적×0.5㎛의 높이의 소정 개수의 공동(c)과, 1mm2의 개구 면적×1.O㎛의 높이의 소정 개수의 공동(d)과, 실리콘 산화막(1Of)의 접합면 측인 매립 산화막(30a)으로 이루어지는 절연층이 매설된다. 도 2(a)는 그 접합 후의 상태를 나타낸다.
그 후, 접합 웨이퍼(30)에 대하여 500℃에서, 1시간의 저온 열처리를 실시하고, 활성층용 웨이퍼(1O)내에 수소 버블(bubble) 영역(1Oa)을 형성한다. 상기 공정으로 주입된 수소 이온이 버블을 형성한다.
계속해서, 그 접합 웨이퍼(30)에 대하여 소정의 접합 열처리(1100℃, 2시간)를 행한다.
이 결과, 수소 버블 영역(1Oa)으로부터, 활성층용 웨이퍼(1O)의 불필요한 부분(표면측 부분)이 박리된다. 도 2(b)는 박리 후에 산화막을 제거한 상태를 나타낸다. 또한, 이의 접합 열처리에 의해, 그 접합 강도가 높아진다.
그 다음에, 활성층용 웨이퍼(10)의 박리면을, CMP 처리(연마) 또는 수소 베이킹 처리함으로써, 접합 SOI 기판이 제작된다. 도 2(c)는, 이 상태를 나타낸다. 연마에 의해 활성층 웨이퍼 표면이 경면화된다. 한편, 30a는 매립된 산화막으로서 기능한다.
도 3에는, 이렇게 제작한 접합 SOI 기판에 소자를 형성한 상태를 나타낸다. 이 SOI 기판에 있어서는 다른 높이의 공동(c, d)이 접합면에 형성된 결과, 이 공동(c, d)의 바로 위의 SOI 층(10A)의 두께는 각각 다르다. 높은 공동(d)에는 얇은(두께 tl) SOI 층(10A)이, 낮은 공동(c)의 바로 위에는 두꺼운(두께 t2) SOI 층(10A)이 각각 형성된다.
그리고, 이 SOI 기판을 사용해서 반도체 장치를 제작할 경우, SOI 층(10A) 중, 높이가 높은 공동(d)상의 대응 영역에는, 상술한 바와 같이, CM0S 로직을 형성한다. CM0S 로직의 형성 영역은, 될 수 있는 한 기생 용량이 작아지는 박막인 것이 바람직하기 때문이다. 또한, SOI 층(10A) 중, 낮은 공동(c)의 대응 영역(두꺼운 두께의 영역)에는, 메모리 또는 각종 아날로그 회로(바이폴러 소자)를 형성한다.
기타, SOI 층(10A)의 공동(d)과의 대응 영역에는, 예컨대 CMOS 로직 기본 회로, CM0S 로직을 제외한 다른 단위 트랜지스터, 단위 트랜지스터의 채널, 각종의 완전 공핍형 SOI 디바이스 등을 형성해도 좋다.
이렇게, 높이가 다른 복수의 공동(c, d)을 형성했으므로, 동일 칩상에 다른 구조의 소자를 혼재하는 것이 가능하다.
다음에, 도 4 내지 도 6에는 본 발명의 제 2 실시예를 나타낸다.
이 실시예에 따른 접합 SOI 기판의 제조 방법의 특징은, 도 4에 나타낸 바와 같이, 수소 이온 주입의 전체 공정에서, 우선, 활성층용 실리콘 웨이퍼(10)의 표면(경면)에 실리콘 게르마늄 박막(1Ob)을 에피택셜 성장시키고, 계속하여, 실리콘 게르마늄 박막(1Ob)의 표면에 실리콘 박막(1Oc)을, 연속해서 에피택셜 성장시키는 것에 있다.
한편, 활성층용 실리콘 웨이퍼(10)는, CZ법(초크랄스키법)에 의해 끌어 올릴 수 있어, 슬라이스, 모따기, 랩(lap), 에칭, 경면 연마가 실시된 실리콘 웨이퍼를 사용한다.
계속해서, 이 실리콘 게르마늄(SiGe) 박막(10b)과 활성층용 웨이퍼(10)의 경계 부분 또는 SiGe 막(10b)내에, 또는 SiGe 막 바로 아래의 실리콘 기판내에 수소 이온 농도가 피크가 되도록 수소 이온을 주입한다. 1Oa는 수소 이온 주입 영역을 나타내고 있다. 이렇게 하여, 접합용의 활성층용 웨이퍼(10)가 제작된다.
한편, 지지 기판용 실리콘 웨이퍼(20)에 대해서는, 도 5에 나타낸 바와 같이, 포토리소그래피 등에 의해, 그 접합면(경면)에 소정의 오목부(20a, 20b)가 형성된다. 이들의 오목부(20a, 20b)의 깊이는 다르게 되어 있다. 이것은, 예컨대 포토 마스크를 사용한 에칭의 조건을 오목부(20a, 20b)에 의해 다르게 함으로써 행한다. 최초의 에칭에서는 오목부(20a)만을 소정 깊이만큼 뚫고, 다음 에칭에서는 오목부(20a, 20b)를 소정 깊이만큼 뚫는다. 즉, 오목부(20a)는 2회의 에칭으로 오목부(20b)보다도 깊고, 예컨대 2배의 깊이로 에칭된다.
그리고, 오목부 형성 후, 열산화에 의해 이 지지 기판용 웨이퍼(20)의 외면은 산화막(20c)에 의해 피복된다. 또한, 지지 기판용 웨이퍼(20)는 상기 활성층용 실리콘 웨이퍼(10)와 동일 과정을 통하여 형성되어 있다.
그리고, 도 6에 나타낸 바와 같이, 이들의 활성층용 웨이퍼(10) 및 지지 기판용 웨이퍼(20)를 접합하는 것에 의해, 접합 웨이퍼(30)를 제작한다.
즉, 소정의 진공 조건하(예컨대 진공 쳄버내에서)에서, 활성층용 웨이퍼(10)의 실리콘 박막(10c)의 표면과 지지 기판용 웨이퍼(20)의 표면(오목부 형성면)을 겹치는 것에 의해, 이들을 접합한다.
그리고, 접합 웨이퍼(30)는, 열산화 노에 삽입하여 소정의 열처리가 실시된다. 즉, 산소 가스 분위기, 500℃, 1시간의 조건으로, 수소 이온 주입 영역(1Oa)에 수소 버블을 형성한다.
계속해서, 1100℃, 2시간의 접합 열처리를 행한다. 이 결과, 접합 강도가 높아진다. 이 열처리에 의해, 접합 웨이퍼(30)에 있어서는 수소 버블 형성 영역[실리콘 게르마늄 박막(10b)과 활성층용 웨이퍼(10)의 경계 부분]으로부터 활성층용 웨이퍼(10)가 박리된다.
이렇게 하여 접합면에 실리콘 산화막(매립 산화막)(30a)이 개재된 접합 웨이퍼(30)가 형성된다. 그리고, 이 경우, 실리콘 산화막(30a)의 일부에[동일면내에서 서로 떨어진 위치에] 공동(a, b)을 포함하는 것이 된다.
박리 후, 실리콘 게르마늄 박막(1Ob)을 에칭 스톱법을 사용한 에칭에 의해 제거하고, 실리콘 박막(1Oc)을 노정(露呈)시킨다. 여기에서는, 실리콘 게르마늄에 대한 에칭 레이트(rate)가 실리콘에 대한 것보다 큰 에칭 레이트가 사용된다. 또한, 이 에칭면은 화학적 기계적 연마에 의해 경면화된다. 그 결과, 소정 두께의 실리콘 박막(10c)으로 이루어지는 SOI 층(10A)을 갖는 접합 SOI 기판이 제작된다.
그리고, 이 SOI 층(10A)의 각 공동(20a, 20b)의 바로 위 부분에 소정의 소자가 형성되는 것이 된다.
이렇게, 활성층용 웨이퍼(10)의 표면에 실리콘 게르마늄 박막(1Ob)과 실리콘 박막(1Oc)을, 순차적으로, 에피택셜 성장시켜, 최종적으로 실리콘 박막(10c)을 활성 층(10A)으로 하는 접합 SOI 기판의 제조 방법을 채용했으므로, 박리면은 실리콘 게르마늄 막(1Ob) 또는 실리콘 게르마늄 박막(10b)의 바로 아래의 활성층용 실리콘 웨이퍼(10)이며, 그 후 에칭에 의해 불필요한 층을 제거하고 있으므로, 최종적인 SOI 층 표면의 조도(roughness)가 저감된다.
또한, 도 7 내지 도 9에는, 본 발명의 제 3 실시예를 나타내고 있다.
우선, CZ법에 의해 끌어 올려진 단결정 실리콘 잉곳(ingot)을, 슬라이스, 모따기, 래핑(lapping), 에칭, 연마하는 것으로, 725㎛의 두께 , 200mm의 지름, 초기 산소 농도 14.0×1017 atoms/cc의 표면이 경면으로 마무리된 활성층용 웨이퍼(10)를 준비한다(도 7).
그 다음, 이 활성층용 웨이퍼(10)의 내부에, 중전류 이온 주입 장치를 사용하여, 1OOkeV의 가속 전압에 의해, 그 웨이퍼 표면 측에서 주입 깊이가 약 2㎛가 되도록 수소 이온을 5.0×1016atms/cm2로 주입한다. 이것에 의해, 활성층용 웨이퍼(1O)의 표층의 소정 깊이 위치에 수소 이온 주입 층(1Oa)이 평면적으로 이간ㆍ연장되어 형성된다.
한편에서는, 이 활성층용 웨이퍼(10)와 같은 제법에 의해, 같은 두께, 구경의 경면마무리된 지지 기판용 웨이퍼(20)를 준비한다(도 8).
그 다음, 이 지지 기판용 웨이퍼(20)에는, 스핀 코팅법에 의해, 그 표면의 전체에 레지스트 막을 1㎛만큼 도포한다.
그 후, 포토리소그래피 기술에 의해, 이 레지스트 막의 소정의 부분에, 개구 면적 1mm2의 패턴 구멍을 소정수만큼 형성한다.
그리고, 이들의 패턴 구멍을 통하여, 지지 기판용 웨이퍼(20)의 표면의 일부에, 1mm2의 개구 면적×0.5㎛의 깊이의 복수의 오목부(20a...)와, 1mm2의 개구 면적×1.0㎛의 깊이의 복수의 오목부(20b...)를 이온 에칭에 의해 형성한다.
그 후, 이 지지 기판용 웨이퍼(20)를 열산화 노에 삽입하고, 노내에 소정량의 산소 가스를 유입하면서 900℃에서 열산화 처리한다. 이것에 의해, 오목부(20a, 20b)의 내벽 전체 영역을 포함하는 지지 기판용 웨이퍼(20)의 노출면의 전체에, 0.4㎛의 두께의 절연성의 실리콘 산화막(20c)이 형성된다.
그것으로부터, 활성층용 웨이퍼(1O)의 수소 이온 주입층(1Oa) 측의 면과, 지지 기판용 웨이퍼(20)의 오목부(20a, 20b)의 형성측의 면을 각각 접합면으로 하여, 실온하, 진공 장치내에서, 활성층용 웨이퍼(10)와 지지 기판용 웨이퍼(20)를 겹치고, 접합 웨이퍼(30)를 형성한다(도 9). 이 때, 진공 장치내는 10 Torr 이하이다. 진공장치내에서 접합에 의해, 지지 기판용 웨이퍼(10)의 경면처리된 표면과, 지지 기판용 웨이퍼(20)의 오목부(20a, 20b) 측의 경면을, 접합하여 불량 부분을 발생시키지 않고, 접합하는 것이 가능하다.
접합 후에는, 접합 계면의 일부분(특정 위치)에, 1mm2의 개구 면적×0.5㎛의 깊이의 소정 개수의 공동(a...)과, 1mm2의 개구 면적×1.O㎛의 깊이의 소정 개수의 공동(b...)이 각각 형성된다. 이 때, 활성층용 웨이퍼(10)와 지지 기판용 웨이퍼(20) 사이에 개재된 실리콘 산화막(20c)의 부분이 매립 실리콘 산화막(30a)이 된다. 이 매립 실리콘 산화막(30a)의 두께는, 0.4㎛이다.
이렇게, 이 실시예에서는 접합법을 채용해서 공동(a, b)을 갖는 접합 SOI 기판을 제조하도록 구성했으므로, 종래의 실리콘 원자의 마이그레이션을 이용한 경우에 비해, 높은 치수 정밀도의 공동(a, b)을 형성하는 것이 가능하다.
그 후, 접합 웨이퍼(30)를 접합 열처리용의 열산화 노에 삽입하고, 산소 가스의 분위기하에서, 500℃, 1시간의 버블 형성용의 열처리를 행한다. 이것에 의해, 활성층용 웨이퍼(10)에 주입된 수소 이온이 반응하여, 다수의 수소 버블이 밀집된 영역이 형성된다.
계속해서, 1100℃, 2시간으로 접합 열처리를 행한다. 이것에 의해, 활성층용 웨이퍼(10)와 지지 기판용 웨이퍼(20)의 접합 강도가 증강된다. 이 열처리시, 수소 버블 형성 영역에서 활성층용 웨이퍼(10)의 불필요한 부분이 박리되고, 활성층용 웨이퍼(10)의 두께가 감소된다. 그 결과, 지지 기판용 웨이퍼(20)상에, 공동(a, b) 및 매립 산화막(30a)으로부터 구성되는 절연층을 개재하여, 소정 두께의 활성층(10A)이 형성된다. 그 후, 열처리에 의해 활성층(10A) 및 지지 기판용 웨이퍼(20)의 노출면에 형성된 실리콘 산화막을, HF 세정해서 제거한다.
그리고 나서, 이 활성층(10A)의 박리면을 평활화하기 위해, CMP(Chemical Mechanical Polising) 처리를 행한다. 이것에 의해, 활성층(10A)의 박리면이 경면처리된다. 또한, 이 CMP에 대신하여, 활성층(l0A)의 박리면을 수소 베이킹 처리해도 좋다. 이렇게 해서, 접합 SOI 기판이 제작된다.
이상 설명한 바와 같이, 본 발명에 관한 접합 SOI 기판 및 접합 SOI 기판의 제조 방법에 따르면, 활성층용 웨이퍼의 표면 및/또는 지지 기판용 웨이퍼의 표면에 오목부를 형성하고, 그 후, 이 오목부를 형성한 표면을 접합면으로 하여 활성층용 웨이퍼와 지지 기판용 웨이퍼를 접합하므로, 치수 정밀도가 높은 공동으로 이루어지는 절연층을 기판내에 형성하는 것이 가능하다.
또한, 두께가 다른 SOI 층을 단일 기판내에 복수개 형성하기 때문에, 동일 기판, 동일 칩상에 다른 소자 구조를 혼재할 수 있다. 예컨대 M0S 영역과, 바이폴러 소자의 영역을 혼재하는 것이 가능하다.
또한, 이 접합 SOI 기판에는, 다른 구조의 소자를 혼재하는 것이 가능하다. 이 경우, 그 소자의 기능을 효과적으로 발휘하는 것이 가능하다. 또한, 그 소자의 각 부분에 대해서 최적인 기능을 발휘할 수 있는 것이 가능하다. 더욱이, 예컨대 M0S 형태 소자 및 바이폴러형 소자의 각 기능을 충분히 발휘할 수 있게 구성하는 것이 가능하다.

Claims (11)

  1. 디바이스가 형성된 SOI 층과, 이 SOI 층을 지지하는 지지 기판용 웨이퍼가, 이들의 사이에 절연층을 개재해서 접합된 접합 SOI 기판에 있어서,
    상기 절연층은, 다른 높이의 복수의 공동을 갖는 것을 특징으로 하는 접합 SOI 기판.
  2. 제 1 항에 있어서,
    상기 SOI 층은 평면내에서 두께가 다른 것을 특징으로 하는 접합 SOI 기판.
  3. 활성층용 웨이퍼의 표면 및/또는 지지 기판용 웨이퍼의 표면에 오목부를 형성하는 오목부 형성 공정과,
    상기 오목부를 형성한 표면을 접합면으로 하여 활성층용 웨이퍼와 지지 기판용 웨이퍼를 접합함으로써 공동을 형성하는 접합 공정과,
    상기 접합 웨이퍼의 내부에서, 상기 활성층용 웨이퍼의 두께를 감소시키고 SOI 층을 형성하는 두께 감소 공정을 포함하며,
    상기 오목부 형성 공정에서는, 상기 활성층용 웨이퍼의 표면 및/또는 지지 기판용 웨이퍼의 표면에, 깊이가 다른 복수의 오목부를 형성하는 것을 특징으로 하는 접합 SOI 기판의 제조 방법.
  4. 제 3 항에 있어서,
    상기 접합 공정에서, 상기 활성층용 웨이퍼의 접합면 및/또는 지지 기판용 웨이퍼의 접합면에는 절연층이 형성된 것을 특징으로 하는 접합 SOI 기판의 제조 방법.
  5. 제 3 항에 있어서,
    상기 접합 공정은, 진공 분위기 중 또는 감압 조건하에서 행해지는 것을 특징으로 하는 접합 SOI 기판의 제조 방법.
  6. 제 3 항에 있어서,
    상기 두께 감소 공정은, 접합 후 활성층용 웨이퍼를 연삭, 연마하는 공정을 포함하는 것을 특징으로 하는 접합 SOI 기판의 제조 방법.
  7. 제 3 항에 있어서,
    상기 활성층용 웨이퍼의 소정 깊이 위치에 이온 주입을 행하는 공정을 포함하고,
    상기 두께 감소 공정은, 상기 접합 후 접합 열처리를 거쳐서, 이 이온 주입 영역안으로부터 활성층용 웨이퍼의 표면측을 박리하는 공정을 포함하는 것을 특징으로 하는 접합 SOI 기판의 제조 방법.
  8. 평면내에 있어서 두께가 다른 SOI 층이 형성된 접합 S0I 기판에서, 그 S0I 층의 가장 얇은 부분에 CM0S 로직에 의한 기능 블록이, 그 밖의 영역에 메모리 기능 블록 및/또는 아날로그 기능 블록이 형성된 것을 특징으로 하는 반도체 장치.
  9. 제 8 항에 있어서,
    상기 SOI 층의 가장 얇은 부분에, CMOS 로직의 기본 단위 블록이 형성된 것을 특징으로 하는 반도체 장치.
  10. 제 9 항에 있어서,
    상기 SOI 층의 가장 얇은 부분에, 단위 트랜지스터가 형성된 것을 특징으로 하는 반도체 장치.
  11. 제 10 항에 있어서,
    상기 SOI 층의 가장 얇은 부분에, 단위 트랜지스터의 채널이 형성된 것을 특징으로 하는 반도체 장치.
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