DE19732237C2 - Verfahren zum Bilden eines mehrschichtigen Wafers und mehrschichtiger Wafer - Google Patents

Verfahren zum Bilden eines mehrschichtigen Wafers und mehrschichtiger Wafer

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    • H01L27/0922—Combination of complementary transistors having a different structure, e.g. stacked CMOS, high-voltage and low-voltage CMOS

Description

Die Erfindung betrifft ein Verfahren zum Bilden eines mehrschichtigen Wafers sowie einen mehrschichtigen Wafer nach dem Oberbegriff des Anspruchs 1 und dem Oberbegriff des Anspruchs 3.
Dank neuerer technischer Fortschritte sind mehrschichtige Wafer mit einer Siliciumschicht auf einer Isolierschicht (SOI = "Silicon-Insulator") zu einer Anwendungsmöglichkeit in Halbleiterprodukten geworden. Tatsächlich werden SOI-Strukturen gegenwärtig vielfach bei der Produktion angewendet, die sich mit Mischsignaltechnologie befaßt, d. h. mit integrierten Schaltungen, die sowohl digitale als auch analoge Signale auf demselben Chip verarbeiten. Schaltungen, die analoge Signale verarbeiten, erfordern im allgemeinen eine dicke Siliciumschicht zur Bildung analoger Bauelemente. Im Gegensatz dazu benötigen digitale Schaltungen zum Aufbau von VLSI-Schaltungskomponenten nur eine relativ dünne Siliciumschicht. Gegenwärtig werden Mischsignalschaltungen unter Verwendung eines Wafers mit einheitlicher Dicke hergestellt. Die Folge ist, daß optimal gebildete, eine dünne Siliciumschicht verwendende Bauteile in einer dickeren, für andere Bauteile erforderlichen Schicht gebildet werden müssen. Die daraus resultierenden Schaltungen haben aufgrund von Übersprecheffekten eine beschränkte Leistungsfähigkeit.
SOI-Strukturen sind ferner als ein Mittel zur Erhöhung der Leistungsfähigkeit von Silicium vorgeschlagen worden. In erster Linie ist die Dicke der Gate-Oxidschicht der begrenzende Faktor bei der Verbesserung der Leistungsfähigkeit. SOI-Strukturen ermöglichen eine verbesserte Leistungsfähigkeit, da Übersprecheffekte durch den Isolator wesentlich reduziert werden. Die Ermöglichung einer erhöhten Leistungsfähigkeit allein kann SOI zu einer wichtigen Technik machen. Es gibt jedoch einige Schaltungen, die mit SOI-Strukturen schwierig zu realisieren sind oder die die Möglichkeiten der SOI-Technologie nicht völlig ausschöpfen. Eine der wichtigsten Beschränkungen liegt darin, daß gegenwärtig alle bekannten SOI-Technologien nur eine einzige Dicke des Oberflächensiliciums bei der Bildung von Schaltungsbauelementen erzeugen.
Aus der EP 0 277 415 A2 ist eine Halbleitervorrichtung bekannt, bei der in einem Isolatormaterial gebildete Einsenkungen, die in das Isolatormaterial geätzt wurden, mit einkristallinem Halbleitermaterial gefüllt sind.
Aufgabe der Erfindung ist es, ein Verfahren zur Bildung eines mehrschichtigen Wafers bzw. einen mehrschichtigen Wafer selbst nach dem Oberbegriff des Anspruchs 1 bzw. Anspruchs 3 zu schaffen, so daß in einfacher Weise die Bildung eines Wafers ermöglicht wird, der auf einer Fläche eine durchgehende, unterschiedliche Dicke besitzende Siliciumschicht aufweist.
Diese Aufgabe wird entsprechend dem kennzeichnenden Teil des Anspruchs 1 bzw. 3 gelöst.
Bei einem solchen Wafer sind mehrere Regionen vorgesehen, die jeweils eine Siliciumschicht und höchstens eine Isolierschicht enthalten, wobei die Gesamtdicke der zu einer Region gehörenden Schichten etwa gleich ist, und die Dicken der Siliciumschichten in den einzelnen Regionen unabhängig voneinander eingestellt sind.
Weitere Ausgestaltungen der Erfindung sind der nachfolgenden Beschreibung und den Unteransprüchen zu entnehmen.
Die Erfindung wird nachstehend anhand der in den beigefügten Abbildungen dargestellten Ausführungsbeispiele näher erläutert.
Fig. 1 zeigt eine Übersicht eines Prozeßablaufs mit den zur Herstellung eines mehrschichtigen Wafers erforderlichen Schritten.
Fig. 2 bis 7 zeigen den nach einem jeweiligen Schritt S1 bis S8 aus Fig. 1 erhaltenen Wafer.
Fig. 8 zeigt eine Mischsignalanwendung des Wafers, bei der sowohl Dünnschicht-Transistoren als auch herkömmliche CMOS auf demselben Wafer gebildet werden.
Fig. 9 zeigt eine Mischsignalanwendung des Wafers, bei der so­ wohl Dünnschicht-Transistoren als auch Bildsensoren auf demselben Wafer gebildet werden.
Fig. 10 zeigt eine Mischsignalanwendung des Wafers, bei der sowohl CMOS als auch Bipolar-Transistoren auf demselben Wafer gebildet werden.
Gemäß Fig. 1 läßt sich ein mehrschichtiger Wafer in einfacher Weise herstellen. Die ersten drei Schritte entsprechen einem bekannten Prozess zur Bildung eines vollständig eingesenkten Oxids. Im Schritt S1 wird eine Nitridmaske auf dem Wafer aufgebracht. Der resultierende Wafer ist in Fig. 2 gezeigt. Im Schritt S2 wird das Silicium geätzt, wobei der resultierende Wafer in Fig. 3 gezeigt ist. Im Schritt S3 wird der Wafer oxidiert, wobei gemäß Fig. 4 die Oberfläche der dicken Siliciumschicht auf etwa der gleichen Höhe wie die benachbarte Silicium-Oberfläche bleibt.
Nach dem Ablösen der Nitridmaske im Schritt S4 wird der Wafer im Schritt S5 einem chemisch-mechanischen Einebnungsprozess (CMP = "Che­ mical mechanical planarization") ausgesetzt, welcher die Oberfläche eb­ net und dem Wafer die in Fig. 5 gezeigte Gestalt gibt. Daraufhin wird der Wafer im Schritt S6 umgedreht und im Schritt S7 mit einem Handha­ bungswafer verbunden. Der resultierende Wafer ist in Fig. 6 darge­ stellt. Hier ist eine Aneinanderlagerung zwischen einer Oxid/Silicium- Schicht und einer Oxidschicht gezeigt; es kann jedoch eine Aneinanderla­ gerung zwischen einer Oxidschicht und einer Oxidschicht oder zwischen einer Oxidschicht und einer Siliciumschicht gebildet werden. Schließlich wird im Schritt S8 die aktive Siliciumschicht durch plasmaunterstütztes, chemisches Ätzen (PACE = "Plasma assisted chemical etch") geglättet. Bei Verwendung von PACE kann eine Kontrolle der Siliciumschicht-Dicke er­ reicht werden, die für Dünnschicht-Bauelemente geeignet ist.
Der schließlich resultierende, zur Bildung verschiedener Bau­ elemente geeignete Wafer ist in Fig. 7 dargestellt. Gezeigt ist ein Wa­ fer mit zwei Regionen mit unterschiedlicher Dicke der Silicium-Oberflä­ chenschicht, der die Bildung sowohl von Analog- als auch von Digitalsignal-Bauelementen ermöglicht. Analogsignal-Bauelemente, die am besten unter Verwendung eines relativ großen Silicium-Volumens realisiert wer­ den, können in der dickeren Region und digitale Bauelemente, die am be­ sten unter Verwendung eines relativ kleinen Silicium-Volumens reali­ siert werden, in der dünneren Region gebildet werden.
Gemäß Fig. 8 kann ein mehrschichtiger Wafer mit zwei verschie­ denen Siliciumschichtdicken zur Herstellung von Dünnschicht-Transistoren und herkömmlichen CMOS auf demselben Wafer verwendet werden. Hierdurch ist es möglich, Dünnschicht-Transistoren mit sehr kleiner Grenzschicht- Kapazität und hoher FT zusammen mit herkömmlichen, unmodifizierten CMOS- Elementen zu verarbeiten. Ein Anwendungsbeispiel beinhaltet die Integra­ tion von vorderseitigen Hochfrequenz-(RF)-CMOS-Schaltungen mit rücksei­ tigen Basisband-Mikrokontroller-Funktionen.
Gemäß Fig. 9 können Dünnschicht-SOI-Transistoren mit dicken Siliciumschichten, die für Bildsensoren benötigt werden, integriert wer­ den. Sehr dünne Siliciumschichten auf einer Isolierschicht haben auf­ grund des Mangels an Silicium-Volumen, welches zur Erzeugung von Elektronen-Loch-Paaren erforderlich ist, eine geringe Quantenausbeute. Eine praktische Anwendung kann z. B. ein batteriebetriebener Bildüberwachungs­ sensor sein, welcher die niedrige Leistung der SOI-Technologie im Bildsensor-Hilfs­ schaltkreis ausnutzen könnte.
Gemäß Fig. 10 ziehen bei Integration von CMOS und Bipolar-Bau­ elementen beide Arten von Transistoren maximalen Vorteil aus der SOI-Me­ thode. NPN- und PNP-Kollektoren sind mit einer Oxidschicht isoliert, um zum Erreichen optimaler Leistungsfähigkeit die Kapazität zum Substrat zu reduzieren. Zur gleichen Zeit werden CMOS-Transistoren mit der geringst­ möglichen Source/Drain-Grenzschicht-Kapazität gebildet.
Man kann auch eine beliebige Zahl verschieden dicker Silicium- Regionen auf einem einzigen Wafer herstellen. Außerdem können die oben beschriebenen Materialien durch andere äquivalente Materialien ersetzt werden.

Claims (4)

1. Verfahren zum Bilden eines mehrschichtigen Wafers mit einer Siliciumschicht auf einer Isolierschicht, dadurch gekennzeichnet, daß ein Silicium-Substrat verwendet wird, wobei jeweils aus mehreren Regionen einer Oberfläche des Silicium-Substrats Silicium entfernt und dort ein Isolator aufgebracht wird, die Oberfläche geebnet wird, so daß die mehreren Regionen in einer Ebene liegen, ein Handhabungswafer auf die Oberfläche aufgebracht und anschließend die gegenüberliegende Oberfläche des Silicium-Substrats geebnet wird.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß beim Entfernen des Siliciums aus den Regionen des Silicium-Substrats jeweils eine Maske auf den Bereich außerhalb der Regionen aufgebracht und das Silicium aus den Regionen geätzt wird, und daß diese Maske jeweils bei der Ebnung der Oberfläche des Silicium-Substrats entfernt wird.
3. Mehrschichtiger Wafer mit mehreren in einer Ebene liegenden Regionen, die jeweils eine Siliciumschicht und höchstens eine Isolierschicht enthalten, wobei die Gesamtdicke der zu einer Region gehörenden Schichten etwa gleich ist, dadurch gekennzeichnet, daß das Grundmaterial des Wafers Silicium ist und die Dicken der Isolierschicht in den einzelnen Regionen unabhängig voneinander eingestellt sind.
4. Mehrschichtiger Wafer nach Anspruch 3, dadurch gekennzeichnet, daß der Wafer an einer Seite, deren Oberfläche sowohl Bereiche von Siliciumschichten als auch von Isolierschichten aufweist, mit einem Handhabungswafer verbunden ist.
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