KR100520466B1

KR100520466B1 - 이미지센서 및 그 제조방법

Info

Publication number: KR100520466B1
Application number: KR1019980061146A
Authority: KR
Inventors: 정승조; 정상태
Original assignee: 주식회사 하이닉스반도체
Priority date: 1998-12-30
Filing date: 1998-12-30
Publication date: 2006-01-12
Also published as: KR20000044647A

Abstract

본 발명은 이미지센서 및 그 제조방법에 관한 것으로, 단일 실리콘웨이퍼를 사용하는 대신에 SOI(Silicon-on-Insulator) 웨이퍼를 사용하는 것에 그 특징적 구성을 갖는 것으로써, 본 발명은 SOI 웨이퍼 위에 에피택셜 성장 방법으로 낮은 농도, 우수한 질의 진성반도체층을 형성하고 여기에 포토다이오드를 형성한다. 이에 의해 공핍 영역의 적당한 깊이에는 매몰산화막 층에 의해 충분한 고립화가 형성됨으로써 포토 커런트의 잡음 성분으로 작용하게 되는 암 전류(dark current) 성분을 감소시켜서 광감도(sensitivity)를 크게 향상시킬 수 있게 된다. 또한, SOI 웨이퍼 사용할 때의 장점인 접합 용량의 감소로 인한 광 전류의 반응 속도의 개선을 가져와서 입사된 영상 이미지에 대한 응답 속도를 개선시킬 수 있게 된다. 더욱이 이미지센서 제작시 SOI 웨이퍼에 CMOS를 제작함으로써 회로의 속도를 증가시킬 수 있으며, 공정시 에피택셜층 성장 과정 이외에는 별도의 마스크 공정 첨가 없이 기존의 CMOS 공정을 그대로 적용할 수 있어서 경제적으로 많은 장점을 가지고 있다.

Description

이미지센서 및 그 제조방법

본 발명은 이미지센서 및 그 제조방법에 관한 것으로, 특히 포토다이오드 및 CMOS 논리회로가 함께 집적화된 CMOS(Complementary Metal Oxide Semiconductor) 이미지센서에 관한 것이다.

최근에 적은 전력 소모와 높은 효율, 기존의 축적된 제작 기술 등을 이유로 반도체를 이용하는 다양한 광 관련 소자들의 제작이 진행되어지고 있다. 특히 수광소자 분야는 광통신 분야뿐만 아니라 가시광 이미지센서 등 그 이용 가능성이 커서 많은 연구가 진행되고 있다.

도1은 종래기술에 따른 이미지센서의 개략적인 구조를 나타내는 단면도이다. 도1에 도시된 바와 같이, 종래의 이미지센서는 실리콘기판(1) 상에 성장된 에피택셜층(Epitaxial)(5)을 몸체(Body)로하여 CMOS 논리회로가 형성될 영역에는 게이트산화막(13), 게이트전극(21) 및 P⁺영역(23) 또는 N⁺영역(23)의 소스/드레인으로 이루어진 NMOS 및 PMOS트랜지스터가 형성되고, 포토다이오드가 형성될 에피택셜층에는 P⁺영역(23) 및 N⁺영역(23)의 포토다이오드가 형성되는 구조를 갖는다.

이렇듯, 종래에는 실리콘 벌크(bulk) 웨이퍼를 사용하고 있는데, 이는 다음과 같은 문제점을 가지고 있다. 먼저, 진성 반도체 부분의 공핍 영역이 기판쪽으로 많이 형성되어 생기는 누설 전류 성분인 암 전류(dark current) 성분이 포토 커런트의 잡음 성분으로 작용하게 되어 감도(sensitivity)가 떨어지게 된다. 또한 광 전류의 반응 속도가 느려서 입사된 영상 이미지에 대한 응답 속도가 떨어지게 된다.

본 발명은 상기 문제점을 해결하기 위하여 안출된 것으로써, 광감도를 크게 향상시키고 입사된 영상 이미지에 대한 응답 속도가 개선된 이미지센서 및 그 제조방법을 제공하는데 목적이 있다.

상기 목적을 달성하기 위한 본 발명은, 포토다이오드와 CMOS 소자를 갖는 이미지센서에 있어서, 기판 지지역할을 하는 제1반도체층과, 소자가 형성될 활성영역을 제공하는 제2반도체층, 및 상기 제1반도체층과 상기 제2반도체층 간에 개재된 매몰절연막을 갖는 웨이퍼; 상기 제2반도체층의 제1영역에 형성된 상기 포토다이오드; 및 상기 제2반도체층의 제2영역에 형성된 상기 CMOS 소자를 포함하여 이루어진다.

바람직하게, 상기 제1영역의 상기 제2반도체층에 선택적으로 형성된 에피택셜층을 더 포함하여, 상기 포토다이오드가 상기 에피택셜층에 형성됨을 특징으로 한다.

또한, 본 발명은, 포토다이오드와 CMOS 소자를 갖는 이미지센서 제조방법에 있어서, 기판 지지역할을 하는 제1반도체층과, 소자가 형성될 활성영역을 제공하는 제2반도체층, 및 상기 제1반도체층과 상기 제2반도체층 간에 개재된 매몰절연막을 갖는 웨이퍼를 준비하는 단계; 소자분리절연막을 형성하는 단계; 상기 포토다이오드가 형성될 영역의 상기 제2반도체층 상에 에피택셜층을 형성하는 단계; 상기 CMOS 소자가 형성될 영역의 상기 제2반도체층 상에 게이트전극을 형성하는 단계; 및 이온주입공정으로 상기 제2반도체층에 소스/드레인을 형성하고, 상기 에피택셜층에 적어도 하나의 PN 접합을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.

또한, 본 발명은 포토다이오드와 CMOS 소자를 갖는 이미지센서 제조방법에 있어서, 기판 지지역할을 하는 제1반도체층과, 소자가 형성될 활성영역을 제공하는 제2반도체층, 및 상기 제1반도체층과 상기 제2반도체층 간에 개재된 매몰절연막을 갖는 웨이퍼를 준비하는 단계; 소자분리절연막을 형성하는 단계; 상기 CMOS 소자가 형성될 영역의 상기 제2반도체층 상에 게이트전극을 형성하는 단계; 및 이온주입공정으로 상기 CMOS 소자가 형성될 영역의 제2반도체층에 소스/드레인을 형성하고, 상기 포토다이오드가 형성될 영역의 제2반도체층에 적어도 하나의 PN 접합을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.

상술한 바와 같이 본 발명은 단일 실리콘 웨이퍼를 사용하는 대신에 이중실리콘(통상 SOI(Silicon-on-Insulator) 라 칭함) 웨이퍼를 사용하는 것에 그 특징적 구성을 갖는 것으로써, 본 발명은 SOI 웨이퍼 위에 에피택셜 성장 방법으로 낮은 농도, 우수한 질의 진성반도체층을 형성하고 여기에 포토다이오드를 형성하기 때문에, 공핍 영역의 적당한 깊이에는 매몰산화막 층에 의해 충분한 고립화가 형성됨으로써 포토 커런트의 잡음 성분으로 작용하게 되는 암 전류(dark current) 성분을 감소시켜서 광감도(sensitivity)를 크게 향상시킬 수 있게 된다. 또한, SOI 웨이퍼 사용할 때의 장점인 접합 용량의 감소로 인한 광 전류의 반응 속도의 개선을 가져와서 입사된 영상 이미지에 대한 응답 속도를 개선시킬 수 있게 된다. 더욱이 이미지센서 제작시 SOI 웨이퍼에 CMOS를 제작함으로써 회로의 속도를 증가시킬 수 있으며, 공정시 에피택셜층 성장 과정 이외에는 별도의 마스크 공정 첨가 없이 기존의 CMOS 공정을 그대로 적용할 수 있어서 경제적으로 많은 장점을 가지고 있다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다. 종래기술의 도1과 동일한 구성요소에 대해서는 동일한 도면부호를 인용하였다.

도2a 내지 도2e는 본 발명의 일실시예에 따른 이미지센서 제조방법을 나타내는 공정 단면도이다.

먼저, 도2a를 참조하면, 기판 지지역할을 하는 실리콘기판(1)과 소자가 형성될 활성영역을 제공하는 실리콘박막(2) 사이에 매몰산화막(11)이 개재된 SOI 웨이퍼를 준비한다. 이후의 설명에서 알게되겠지만 상기 실리콘박막(2)은 논리회로부의 PMOS 또는 NMOS의 활성영역을 제공하게 된다. 이어서, 상기 실리콘박막(2) 상에 에피택셜 실리콘층(5)을 성장시킨다.

이어서, 도2b를 참조하면, 소자간 또는 셀간의 소자분리를 위한 소자분리절연막(12)을 형성한다. 통상의 국부산화(LOCOS) 공정 또는 STI(Shallow Trench Isolation) 공정을 통해 소자분리절연막(12)을 형성한다.

이어서, 도2c를 참조하면, 포토다이오드가 형성될 영역을 감광막(30)으로 덮은 다음, 논리회로영역의 애피택셜 실리콘층(5)을 식각한다. 이어서, 이에 의해 노출된 논리회로부의 실리콘박막(2)에 이온주입을 통해 P-웰과 N-웰을 형성하는 바, 이러한 웰 형성 공정은 소자의 종류에 따라 형성하지 않을 수도 있다.

이어서, 도2d에 도시된 바와 같이, 게이트절연막(13)과 게이트전도막(21)을 형성한다. 게이트절연막(13)은 산화막, 질화막 , 및 산화질화막 중 어느한 박막으로 형성가능하며 또는 이들이 적층된 박막으로 구현할 수 도 있다. 그리고, 게이트전도막(21)은 다결정실리콘막, 실리사이드막, 및 금속막중 어느하나를 사용하거나 이들의 적층된 박막을 사용할 수도 있다.

이어서, 도2e를 참조하면, 마스크 공정과 식각 공정을 거쳐 논리회로영역에 트랜지스터의 게이트전극을 형성한 후, 논리회로영역의 각 트랜지스터의 소오스, 드레인을 이루고 포토다이오드의 확산영역을 이루는 P⁺영역(22) 및 N⁺영역(23)을 각각 형성한다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

본 발명은 포토다이오드 및 CMOS 소자를 갖는 이미지센서를 제조함에 있어, SOI 웨이퍼를 사용하여 에피택셜층을 성장시키는 방법으로 제조함으로써, 이미지센서의 동작 특성을 크게 개선시켜줄 수 있다.

도1은 종래기술에 따른 이미지센서의 구조를 개략적으로 나타낸 단면도.

도2a 내지 도2e는 본 발명의 일실시예에 따른 이미지센서 제조방법을 나타내는 공정 단면도.

* 도면의 주요부분에 대한 부호의 설명

1 : 실리콘기판 2 : 실리콘박막

5 : 에피택셜 진성실리콘막 11 : 매몰산화막

12 : 소자분리절연막 13 : 게이트산화막

21 : 게이트도전막 30 : 감광막

22 : P⁺영역 23 : N⁺영역

Claims

포토다이오드와 CMOS 소자를 갖는 이미지센서에 있어서,

기판 지지역할을 하는 제1반도체층과, 소자가 형성될 활성영역을 제공하는 제2반도체층, 및 상기 제1반도체층과 상기 제2반도체층 간에 개재된 매몰절연막을 갖는 웨이퍼;

제1영역의 상기 제2반도체층에 선택적으로 형성된 에피택셜층;

상기 에피택셜층에 형성된 PN 접합 포토다이오드; 및

제2영역의 상기 반도체층에 형성된 CMOS 소자

를 포함하여 이루어진 이미지센서.
포토다이오드와 CMOS 소자를 갖는 이미지센서 제조방법에 있어서,

기판 지지역할을 하는 제1반도체층과, 소자가 형성될 활성영역을 제공하는 제2반도체층, 및 상기 제1반도체층과 상기 제2반도체층 간에 개재된 매몰절연막을 갖는 웨이퍼를 준비하는 단계;

소자분리절연막을 형성하는 단계;

포토다이오드가 형성될 영역의 상기 제2반도체층 상에 에피택셜층을 형성하는 단계;

CMOS 소자가 형성될 영역의 상기 제2반도체층 상에 게이트전극을 형성하는 단계; 및

이온주입공정으로 상기 제2반도체층에 소스/드레인을 형성하고, 상기 에피택셜층에 적어도 하나의 PN 접합 포토다이오드를 형성하는 단계

를 포함하여 이루어진 이미지센서 제조방법.