KR100788368B1 - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, (a) 반도체 기판 상에 P+ 영역과 N+ 영역으로 구분되는 게이트 전극을 형성하는 단계; (b) 상기 N+ 영역의 게이트 전극 상에 제1 포토레지스트 패턴을 형성하고, 상기 제1 포토레지스트 패턴을 마스크로 이용하여 상기 게이트 전극에 P형 불순물 이온을 주입하여 P형 게이트 전극을 형성하는 단계; (c) 상기 P+ 영역의 게이트 전극 상에 제2 포토레지스트 패턴을 형성하고, 상기 제2 포토레지스트 패턴을 마스크로 이용하여 상기 게이트 전극에 N형 불순물 이온을 주입하여 N형 게이트 전극을 형성하는 단계; (d) 상기 게이트 전극의 측벽에 스페이서를 형성하는 단계; 및 (e) 상기 게이트 전극을 포함하는 반도체 기판 전면에 살리사이드막을 형성하는 단계를 포함한다.
본 발명에 의하면, 게이트 전극을 PN 접합으로 사용하는 반도체 소자의 제조 방법을 제공함으로써, 웰 노이즈에 따른 PN 접합의 특성 변화를 최소화할 수 있고, 소스/드레인 형성시 사용되는 마스크를 그대로 사용함으로써, 추가적인 마스크의 사용을 필요로 하지 않으며, 소스/드레인 형성시 사용되는 이온 주입 물질을 그대로 사용함으로써, 도핑 프로파일(Doping Profile)의 불균일 접합(Abrupt Junction)에 가깝기 때문에 PN 접합 특성이 매우 우수한 효과가 있다.
게이트 전극, PN 접합, 웰 노이즈, ESD
Description
도 1a 내지 도 1e는 종래 기술에 따른 반도체 소자의 제조 방법을 나타낸 공정 단면도,
도 2a 내지 도 2d는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 나타낸 공정 단면도이다.
< 도면의 주요 부분에 대한 부호의 설명 >
200: 반도체 기판 210: 게이트 절연막
220: 게이트 전극 220a: P형 게이트 전극
220b: N형 게이트 전극 230: 제1 포토레지스트 패턴
240: 제2 포토레지스트 패턴 250: 스페이서
260: 살리사이드막
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 더욱 상세하게는 반도체 소자의 PN 접합을 형성하는 방법에 관한 것이다.
최근에 적은 전력 소모와 높은 효율, 기존의 축적된 제작 기술 등을 이유로 반도체를 이용한 다양한 광 관련 소자들의 제작이 진행되고 있다. 특히 수광소자 분야는 광통신 분야뿐만 아니라 가시광 이미지 센서 등 그 이용 가능성이 커서 많은 연구가 진행되고 있다.
도 1a 내지 도 1e는 종래 기술에 따른 반도체 소자의 제조 방법을 나타낸 공정 단면도이다.
도 1a를 참조하면, 기판 지지역할을 하는 실리콘기판(1)과 소자가 형성될 활성영역을 제공하는 실리콘박막(2) 사이에 매몰산화막(11)이 개재된 SOI 웨이퍼를 준비한다. 이후에 상기 실리콘박막(2)은 논리회로부의 PMOS 또는 NMOS의 활성영역을 제공하게 된다. 이어서, 상기 실리콘박막(2) 상에 에피택셜 실리콘층(5)을 성장시킨다.
도 1b를 참조하면, 소자간 또는 셀간의 소자분리를 위한 소자분리절연막(12)을 형성한다. 통상의 국부산화(LOCOS) 공정 또는 STI(Shallow Trench Isolation) 공정을 통해 소자분리절연막(12)을 형성한다.
도 1c를 참조하면, 포토다이오드가 형성될 영역을 감광막(30)으로 덮은 다음, 논리회로영역의 에피텍셜 실리콘층(5)을 식각한다. 이어서, 이에 의해 노출된 논리회로부의 실리콘박막(2)에 이온주입을 통해 P-웰과 N-웰을 형성하는바, 이러한 웰 형성 공정은 소자의 종류에 따라 형성하지 않을 수도 있다.
도 1d에 도시된 바와 같이, 게이트 절연막(13)과 게이트 전도막(21)을 형성한다. 게이트 절연막(13)은 산화막, 질화막 및 산화질화막 중 어느 한 박막으로 형 성가능하며 또는 이들이 적층된 박막으로 구현할 수도 있다. 그리고 게이트 전도막(21)은 다결정실리콘막, 실리사이드막 및 금속막 중 어느 하나를 사용하거나 이들의 적층된 박막을 사용할 수도 있다.
도 1e를 참조하면, 마스크 공정과 식각 공정을 거쳐 논리회로영역에 트랜지스터의 게이트 전극을 형성한 후, 논리회로영역의 각 트랜지스터의 소스, 드레인을 이루고 포토다이오드의 확산영역을 이루는 P+영역(22) 및 N+영역(23)을 각각 형성함으로써, 에피텍셜 실리콘층(5)에 PN 접합을 형성한다. 여기서, PN 접합은 ESD(Electro Static Discharge) 회로 및 정류 회로에서 필연적으로 사용하고 있는 구조이기 때문에 매우 중요하게 대두되고 있다.
하지만, 종래에는 액티브 영역에 소스/드레인과 웰을 PN 접합으로 이용함으로써, 웰 노이즈에 따른 특성의 변화가 발생할 가능성이 있다.
본 발명은 상기한 바와 같은 문제점을 해결하기 위하여 안출된 것으로서, 웰 노이즈에 따른 PN 접합의 특성 변화를 최소화하기 위한 반도체 소자의 제조 방법을 제공하는 데 그 목적이 있다.
이와 같은 목적을 달성하기 위한 본 발명은, 반도체 소자의 제조 방법에 있어서, (a) 반도체 기판 상에 P+ 영역과 N+ 영역으로 구분되는 게이트 전극을 형성하는 단계; (b) 상기 N+ 영역의 게이트 전극 상에 제1 포토레지스트 패턴을 형성하고, 상기 제1 포토레지스트 패턴을 마스크로 이용하여 상기 게이트 전극에 P형 불 순물 이온을 주입하여 P형 게이트 전극을 형성하는 단계; (c) 상기 P+ 영역의 게이트 전극 상에 제2 포토레지스트 패턴을 형성하고, 상기 제2 포토레지스트 패턴을 마스크로 이용하여 상기 게이트 전극에 N형 불순물 이온을 주입하여 N형 게이트 전극을 형성하는 단계; (d) 상기 게이트 전극의 측벽에 스페이서를 형성하는 단계; 및 (e) 상기 게이트 전극을 포함하는 반도체 기판 전면에 살리사이드막을 형성하는 단계를 포함한다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면들을 참조하여 상세히 설명한다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략한다.
도 2a 내지 도 2d는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 나타낸 공정 단면도이다.
도 2a에 도시된 바와 같이, 반도체 기판(200) 상에 P+ 영역(A)와 N+ 영역(B)으로 구분되는 게이트 절연막(210)과 게이트 전극(220)을 형성한다. 여기서, 게이트 전극(220)의 물질은 폴리 실리콘을 사용함이 바람직하다. 이어서, N+ 영역(B)의 게이트 전극 상에 제1 포토레지스트 패턴(230)을 형성하고, 제1 포토레지스트 패턴(230)을 마스크로 이용하여 게이트 전극(220)에 P형 불순물 이온을 주입하여 P형 게이트 전극(220a)을 형성한 후, 제1 포토레지스트 패턴(230)을 제거한다. 여기서, P형 불순물 이온으로 B, Ga 및 In 등을 사용할 수 있다.
도 2b에 도시된 바와 같이, P+ 영역(A)의 게이트 전극 상에 제2 포토레지스 트 패턴(240)을 형성하고, 제2 포토레지스트 패턴(240)을 마스크로 이용하여 게이트 전극(220)에 N형 불순물 이온을 주입하여 N형 게이트 전극(220b)을 형성한 후, 제2 포토레지스트 패턴(240)을 제거한다. 여기서, N형 불순물 이온으로 Sb, P 및 As 등을 사용할 수 있다. 또한, 제1 포토레지스트 패턴(230) 및 제2 포토레지스트 패턴(240)은 소스/드레인 형성시 사용되는 포토레지스트 패턴을 사용함이 바람직하다.
도 2c에 도시된 바와 같이, 게이트 전극(220)이 형성되어 있는 반도체 기판(200) 상에 스페이서(Spacer)를 형성하기 위한 제1 절연막(미도시)을 증착하고, 제1 절연막(미도시)이 증착된 반도체 기판(200)에 전면 식각을 실시하여 제1 절연막(미도시)으로 구성된 스페이서(250)를 형성한다. 여기서, 제1 절연막(미도시)은 질화막을 사용함이 바람직하다.
도 2d에 도시된 바와 같이, 게이트 전극(220)을 PN 접합으로 이용하기 위해 게이트 전극(220)을 포함하는 반도체 기판(200)의 전면에 살리사이드(Salicide) 공정을 진행하여 살리사이드막(260)을 형성한다. 이후, 살리사이드막(260) 상에 전기적으로 접촉하기 위한 콘택(미도시)을 형성한다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위 가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
이상에서 설명한 바와 같이 본 발명에 의하면, 게이트 전극을 PN 접합으로 사용하는 반도체 소자의 제조 방법을 제공함으로써, 웰 노이즈에 따른 PN 접합의 특성 변화를 최소화할 수 있고, 소스/드레인 형성시 사용되는 마스크를 그대로 사용함으로써, 추가적인 마스크의 사용을 필요로 하지 않으며, 소스/드레인 형성시 사용되는 이온 주입 물질을 그대로 사용함으로써, 도핑 프로파일(Doping Profile)의 불균일 접합(Abrupt)에 가깝기 때문에 PN 접합 특성이 매우 우수한 효과가 있다.
Claims (4)
- 반도체 소자의 제조 방법에 있어서,(a) 반도체 기판 상에 P+ 영역과 N+ 영역으로 구분되는 게이트 전극을 형성하는 단계;(b) 상기 N+ 영역의 게이트 전극 상에 제1 포토레지스트 패턴을 형성하고, 상기 제1 포토레지스트 패턴을 마스크로 이용하여 상기 게이트 전극에 P형 불순물 이온을 주입하여 P형 게이트 전극을 형성하는 단계;(c) 상기 P+ 영역의 게이트 전극 상에 제2 포토레지스트 패턴을 형성하고, 상기 제2 포토레지스트 패턴을 마스크로 이용하여 상기 게이트 전극에 N형 불순물 이온을 주입하여 N형 게이트 전극을 형성하는 단계;(d) 상기 게이트 전극의 측벽에 스페이서를 형성하는 단계; 및(e) 상기 게이트 전극을 포함하는 반도체 기판 전면에 살리사이드막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제1항에서,상기 P형 불순물 이온은 B, Ga 및 In으로 구성된 군 중에서 선택된 어느 하나를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제1항에서,상기 N형 불순물 이온은 Sb, P 및 As로 구성된 군 중에서 선택된 어느 하나를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제1항에서,상기 제1 포토레지스트 패턴 및 상기 제2 포토레지스트 패턴은 소스/드레인 형성시 사용되는 포토레지스트 패턴을 사용하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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