KR20040069792A - 좁은 폭 트랜지스터 폴리실리콘 저항 모니터링 패턴 - Google Patents

좁은 폭 트랜지스터 폴리실리콘 저항 모니터링 패턴 Download PDF

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Abstract

본 발명은 좁은 폭 트랜지스터(Narrow Width Transistor) 폴리실리콘 (Poli-Si) 저항 모니터링 패턴에 관한 것으로, 특히 STI(Shallow Trench Isolation)의 스텝 높이(Step Height)에 따른 폴리실리콘 저항 변화의 대두로 여러 개 반복되는 좁은 폭 트랜지스터의 폴리실리콘 저항의 모니터링에 있어서 실리사이드 블러킹 (Silicide Blocking)과 같은 결함을 더욱 정확하고 빠르게 추적하여 문제의 원인을 알아내도록 하는 것에 관한 것이다.
본 발명의 좁은 폭 트랜지스터 폴리실리콘 저항 모니터링 패턴은 저항을 측정하는 폴리실리콘 라인, 상기 폴리실리콘라인에 직각으로 위치해있는 폴리실리콘 두께가 증가하는 실리콘 액티브 영역, 상기 실리콘 액티브 영역 사이에 있는 STI 영역, 상기 폴리실리콘 액티브 영역(21)이 반복되어질 때 실리사이드 블러킹이 발생되는 폴리실리사이드 (Poly Silicide)로 이루어짐에 기술적 특징이 있다.
따라서, 본 발명의 좁은 폭 트랜지스터 폴리실리콘 저항 모니터링 패턴은 폴리실리콘의 액티브 영역이 좁아짐에 따라 STI 스텝 높이 두께에 따라 원하지 않는 실리사이드 블러킹과 같은 결함(Fault)이 생기는데, 이러한 현상에 대한 분석 및 모니터링에 있어서 더욱 정확하고 빠르게 문제의 원인을 추적할 수 있는 효과가 있다.

Description

좁은 폭 트랜지스터 폴리실리콘 저항 모니터링 패턴{Narrow width transistor Poly-Si sheet resistance monitoring pattern}
본 발명은 좁은 폭 트랜지스터(Narrow Width Transistor) 폴리실리콘 저항 모니터링 패턴에 관한 것으로, 특히 STI의 스텝 높이(Step Height)에 따른 폴리실리콘 저항 변화의 대두로 여러 개 반복되는 좁은 폭 트랜지스터의 폴리실리콘 저항의 모니터링에 관한 것이다.
종래에는 다음과 같은 폴리실리콘을 구비한 반도체 장치가 있었다. 도 1은 종래기술의 폴리실리콘 저항 모니터링 패턴(Poly-Si Sheet Resistance Monitoring Pattern)의 단면을 나타낸 것으로 (10)은 폴리실리콘(Poly-Si), (11)은 실리사이드
(Silicide), (12)는 STI(Shallow Trench Isolation)층을 나타낸다. 저항을 측정하는 방법은 Pad1과 Pad2 사이의 부분을 측정하며, 실제로 폴리실리콘 실리사이드 (11)의 특성이 저항에 큰 영향을 준다.
반도체 집적회로에 있어서, 도체의 변형이나 회로 불량을 야기하는 원인이 되는 전자 이동(Electro Migration)의 발생율에 영향을 주는 요소는 전류 밀도, 온도 및 결정 구조인 것으로 알려져 있다.(「CM0SVLSI 설계의 원리 시스템의 시점에서, 토미자와 타카시, 마츠야마 야스오 감수, 마루젠주식회사 발행, 122페이지). 그러나, 상기의 3요소 중에서 온도의 영향에 관해서는 아직 충분한 검토가 되어 있지 않기 때문에 온도에 관한 구체적인 제약 조건 등에 관해서는 불명확하다.
그런데, 자동차용, 플랜트 계측용 및 상온보다 높은 온도의 환경하에서 이용되는 반도체 집적회로에서는 온도적인 스트레스가 반도체 집적회로에 미치는 영향을 충분히 고려하여야 한다. 특히, 각종 센서장치와 같이 검지한 물리량에 따라서 생성된 아날로그 미소 신호를 50배부터 1000배정도까지 증폭하는 장치에서는 그 미소 신호가 전파되는 도체의 저항값이 변동되면 그 영향이 그대로 증폭된다. 이 때문에 폴리실리콘 저항을 금속 배선에 전기적으로 접속하는 폴리실리콘 콘택트 등의 미묘한 단면 구조의 부분에 있어서의 저항 변화에 민감하게 반응한다.
이에 종래부터 폴리실리콘 저항의 저항값의 편차나 콘택트 저항의 편차를 억제하는 제안이 이루어져 왔다. 일본 공개특허 평9-232521호에는 폴리실리콘 저항의 저항값을 모니터링 하면서 열처리를 행함으로서 폴리실리콘 저항 위의 BSG막으로부터 불순물을 확산시켜 저항값을 조정하는 구성의 반도체 장치 및 그 제조방법이 개시되어 있고, 일본 공개특허 평11-150010호에는 폴리실리콘 저항과 금속 배선의 콘택트 위치를 조정함으로서 저항값을 조정하는 방법이 개시되어 있다. 또한, 일본 공개특허 평11-330365호에는 폴리실리콘 저항 위에 질화막을 형성하여 콘택트 홀을 개구할 때 폴리실리콘 저항으로의 오버 에칭에 의한 손상을 억제함으로서 콘택트 저항의 편차를 억제하는 구성의 반도체 장치 및 그 제조방법이 개시되어 있다. 이들은 모두 제조 단계에서 저항값을 설계치에 가깝게 하기 위한 제안이다.
특히, 대한민국 공개특허 제2002-0079512호에서는 폴리실리콘 저항에 대한 온도의 영향에 관해 검토를 하였다. 폴리실리콘 저항을 폴리실리콘 콘택트를 통하여 금속 배선에 전기적으로 접속한 구성으로 하고, 그 구성은 반도체 집적회로에 있어서 종래부터 일반적으로 이용되고 있는 구성으로 하였다. 그 결과, 종래 구성의 폴리실리콘 저항 및 폴리실리콘 콘택트로 이루어지는 반도체 장치를 높은 온도 환경하에 방치하게 되면 저항값이 확산 저항보다 크게 변동되는 것을 알 수 있다.
그러나, 상기의 대한민국 공개특허 제2002-0079512호와 같은 종래의 폴리실리콘을 구비한 반도체 장치는 상온보다 고온인 환경에서 저항값의 변동을 억제함을 목적으로 하고 있지만, 그 밖의 저항을 모니터링함으로써 발생되는 결함을 검증할 수 있는 방법은 제시하지 않고 있다. 또한, 좁은 폭 트랜지스터의 고려없이 폴리실리콘 저항을 모니터링하기 위한 패턴이었다.
따라서, 본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로
반도체 칩 사이즈(Chip Size)가 줄어 들면서 패턴 사이즈(Pattern Size)도 줄어들므로 이를 구현하기 위한 공정기술의 발달로 실리콘 액티브 영역과 STI 영역이 좁아짐에 따라 STI 스텝 높이(Step Height)에 따른 폴리실리콘 저항의 변화가 대두되었다. 이에 따라, 여러 개 반복되는 좁은 폭 트랜지스터의 폴리실리콘 저항을 모니터링하고자 함에 본 발명의 목적이 있다.
도 1은 종래기술의 폴리실리콘 저항 모니터링 패턴도
도 2는 본 발명의 폴리실리콘 저항 모니터링 패턴도
(도면의 주요 부분에 대한 부호의 설명)
10: 폴리실리콘 11: 실리사이드
12: STI층 20: 폴리실리콘 라인
21: 폴리실리콘 액티브 영역 22: STI 영역
23: 폴리실리사이드
본 발명의 상기 목적은 STI의 스텝 높이에 따른 폴리실리콘 저항 변화의 대두로 여러 개 반복되는 좁은 폭 트랜지스터의 폴리실리콘 저항의 모니터링에 있어서 실리사이드 블러킹(Silicide Blocking)과 같은 결함을 더욱 정확하고 빠르게 추적하여 문제의 원인을 알아내도록 하는 것이다.
본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용 효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도 2를 참조한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다.
본 발명은 여러 개 반복되는 좁은 폭 트랜지스터의 폴리실리콘 라인(Poly-Si Line)의 저항에 대한 모니터링을 위한 패턴으로 도 2a의 (20)은 저항을 측정하고자하는 폴리실리콘 라인이며, (21)은 폴리실리콘라인에 직각으로 위치해있는 폴리실리콘 두께가 증가하는 다수의 폴리실리콘 액티브(Poly-Si Active) 영역, (22)는 상기 폴리실리콘 액티브 영역들 사이에 있는 다수의 STI 영역이다. 여기서, 폴리실리콘 액티브 영역(21)과 STI 영역(22)은 교대로 반복되어 위치된다.
도 2b는 도 2a의 단면도로서 도 2b의 A는 좁은 STI 및 폴리실리콘 액티브 영역이 반복되어질 때 실리사이드 블러킹이 발생되는 현상인데, (23)은 실리사이드 블러킹이 발생되는 폴리실리사이드(Poly Silicide)이며, 반복된 패턴에 대한 저항에 대한 모니터링으로 실리사이드 블러킹과 같은 결함 여부를 쉽게 검증할 수 있으며, 폴리실리콘 액티브 영역에서의 폴리실리콘의 두께가 증가하므로 이에 따른 트랜지스터 특성의 변화도 모니터링 할 수 있다.
본 발명은 반도체 소자 제조에 수반되는 모든 공정에 있어서도 STI 트렌치 공정의 액티브 영역 및 필드 영역위의 폴리 저항과 로코스(LOCal Oxidation of Silicon) 공정의 액티브 영역 및 필드 영역위의 폴리 저항을 모니터링할 수 있는데, 하부단차에 의한 폴리실리콘의 전기적 특성을 모니터링한다. 상기 모니터링은 액티브 영역에서 폴리실리콘의 두께가 증가함에 따른 트랜지스터의 특성변화를 모니터링할 수 있는 특징이 있다.
따라서, 본 발명의 폴리실리콘 저항 모니터링 패턴은 도 2c와 같이 폴리실리콘의 액티브 영역이 좁아짐에 따라 STI 스텝 높이 두께에 따라 원하지 않는 실리사이드 블러킹과 같은 결함이 생기는데, 이러한 현상에 대한 분석 및 모니터링에 있어서 더욱 정확하고 빠르게 문제의 원인을 추적할 수 있다.

Claims (5)

  1. 폴리실리콘 저항 모니터링 패턴에 있어서,
    저항을 측정하는 폴리실리콘 라인(20);
    상기 폴리실리콘라인에 직각으로 위치해있는 폴리실리콘 두께가 증가하는 다수의 폴리실리콘 액티브 영역(21);
    상기 폴리실리콘 액티브 영역들 사이에 있는 다수의 STI(Shallow Trench Isolation) 영역(22); 및
    상기 폴리실리콘 액티브 영역(21)이 반복되어질 때 실리사이드 블러킹이 발생되는 폴리실리사이드(Poly Silicide)(23)
    로 이루어짐을 특징으로 하는 좁은 폭 트랜지스터 폴리실리콘 저항 모니터링 패턴
  2. 제 1 항에 있어서,
    상기 폴리실리콘 액티브 영역(21)과 STI 영역(22)은 교대로 반복되어 위치함을 특징으로 하는 좁은 폭 트랜지스터 폴리실리콘 저항 모니터링 패턴
  3. 반도체 소자 제조 공정의 모니터링 방법에 있어서,
    STI 트렌치 공정의 액티브 영역 및 필드 영역위의 폴리 저항을 모니터링 하는 단계와
    로코스(LOCal Oxidation of Silicon) 공정의 액티브 영역 및 필드 영역위의 폴리 저항을 모니터링 하는 단계
    를 포함함을 특징으로 하는 좁은 폭 트랜지스터 폴리실리콘 저항 모니터링 방법
  4. 제 3 항에 있어서,
    상기 모니터링은 하부단차에 의한 폴리실리콘의 전기적 특성을 모니터링함을 특징으로 하는 좁은 폭 트랜지스터 폴리실리콘 저항 모니터링 방법
  5. 제 3 항에 있어서,
    상기 모니터링은 상기 액티브 영역에서 폴리실리콘의 두께가 증가함에 따른 트랜지스터의 특성변화를 모니터링함을 특징으로 하는 좁은 폭 트랜지스터 폴리실리콘 저항 모니터링 방법
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100774789B1 (ko) * 2006-11-21 2007-11-07 동부일렉트로닉스 주식회사 Ｃｍｏｓ의 실리사이드 공정 모니터링용 패턴 구조 및 그설계방법
KR100788368B1 (ko) * 2006-12-29 2008-01-02 동부일렉트로닉스 주식회사 반도체 소자의 제조 방법
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* Cited by examiner, † Cited by third party
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100774789B1 (ko) * 2006-11-21 2007-11-07 동부일렉트로닉스 주식회사 Ｃｍｏｓ의 실리사이드 공정 모니터링용 패턴 구조 및 그설계방법
KR100788368B1 (ko) * 2006-12-29 2008-01-02 동부일렉트로닉스 주식회사 반도체 소자의 제조 방법
CN108257941A (zh) * 2016-12-28 2018-07-06 无锡华润上华科技有限公司 半导体器件的测试结构和测试方法
CN108257941B (zh) * 2016-12-28 2020-05-12 无锡华润上华科技有限公司 半导体器件的测试结构和测试方法

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