CN108257941B - 半导体器件的测试结构和测试方法 - Google Patents

半导体器件的测试结构和测试方法 Download PDF

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Abstract

一种半导体器件的测试结构，包括：第一电阻结构和第二电阻结构。第一电阻结构的第一有源区的宽度大于预设宽度值；预设宽度值为浅沟槽隔离结构台阶高度对多晶硅栅的宽度产生影响时有源区宽度的临界值；第一多晶硅栅的设计宽度与半导体器件的多晶硅栅的设计宽度相同；第二电阻结构的第二有源区的宽度小于预设宽度值；第二多晶硅栅的设计尺寸与第一多晶硅栅的设计尺寸相同。第一电阻结构和第二电阻结构按预设电路结构连接形成测试电路；第一电阻结构所在支路的总电阻和第二电阻结构所在支路的总电阻相等。上述测试结构能够监测到浅沟槽隔离结构台阶高度对有源区上的多晶硅栅的宽度的影响。还提供一种基于上述测试结构的半导体器件的测试方法。

Description

半导体器件的测试结构和测试方法
技术领域
本发明涉及半导体测试技术领域，特别是涉及一种半导体器件的测试结构和测试方法。
背景技术
随着半导体器件如MOS(Metal-Oxide-Semiconductor，金属氧化物半导体)管尺寸的缩小，半导体器件的多晶硅栅的尺寸对短沟道器件参数影响较大。在PCM(ProcessControl Monitor，工艺控制监控)测试中，需要采用测试结构来监控多晶硅栅的宽度。传统的测试结构为梳状MOS电容的结构。这种结构的多晶硅栅不会跟随STI(Shallow TrenchIsolation，浅沟槽隔离结构)台阶高度(step height)的变动而变动。而实际情况是，小尺寸有源区的多晶硅栅的宽度会随STI台阶高度的变化而变化。因此，这种测试结构并不能监测到STI台阶高度对有源区上的多晶硅栅的宽度的影响。
发明内容
基于此，有必要提供一种能够监测到浅沟槽隔离结构台阶高度对有源区上的多晶硅栅的宽度的影响的半导体器件的测试结构和测试方法。
一种半导体器件的测试结构，包括：第一电阻结构，所述第一电阻结构包括第一有源区和设置在所述第一有源区上的第一多晶硅栅；所述第一有源区的宽度大于预设宽度值；所述预设宽度值为所述半导体器件上的浅沟槽隔离结构台阶高度对多晶硅栅的宽度产生影响时的有源区宽度的临界值；所述第一多晶硅栅的设计宽度与所述半导体器件的多晶硅栅的设计宽度相同；和第二电阻结构，所述第二电阻结构包括第二有源区和设置在所述第二有源区上的第二多晶硅栅；所述第二有源区的宽度小于所述预设宽度值；所述第二多晶硅栅的设计尺寸与所述第一多晶硅栅的设计尺寸相同；其中，所述第一电阻结构和所述第二电阻结构按预设电路结构电性连接形成测试电路；所述测试电路中的所述第一电阻结构所在支路的总电阻和所述第二电阻结构所在支路的总电阻相等。
上述半导体器件的测试结构，包括独立的第一电阻结构和第二电阻结构。其中，第一电阻结构的第一有源区的宽度大于预设宽度值，而第二电阻结构中的第二有源区的宽度小于预设宽度值。因此，第一电阻结构上的第一多晶硅栅的宽度不会跟随浅沟槽隔离结构台阶高度的变化而变化，而第二电阻结构上的第二多晶硅栅的宽度会跟随浅沟槽隔离结构台阶高度的变化而变化，故导致测试电路中的第一电阻结构和第二电阻结构上的电压差值也会随之发生波动。由于第一电阻结构和第二电阻结构中，除了有源区尺寸不同外，其他因素完全相同，造成多晶硅电阻的差异只有实际制备得到的多晶硅栅的宽度一个潜在原因，而造成多晶硅栅宽度不同的原因也只有浅沟槽隔离结构台阶高度一个。因此，通过该电压差值的变化情况能够监测到浅沟槽隔离结构台阶高度对独立有源区上的多晶硅栅的宽度的影响，从而可以通过调整多晶硅光刻的光刻胶厚度来减小浅沟槽隔离结构台阶高度对有源区上的多晶硅栅的宽度的影响程度。
在其中一个实施例中，所述预设电路结构为电桥电路；所述电桥电路包括两条并联支路；每一条并联支路上均串联设置所述第一电阻结构和所述第二电阻结构；两条并联支路上的两个电阻结构的排列顺序相反；两条并联支路的两个交汇点作为测试电压施加压点；每条并联支路的两个电阻结构之间的节点作为测量压点。
在其中一个实施例中，两个所述测试电压施加压点的结构相同且对称设置；两个所述测量压点的结构相同且对称设置。
在其中一个实施例中，所述第一电阻结构还包括围设于所述第一有源区四周的第一场区，所述第二电阻结构还包括围设于所述第二有源区四周的第二场区；所述第一多晶硅栅延伸至所述第一场区的长度和所述第二多晶硅栅延伸至所述第二场区的长度相同。
在其中一个实施例中，所述第一场区和所述第二场区内均设置有接触孔；所述测试电压施加压点和所述测量压点均通过金属连线与对应的接触孔连接。
在其中一个实施例中，两个所述测试电压施加压点与对应的接触孔之间的金属连线的结构相同且对称设置；两个所述测量压点与对应的接触孔之间的金属连线的结构相同且对称设置。
在其中一个实施例中，所述预设宽度值为3微米。
在其中一个实施例中，所述第一电阻结构和所述第二电阻结构均为N型或者P型非自对准硅化物电阻。
在其中一个实施例中，所述测试结构设置于硅片的划片槽区域。
一种基于如前述任一实施例所述的测试结构的半导体器件的测试方法，包括：对所述测试电路施加电压以使得所述测试电路工作；测量所述第一电阻结构和所述第二电阻结构上的电压差值；以及根据所述电压差值的变化监控浅沟槽隔离结构台阶高度对多晶硅栅的宽度的影响情况。
附图说明
图1为一实施例中的第一电阻结构的结构示意图；
图2为小尺寸有源区多晶硅光刻时的光刻胶台阶覆盖示意图；
图3为大尺寸有源区多晶硅光刻时的光刻胶台阶覆盖示意图；
图4为光刻胶厚度和多晶硅栅的宽度的关系曲线图；
图5为一实施例中的第二电阻结构的结构示意图；
图6为一实施例中的半导体器件的测试结构中的第一电阻结构和第二电阻结构的连接示意图；
图7为一实施例中的半导体器件的测试结构的电路版图；
图8为一实施例中的半导体器件的测试方法的流程图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
一实施例中的半导体器件的测试结构，用于监控半导体器件的浅沟槽隔离结构台阶高度对多晶硅栅的宽度的影响，从而可以根据该影响程度对多晶硅光刻的光刻胶厚度进行调整以减少浅沟槽隔离结构台阶高度对多晶硅栅的宽度的影响，确保最终制备得到的半导体器件的特征尺寸为目标特征尺寸。该半导体器件的测试结构(以下简称测试结构)设置在硅片的划片槽区域。在本实施例中，该测试结构包括相互独立的第一电阻结构R1和第二电阻结构R2。
第一电阻结构R1的结构如图1所示。该第一电阻结构R1包括第一有源区110、第一场区120、第一多晶硅栅130和接触孔142和接触孔144。第一有源区110内进行N型或者P型离子注入。第一有源区110内的N型或者P型离子注入采用非自对准工艺(Non Salicide)来实现，因而第一电阻结构R1为N型或者P型非自对准硅化物(Non Salicide)电阻。N型或者P型注入区域的宽度与第一有源区110的宽度相适应。第一场区120围设于第一有源区110的四周。第一多晶硅栅130设置在第一有源区110上。接触孔142和接触孔144设置在第一场区120上，且位于第一多晶硅栅130的两端。
第一有源区110的宽度需要大于预设宽度值。预设宽度值为半导体器件上的浅沟槽隔离结构台阶高度对多晶硅栅的宽度产生影响时的有源区宽度的临界值。在本实施例中，将宽度大于预设宽度值的有源区定义为大尺寸有源区，而将宽度小于预设宽度值的有源区定义为小尺寸有源区。浅沟槽隔离结构台阶高度会导致淀积在有源区和浅沟槽隔离结构交界处上的多晶硅产生台阶。由于光刻胶的台阶覆盖特性，独立小尺寸有源区(也即有源区宽度小于预设宽度值)上的多晶硅光刻胶厚度要大于邻近的浅沟槽隔离结构上的光刻胶厚度。这个厚度差异等于浅沟槽隔离结构台阶高度，如图2所示。而在大尺寸有源区(也即有源区宽度大于预设宽度值)上，光刻胶厚度等于浅沟槽隔离结构上的光刻胶厚度，与浅沟槽隔离结构台阶高度无关，如图3所示。光刻胶厚度的变化会导致光刻后的光刻胶条宽度发生变化，进而导致制备得到的多晶硅栅的宽度也发生变化。光刻胶厚度对半导体器件的关键尺寸(CD，也即多晶硅栅的宽度)的关系曲线如图4所示。图4中，横轴为光刻胶厚度，纵轴为关键尺寸。当光刻胶厚度在曲线的波峰或者波谷位置时，厚度对关键尺寸的影响较小，而在其他区域时，则关键尺寸的变化较大。也即当浅沟槽隔离结构台阶高度波动时，由于独立小尺寸有源区的多晶硅栅的宽度会发生变化，则独立小尺寸有源区的光刻胶厚度在曲线的其他区域时，多晶硅栅的宽度的变化就更大。而大尺寸有源区的多晶硅栅的宽度则不会受到影响。
在本实施例中，预设宽度值为3微米。因此，第一有源区110的宽度大于3微米，为大尺寸有源区，故设置在第一有源区110上的第一多晶硅栅130的宽度不会跟随浅沟槽隔离结构台阶高度的变化而变化，也即第一多晶硅栅130的实际宽度与设计宽度相同。第一有源区110的长度越长越好，最小为20微米。在本实施例中，第一有源区110的宽度为20微米，长度为60微米。
第一多晶硅栅130平行于第一有源区110的长度方向设置且设置于第一有源区110的中间位置。第一多晶硅栅130的设计宽度与待监控的半导体器件的多晶硅栅的设计宽度相同，也即其设计宽度为待测半导体器件的特征尺寸。在本实施例中所提及的设计宽度均指制备多晶硅栅或者多晶硅栅时的设计参数。在本实施例中，第一多晶硅栅130在第一有源区110的长度即为第一有源区110的长度，为60微米。第一多晶硅栅130作为电阻条，其两端伸出第一有源区110至第一场区120内。
第一场区120内的接触孔142和用于与金属连线连接以实现所述第一电阻结构R1与其他器件的电性连接。
第二电阻结构R2的结构如图5所示。该第二电阻结构R2包括第二有源区210、第二场区220、第二多晶硅栅230和接触孔242和接触孔244。第二有源区210内进行N型或者P型离子注入。第二有源区210内的N型或者P型离子注入采用非自对准工艺(Non Salicide)来实现，因而第二电阻结构R2为N型或者P型非自对准硅化物电阻。在本实施例中，第二有源区210内注入的离子类型和第一有源区110内注入的离子类型相同，均为N型或者P型离子，从而使得第一有源区110和第二有源区210均为N型或者P型非自对准硅化物电阻。在小尺寸有源区上形成自对准硅化物的厚度均匀性较差，这个厚度对电阻影响很大，从而会使得多晶硅栅宽度对电阻影响的程度降低，不利于分析。因此采用非自对准硅化物电阻可以很好的克服该问题。并且，非自对准硅化物电阻的阻值比较高(如260欧姆)，有利于数据测量，而自对准硅化物阻值较低(如5欧姆)，不便于测量。N型或者P型注入区域的宽度与第二有源区210的宽度相适应。第二场区220围设于第二有源区210的四周。第二多晶硅栅230设置在第二有源区210上。接触孔242和接触孔244设置在第二场区220上，且位于第二多晶硅栅230的两端。
第二有源区210的宽度小于预设宽度值。在本实施例中，预设宽度值为3微米。因此，第二有源区210的宽度小于3微米，为小尺寸有源区。故设置在第二有源区210上的第二多晶硅栅230的宽度会跟随浅沟槽隔离结构台阶高度的变化而变化，也即第二多晶硅栅230的实际宽度与设计宽度会存在一定波动。第二有源区210的长度越长越好，最小为20微米。在本实施例中，第二有源区210的宽度为1微米，长度为60微米。
第二多晶硅栅230平行于第二有源区210的长度方向设置且设置于第二有源区210的中间位置。第二多晶硅栅230的设计尺寸与第一多晶硅栅条130的设计尺寸相同，从而确保第一电阻结构R1和第二电阻结构R2中，除了有源区的宽度和相应的N型(或者P型)注入区域的宽度不同外，其他因素完全相同，造成多晶硅电阻的差异只有实际制备得到的多晶硅栅的宽度一个潜在原因，而造成多晶硅栅宽度不同的原因也只有浅沟槽隔离结构台阶高度一个。在本实施例中，第二多晶硅栅230在第二有源区210的长度即为第二有源区210的长度，为60微米。第二多晶硅栅230作为电阻条，其两端伸出第二有源区210至第二场区220内。第二多晶硅栅条230在第二场区220上的延伸长度与第一多晶硅栅条130在第一场区120上的延伸长度相同。在本实施例中，为避免受到寄生电阻的影响，第一电阻结构R1和第二电阻结构R2除了有源区宽度和相应的N型(或者P型)注入区域宽度不同外，其他结构均应该相同。
第二场区220内的接触孔242和接触孔244用于与金属连线连接以实现所述第二电阻结构R1与其他器件的电性连接。
在本实施例中，第一电阻结构R1和第二电阻结构R2与半导体器件同步制备而成，也即第一有源区110和第二有源区210的制备与半导体器件的有源区为同步制备，第一多晶硅栅130和第二多晶硅栅230与半导体器件的多晶硅栅为同步制备。
第一电阻结构R1和第二电阻结构R2按照预设电路结构进行版图设计并电性连接形成测试电路。测试电路中，第一电阻结构R1所在支路的总电阻和第二电阻结构R2所在支路的总电阻相同，从而使得测试电路中流经每个第一电阻结构R1和第二电阻结构R2上的电流相同。因此，通过对第一电阻结构R1和第二电阻结构R2上的电压差值进行监测即可得到第一电阻结构R1和第二电阻结构R2的阻值差值变化情况。由于第一电阻结构R1和第二电阻结构R2中，除了有源区尺寸和相应的N型(或者P型)注入区域不同外，其他因素完全相同，造成多晶硅电阻的差异只有实际制备得到的多晶硅栅的宽度一个潜在原因，而造成多晶硅栅宽度不同的原因也只有浅沟槽隔离结构台阶高度一个。因此，通过该电压差值的变化情况能够监测到浅沟槽隔离结构台阶高度对独立有源区上的多晶硅栅的宽度的影响，从而可以通过调整多晶硅光刻的光刻胶厚度来减小浅沟槽隔离结构台阶高度对有源区上的多晶硅栅的宽度的影响程度。本实施例中的测试结构还具有结构简单，容易制备，不会增加生产成本和可以缩短生产周期的优点。
在一实施例中，可以对硅片上不同位置区域的测试结构进行监测，从而判断测量电压均匀性是否较好。如果均匀性较差，则表明多晶硅栅的宽度容易变化。这个宽度变化是由于多晶硅栅光刻的光刻胶厚度引起的，而这个厚度的变化是由于浅沟槽隔离结构台阶高度变化引起的。因此，根据测试结果即可说明当前使用的光刻胶厚度并不合适，从而可以对半导体器件的多晶硅栅的光刻胶厚度进行调整，调整至最优位置，以减少浅沟槽台阶高度变化导致多晶硅栅的宽度的明显变化，提高产品良率和产品稳定性。也即，本测试结构还可以对光刻工艺的稳定性进行监控。在另一实施例中，除了对同一片硅片上的不同位置的测试结构进行电压监测之外，还可以对不同硅片之间的测试结构的电压测量结果进行比较，或者对不同批次之间的测试结构的电压测试结果进行比较，以根据最终的测试电压的均匀性确定是否需要对光刻胶厚度进行调整，以使得最终得到的半导体器件的多晶硅栅的宽度为目标特征尺寸。
在一实施例中，第一电阻结构R1和第二电阻结构R2按照电桥电路电性连接形成测试电路。其连接示意图如图6所示，其电路版图设计如图7所示。该电桥电路中包括两条并联支路。两条并联支路上均并联设置有第一电阻结构R1和第二电阻结构R2。并且，两条并联支路上的两个电阻结构R1和R2的排列顺序相反。两条并联支路的两个交汇点J2和J3作为测试电压施加压点2和3。每条并联支路的两个电阻结构R1和R2之间的节点J1和J4则作为测量压点1和4。具体地，第一场区120上的接触孔和第二场区220上的接触孔通过金属连线310与压点1连接，通过金属连线320与压点2连接，通过金属连线330与压点3连接，并通过金属连线340与压点4连接。在本实施例中，为减少实际电路中寄生电阻的影响，需要保证各电路连接节点、金属连线相同且对称设置。也即金属连线320和330的结构(金属连线的宽度和长度)相同且对称设置，并且压点2和压点3同样为相同的结构且对称设置。金属连线310和340的结构相同且对称设置，并且压点2和压点3为相同的结构且对称设置。金属连线310、320、330和340均可以为铝条。在一实施例中，各压点通过第一层金属引出即可。如果无法满足设计需求，则再由通孔和第二层金属引出。
测试过程中，将电源设备的正负极连接在压点2和3上，从而对测试电路施加电压以使得测试电路工作。电源设备可以施加0～3V电压。在其他的实施例中，电源设备的施加电压可以根据需要设置。将电压测量设备的正负极连接在压点1和4上，以实现对第一电阻结构R1和第二电阻结构R2上的电压差值U0的监测。其中，U0的关系式为：
U0＝[(R1-R2)/(R1+R2)]*U。
在实际PCM测量过程中，可以对测试电路施加0～3V的扫描电压，测试对应的U0，得到的曲线斜率即为(R1-R2)/(R1+R2)。
在这两种电阻结构中，除了有源区的宽度和相应的N型(或者P型)注入区域的宽度不同外，其他因素完全相同，造成多晶硅电阻的差异只有多晶硅宽度一个潜在原因。造成这两种结构多晶硅宽度不同的因素，也只有浅沟槽隔离结构台阶高度一个。在浅沟槽隔离结构台阶高度处于正常值时，两种结构的多晶硅电阻因多晶硅宽度的固定差异也有一个固定差值。当浅沟槽隔离结构台阶高度发生波动时，这个差值也会随之波动。因此，通过该差值的变化可以监控浅沟槽隔离结构台阶高度波动对独立小尺寸有源区上的多晶硅宽度的影响，也可以用来评估多晶硅光刻的光刻胶厚度是否合适，也即多晶硅光刻的SWING设置是否处在最优位置。
本发明还提供一种基于上述任一实施例所述的测试结构的半导体器件的测试方法。图8为一实施例中的测试方法的流程图，该方法包括以下步骤：
S810，对测试电路施加电压以使得测试电路工作。
S820，测量第一电阻结构和第二电阻结构上的电压差值。
在一实施例中，可以先分别测量第一电阻结构和第二电阻结构上的电压值，然后二者做差得到两个电阻结构上的电压差值。在另一实施例中，当第一电阻结构和第二电阻结构按照电桥电路电性连接形成测试电路时(如6和图7)，只需要检测节点J1和节点J4两点之间(也即压点压点1和压点4之间)的电压差值即可，该电压差值即为第一电阻结构R1和第二电阻结构R2上的电压差值。
S830，根据电压差值的变化监控浅沟槽隔离结构台阶高度对多晶硅栅的宽度影响情况。
可以将同一硅片的不同测试结构上的电压差值的变压进行比较，也可以将不同硅片上的测试结构的电压差值进行比较或者对不同批次的测试结构的电压差值进行比较来监控浅沟槽隔离结构台阶高度对多晶硅栅的宽度的影响情况。
通过该电压差值的变化情况能够监测到浅沟槽隔离结构台阶高度对独立有源区上的多晶硅栅的宽度的影响，从而可以通过调整多晶硅光刻的光刻胶厚度来减小浅沟槽隔离结构台阶高度对有源区上的多晶硅栅的宽度的影响程度，以使得最终得到的半导体器件的多晶硅栅的宽度为目标特征尺寸。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。

Claims (10)

1.一种半导体器件的测试结构，其特征在于，包括：
第一电阻结构，所述第一电阻结构包括第一有源区和设置在所述第一有源区上的第一多晶硅栅；所述第一有源区的宽度大于预设宽度值；所述预设宽度值为所述半导体器件上的浅沟槽隔离结构台阶高度对多晶硅栅的宽度产生影响时的有源区宽度的临界值；所述第一多晶硅栅的设计宽度与所述半导体器件的多晶硅栅的设计宽度相同；和
第二电阻结构，所述第二电阻结构包括第二有源区和设置在所述第二有源区上的第二多晶硅栅；所述第二有源区的宽度小于所述预设宽度值；所述第二多晶硅栅的设计尺寸与所述第一多晶硅栅的设计尺寸相同；
其中，所述第一电阻结构和所述第二电阻结构按预设电路结构电性连接形成测试电路；所述测试电路中的所述第一电阻结构所在支路的总电阻和所述第二电阻结构所在支路的总电阻相等。
2.根据权利要求1所述的测试结构，其特征在于，所述预设电路结构为电桥电路；所述电桥电路包括两条并联支路；每一条并联支路上均串联设置所述第一电阻结构和所述第二电阻结构；两条并联支路上的两个电阻结构的排列顺序相反；两条并联支路的两个交汇点作为测试电压施加压点；每条并联支路的两个电阻结构之间的节点作为测量压点。
3.根据权利要求2所述的测试结构，其特征在于，两个所述测试电压施加压点的结构相同且对称设置；两个所述测量压点的结构相同且对称设置。
4.根据权利要求2所述的测试结构，其特征在于，所述第一电阻结构还包括围设于所述第一有源区四周的第一场区，所述第二电阻结构还包括围设于所述第二有源区四周的第二场区；所述第一多晶硅栅延伸至所述第一场区的长度和所述第二多晶硅栅延伸至所述第二场区的长度相同。
5.根据权利要求4所述的测试结构，其特征在于，所述第一场区和所述第二场区内均设置有接触孔；所述测试电压施加压点和所述测量压点均通过金属连线与对应的接触孔连接。
6.根据权利要求5所述的测试结构，其特征在于，两个所述测试电压施加压点与对应的接触孔之间的金属连线的结构相同且对称设置；两个所述测量压点与对应的接触孔之间的金属连线的结构相同且对称设置。
7.根据权利要求1所述的测试结构，其特征在于，所述预设宽度值为3微米。
8.根据权利要求1所述的测试结构，其特征在于，所述第一电阻结构和所述第二电阻结构均为N型或者P型非自对准硅化物电阻。
9.根据权利要求1所述的测试结构，其特征在于，所述测试结构设置于硅片的划片槽区域。
10.一种基于如权利要求1～9任一所述的测试结构的半导体器件的测试方法，包括：
对所述测试电路施加电压以使得所述测试电路工作；
测量所述第一电阻结构和所述第二电阻结构上的电压差值；以及
根据所述电压差值的变化监控浅沟槽隔离结构台阶高度对多晶硅栅的宽度的影响情况。
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