JPH098226A

JPH098226A - 半導体装置及びその製造方法

Info

Publication number: JPH098226A
Application number: JP14921195A
Authority: JP
Inventors: Hiroyuki Oba; 浩幸大場
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1995-06-15
Filing date: 1995-06-15
Publication date: 1997-01-10

Abstract

(57)【要約】【目的】半導体集積回路において無極性で、抵抗値を可
変する為の回路構成・素子の特性ばらつきに影響を受け
ずに、拡散抵抗の抵抗値を正確に実施できる安価な半導
体装置を提供する。【構成】Ｐ型シリコン基板１上に形成されたＮ型エピタ
キシャル層２において、そのＮ型エピタキシャル層２を
半導体集積回路の高位側電源に接続する高位側電源電極
３と、さらにＰ型不純物を拡散して形成したＰ型拡散層
４の両端にそれぞれ第１のコンタクト電極５および第２
のコンタクト電極６を有するＰ型拡散抵抗において、こ
のＰ型拡散抵抗の第１のコンタクト電極５および第２の
コンタクト電極６の中間部上に、絶縁膜７を介して設置
した第１の電極８を備えている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体装置及びその製造
方法に関し、特にトリミング抵抗回路及びトリミング方
法に関する。

【０００２】

【従来の技術】従来、オペレーションアンプを代表とす
る安価で高精度な電気特性を有する半導体集積回路の多
くは、製造時のモールド封入工程前に、半導体チップ内
に形成した拡散抵抗とツェナーザップダイオードとから
構成されたトリミング抵抗回路に、電気的な処理を施す
事によって、電気特性の合わせ込みを実施している。

【０００３】図５は、このような半導体集積回路におけ
る拡散抵抗を用いたトリミング抵抗回路の従来例を示す
回路図である。図５において、このトリミング抵抗回路
２０は、第１のトリミング回路端子２５と一端が接続さ
れた任意の抵抗値を有する第２の拡散抵抗２１と、その
他端に直列に接続され、かつ第２の拡散抵抗２１の抵抗
値より低抵抗値を有する複数の第３の拡散抵抗２２ａ〜
２２ｄの直列回路と、この直列回路の他端に接続された
第２のトリミング回路端子２６とを有する。

【０００４】更に、複数の第３の拡散抵抗２２ａ〜２２
ｄの各素子の両端には、複数の第２のツェナーザップダ
イオード２３ａ〜２３ｄが各々並列に接続され、これら
の第２のツェナーザップダイオード２３ａ〜２３ｄの両
端には、複数の第２のツェナーザップトリミング用電極
２４ａ〜２４ｅが用意されている。

【０００５】このようなトリミング抵抗回路は、オペレ
ーション・アンプ等の所望のアナログ回路特性の製造上
のばらつきを調整するため、このアナログ回路を構成し
た半導体基板内に、一組又は複数組形成されている。

【０００６】このトリミング抵抗回路２０において、ま
だトリミングを施していない状態では第１のトリミング
回路端子２５と第２のトリミング回路端子２６間の全抵
抗値は、第２の拡散抵抗２１と第３の複数の拡散抵抗２
２ａ〜２２ｄとの抵抗値の総和に相当する。

【０００７】このトリミング回路抵抗２０を対象とした
半導体集積回路の電気特性の合わせ込みは、半導体ウェ
ハのチェック工程において、ＬＳＩテスタによる半導体
集積回路の電気特性試験を実施する際に行われる。

【０００８】ここで、第１のトリミング回路端子２５と
第２のトリミング回路端子２６との間の全抵抗値は、複
数の第３の拡散抵抗２２ａ〜２２ｄと並列接続された、
複数の第２のツェナーザップダイオード２３ａ〜２３ｄ
の有するＰＮ接合を電気的に破壊し、これを短絡するこ
とで可変することができる。

【０００９】このＰＮ接合を破壊し短絡する方法とし
て、第２のツェナーザップトリミング用電極２４ａ〜２
４ｅに、複数の第２のツェナーザップダイオード２３ａ
〜２３ｄの逆方向降伏電圧を越える所定のパルス電圧を
供給することにより行われる。

【００１０】これにより、例えば第２の拡散抵抗２１の
抵抗値をＲ２１、複数の第３の拡散抵抗２２ａ〜２２ｄ
をそれぞれＲａ〜Ｒｄ、およびトリミングによって第２
のツェナーザップダイオード２３ａがのみ導通したとき
のオン抵抗をＲａ（ＯＮ）とすると、第１のトリミング
回路端子２５と第２のトリミング回路端子２６との間の
全抵抗値Ｒは次式に示される。

【００１１】Ｒ＝Ｒ２１＋Ｒｂ＋Ｒｃ＋Ｒｄ＋１／（１／Ｒａ＋１／Ｒａ（ＯＮ））・・・（１）このような例示したトリミング方法によって電気特性の
合わせ込みを実施した半導体集積回路は、破壊によって
短絡状態のツェナーザップダイオードのオン抵抗が長期
にわたって変化しないとされている為、高精度な電気特
性を安定に提供する目的で実際のオペアンプでは入力オ
フセット電圧の調整などにこの方法を採用している。

【００１２】

【発明が解決しようとする課題】上述した従来の半導体
集積回路における拡散抵抗を用いたトリミング抵抗回路
２０では、複数の第２のツェナーザップダイオード２３
ａ〜２３ｄに逆方向電圧を印加した時のＰＮ接合間の空
乏層による絶縁抵抗を利用する為、第１のトリミング回
路端子２５と第２のトリミング回路端子２６とには極性
が存在し、第２のトリミング回路端子２６から第１のト
リミング回路端子２５に向かって電流が流れるような回
路だけにしか使用できないという欠点がある。

【００１３】さらに、複数の第２のツェナーザップダイ
オード２３ａ〜２３ｄのＰＮ接合を電気的に破壊して短
絡状態にする時に、第２のツェナーザップトリミング用
電極２４ａ〜２４ｅから印加する所定のパルス電圧のＰ
−Ｐ値やパルス幅等のばらつき、および第２のツェナー
ザップダイオード２３ａ〜２３ｄの逆方向降伏電圧など
の各素子特性上のばらつきによって、ＰＮ接合破壊後の
オン抵抗値に許容値以上のばらつきが生じる問題が有
る。

【００１４】従って、トリミング実施後第１のトリミン
グ回路端子２５と第２のトリミング回路端子２６との間
の全抵抗値にもばらつきが生じ、抵抗値の微調整、およ
びこれによる半導体集積回路の電気特性の合わせ込みが
難しいという欠点がある。

【００１５】また、破壊して短絡状態にしたダイオード
のオン抵抗に直接電流が流れる構成となっているため、
オン抵抗値のばらつきは、直接全抵抗値に影響するとい
う欠点もある。

【００１６】以上のような諸問題点等に鑑み、本発明
は、次の各課題を挙げる。（１）流す電流に方向性がなく、どちらからでも電流が
流せるようにすること。

【００１７】（２）破壊して短絡状態にしたダイオード
素子等の抵抗値のばらつきが、直接全抵抗値に影響しな
いようにすること。（３）破壊のため印加する電圧の精度が直接全抵抗値に
影響しないようにすること。（４）抵抗値の微調整が、所望値に容易に行え、これに
よって半導体集積回路の電気特性を容易に合わせ込まれ
るようにすること。（５）半導体集積回路基板内に組み込み易い構成とする
こと。（６）破壊して短絡状態にしたダイオードの抵抗値が、
トリミング抵抗回路の全抵抗値に直接加わらないように
すること。（７）リニアに変化する抵抗値として、調整できるよう
にすること。（８）製造プロセスが増加しないで済むようにするこ
と。

【００１８】

【課題を解決するための手段】本発明の第１の構成は、
半導体基板に形成された所定の回路機能素子を調整する
トリミング抵抗回路を前記基板に備えた半導体装置にお
いて、前記半導体基板に形成した一導電型の半導体層
と、この半導体層に一電源電圧を印加するためのバイア
ス電極と、前記半導体層内に形成した逆導電型の半導体
領域と、この半導体領域の両端部分に各々形成された第
１，第２のコンタクト電極と、これら第１，第２のコン
タクト電極間に絶縁膜を介して形成した第１の電極と
を、前記トリミング抵抗回路が備えていることを特徴と
する。

【００１９】特に前記第１の電極は、所定の電極幅を有
し、かつ所定の間隔をおいて前記絶縁膜上に複数設けら
れていることを特徴とする。

【００２０】本発明の第２の構成は、半導体基板に形成
された所定の回路機能素子を調整するトリミング抵抗回
路を前記基板に備えた半導体装置において、前記半導体
基板に形成した一導電型の半導体層と、この半導体層に
一電源電圧を印加するためのバイアス電極と、前記半導
体層内に形成した逆導電型の半導体領域と、この半導体
領域の両端部分に各々形成された第１，第２のコンタク
ト電極と、これら第１，第２のコンタクト電極間に絶縁
膜を介して形成した第１の電極と、前記第１の電極と他
の電源電圧とに接続される終端抵抗と、前記第１の電極
と前記一電源電圧とに接続されるツェナーザップダイオ
ードとを、前記トリミング抵抗回路が備えていることを
特徴とする。

【００２１】特に前記第１の電極は、所定の電極幅を有
し、かつ所定の間隔をおいて前記絶縁膜上に複数設けら
れ、これに応じて前記終端抵抗及び前記ツェナーザップ
ダイオードが各々設けられていることを特徴とする。

【００２２】本発明の第３の構成は、半導体基板に形成
された所定の回路機能素子を、トリミング抵抗回路で調
整する工程を備えた半導体装置の製造方法において、前
記トリミング抵抗回路を構成する第１の電極に所定の制
御電圧を印加して、前記第１の電極下に絶縁膜を介在し
た半導体領域に空乏層を発生させることにより、抵抗値
を可変としていることを特徴とする半導体装置の製造方
法。

【００２３】

【実施例】図１（Ａ），（Ｂ）は本発明の第１の実施例
の可変拡散抵抗の平面図、そのＡ−Ａ′線の矢視断面図
である。

【００２４】図１（Ａ），（Ｂ）において、この実施例
はＰ型シリコン基板１上に形成されたＮ型エピタキシャ
ル層２を半導体集積回路の高位側電源に接続するための
高位側バイアス電源電極３と、エピタキシャル層内２に
Ｐ型不純物を拡散して形成したＰ型拡散層４と、この両
端にそれぞれ形成した第１のコンタクト電極５および第
２のコンタクト電極６とを備えたＰ型拡散抵抗におい
て、第１のコンタクト電極５と第２のコンタクト電極６
との中間部上に、絶縁膜７を介して設置した第１の電極
８を備えている。

【００２５】このようなＰ型拡散抵抗は、特にアナログ
回路を構成した半導体基板内に必要に応じて、一組もし
くは複数組形成される。

【００２６】図２は図１の各電極３，５，６，８に所定
のバイアス電圧を印加した場合の可変拡散抵抗の動作を
示す接続図である。

【００２７】図２において、拡散抵抗の高位側電源電極
３は高位側電源９が接続され、高位側電源９には半導体
集積回路の回路動作に必要な所定の最高電源電圧を設定
し、さらに第１の電極８は、半導体集積回路の外部から
拡散抵抗の抵抗値を設定する為の可変制御電源１０が接
続される。なお高位側電源９と可変制御電源１０の低位
側およひ半導体集積回路のＰ型シリコン基板１は接地す
る。

【００２８】また拡散抵抗の第１のコンタクト電極５と
第２のコンタクト電極６とに所定のバイアス電圧を印加
する為に、この場合には第１のコンタクト電極６は電流
計１１を介して測定用電源１２に接続し、第２のコンタ
クト電極６は直接接地した事例で説明する。尚、測定用
電源の一端は接地されている。

【００２９】図２に示す配線接続において、可変制御電
源１０の電圧を可変する事で拡散抵抗の第１のコンタク
ト電極と第２のコンタクト電極との間の抵抗値の可変を
実施する。

【００３０】図２の第１の電極８付近の断面構造に注目
すると、第１の電極８は金属、介在する絶縁膜７は絶縁
体、その下のＰ型拡散層は半導体というように、ＭＩＳ
構造を形成している。

【００３１】そこで、可変制御電源１０の電圧をＶＣ、
測定用電源１２をＶとして、常にＶＣ＞Ｖの関係を保た
せると、絶縁膜７を介した第１の電極８とＰ型拡散層４
との間にかかる電位によって、第１の電極８の直下部分
のＰ型拡散層４中における絶縁膜７との界面近傍に空乏
層１３が発生するため、第１の電極８の直下部分におけ
るＰ型拡散層４の断面積が見かけ上減少し、空乏層１３
が発生した領域近傍の抵抗値が増加する。

【００３２】第１の電極８の近傍以外のＰ型拡散層４
は、これらの空乏層の影響を受けない為、拡散抵抗の第
１のコンタクト電極５と第２のコンタクト電極６との間
の抵抗値は、第１の電極８に制御電圧ＶＣを印加するこ
とによって発生した空乏層１３によって拡散抵抗と抵抗
値を可変することが可能となる。

【００３３】図３は図２の各電極５，６に所定の電圧を
印加した場合における可変拡散抵抗の効果を示す特性図
である。同図において、縦軸は拡散抵抗変動率〔パーセ
ント〕，横軸は第１の電極８に印加する可変制御電圧
〔Ｖ〕である。特性１８は第１の電極８の電極幅Ｌ２の
場合で、特性１９は第１の電極８の電極幅Ｌ１の場合で
ある。ここで、Ｌ２＞Ｌ１となっている。電極幅とは図
２における第１の電極８の左右方向の幅のことである。

【００３４】ここでは、一例として第１の電極８の電極
幅がＬ１＜Ｌ２の関係になる条件で、第１の電極８に印
加する電圧が０Ｖにおける抵抗値を基準とした、拡散抵
抗の第１のコンタクト電極５と第２のコンタクト電極６
との間の抵抗変動率を示す。

【００３５】第１の電極８に接続された可変制御電源１
０の電圧を０Ｖから２０Ｖまで正方向に増加させるにつ
れて抵抗値もまた増加しており、Ｐ型拡散層４に発生し
た空乏層１３によって拡散抵抗の抵抗値が０から３又は
４パーセントまで制御出来ることが明らかである。

【００３６】さらに、第１の電極８の電極幅に注目する
と、電極幅が細くなるにつれて特性の抵抗値の傾きが緩
やかになるが、これは電極幅が細くなるにつれて第１の
電極８直下部分に発生する空乏層１３の領域が狭くな
り、空乏層１３の堆積変化も小さくなるところから推測
できる。従って、あらかじめ電極幅の条件設定を行うこ
とにより、正確に目的の抵抗値に合わせ込むことが可能
となる。

【００３７】また、この可変拡散抵抗は、空乏層によっ
て抵抗値の可変を行い、従来例のようにダイオードを用
いていない為、通常の拡散抵抗と同様に無極性で使用す
る事ができる。

【００３８】さらに、破壊して短絡した領域に流れる電
流によって抵抗値が定まることがなく、破壊条件等が抵
抗値に影響することがなく、またＭＩＳ素子として半導
体基板内に他の素子と共に組み込み易い構成となってい
る。

【００３９】この実施例の拡散抵抗は、可変制御電源１
０の電圧ＶＣを、外付けの電源により適切な電圧値に調
整した状態で使用される。

【００４０】この実施例によれば、第１の電極を複数形
成し、それぞれの電極に所定の電圧を印加して、空乏層
を形成すれば、さらに調整幅の広い抵抗値が得られる。

【００４１】本発明の第２の実施例のトリミング抵抗回
路を示す図４（Ａ），（Ｂ）を参照すると、この実施例
は第１の電極８ａ，８ｂ，８ｃ，８ｄが複数であること
及び複数の終端抵抗１６ａ，１６ｂ，１６ｃ，１６ｄ，
複数のツェナーザップダイオード１４ａ，１４ｂ，１４
ｃ，１４ｄ，複数のトリミング用電極１５ａ，１５ｂ，
１５ｃ，１５ｄがあること以外図１と共通する。但し、
コンタクト電極５，６に接続される配線は図４（Ａ）で
は省略してある。

【００４２】第１の電極８ａ，８ｂ，８ｃ，８ｄは共通
の電極幅を有し、互いに離間して、絶縁膜７を介してコ
ンタクト電極５，６間に形成されている。

【００４３】この実施例の拡散抵抗は、第１のコンタク
ト電極と第２のコンタクト電極との間に等間隔に複数の
第１の電極８ａ〜８ｄを備え、これらは複数のツェナー
ザップダイオード１４ａ〜１４ｄの陽極側および複数の
終端抵抗１６ａ〜１６ｄに各々接続され、これらの終端
抵抗はいずれも接地され、複数のツェナーザップダイオ
ード１４ａ〜１４ｄの陰極側およびＮ型エピタキシャル
層２に備えられた高位側電極３は、半導体集積回路の高
位側電源９に接続される。

【００４４】図４に示されるような配線接続において、
複数の終端抵抗１６ａ〜１６ｄが、複数のツェナーザッ
プダイオード１４ａ〜１４ｄを電気的に短絡した後のオ
ン抵抗値より十分高抵抗値になるよう設定すると、複数
のツェナーザップダイオード１４ａ〜１４ｄが正常な状
態では、複数の第１の電極８ａ〜８ｄは複数の終端抵抗
１６ａ〜１６ｄを介して接地されているが、複数のツェ
ナーザップダイオード１４ａ〜１４ｄのいずれかが短絡
された状態では、これに対応した第１の電極８ａ〜８ｄ
には高位側電源９の電圧が印加される。

【００４５】従って、複数のツェナーザップダイオード
１４ａ〜１４ｄが短絡されると、高位側電源９の印加電
圧によって複数の第１の電極直下部分のＰ型拡散層４に
空乏層が発生し、第１の実施例の同じ仕組みにて抵抗値
を可変させることができる。ツェナーザップダイオード
の短絡数を増加させることにより、抵抗値を大きくする
ことができる。

【００４６】また複数の第１の電極８ａ〜８ｄが同一の
電極幅を有した条件で、複数のツェナーザップダイオー
ド１４ａ〜１４ｄを短絡した場合、複数の第１の電極８
ａ〜８ｄ直下部分には同一サイズの空乏層を発生させる
ことができるため、図５に示した従来のトリミング回路
２０と同様に、一定量の微少抵抗値毎に拡散抵抗の抵抗
値をステップ的に可変することが可能である。

【００４７】さらに図３の特性図で示したように、複数
の第１の電極８ａ〜８ｄの電極幅を狭くするほど可変量
が小さくなるため、これを狭くすることにより複数のツ
ェナーザップダイオード１４ａ〜１４ｄを短絡したとき
のオン抵抗のばらつきおよび高位側電源９の電源変動に
よる、複数の第１の電極８ａ〜８ｄにバイアスされる制
御電圧のばらつきに影響を強く受けずに、正確に目的の
抵抗値に合わせ込むことが可能となる。

【００４８】尚、この実施例によれば、ダイオードの破
壊数により、ステップ状に抵抗値を変化させる方法であ
るが、この他に電源９の電圧を可変する方法を印加する
ことにより、連続的な変化が可能となる。この場合は、
電極３に印加する電圧は、電源９と切り離し、別に印加
する必要がある。

【００４９】尚、第１，第２の実施例において、Ｐ型は
Ｎ型に、Ｎ型はＰ型に各々変換することができ、この場
合は電極３は低位側電極となり、またダイオード１４ａ
等の極性は逆になり、電源９も低位側電源となる。

【００５０】

【発明の効果】以上の通り、本発明によれば、空乏層を
形成することにより、抵抗値を可変するため、回路素子
の特性上のばらつきの影響を受けずに、正確に所望の抵
抗値を可変できるようになり、上述した（１）乃至
（８）の各課題がことごとく達成された。

【図面の簡単な説明】

【図１】（Ａ），（Ｂ）は本発明の第１の実施例の平面
図、Ａ−Ａ′線矢視断面図である。

【図２】第１の実施例の抵抗値を可変にする状態を示す
断面図である。

【図３】第１の実施例の特性を示す特性図である。

【図４】（Ａ），（Ｂ）は本発明の第２の実施例の平面
図、Ｂ−Ｂ′線矢視断面図である。

【図５】従来のトリミング抵抗回路を示す回路図であ
る。

【符号の説明】

１Ｐ型シリコン基板２Ｎ型エピタキシャル層３高位側電源電極４Ｐ型拡散層５第１のコンタクト電極６第２のコンタクト電極７絶縁膜８第１の電極９高位側電源１０可変制御電源１１電流計１２測定用電源１３空乏層１４ａ，１４ｂ，１４ｃ，１４ｄ第１のツェナーザ
ップダイオード１５ａ，１５ｂ，１５ｃ，１５ｄ第１のツェナーザ
ップトリミング用電極１６ａ，１６ｂ，１６ｃ，１６ｄ終端抵抗１８，１９特性２０トリミング回路２１第１の拡散抵抗２２ａ，２２ｂ，２２ｃ，２２ｄ第３の拡散抵抗２３ａ，２３ｂ，２３ｃ，２３ｄ第２のツェナーザ
ップダイオード２４ａ，２４ｂ，２４ｃ，２４ｄ第２のツェナーザ
ップトリミング用電極２５第１のトリミング回路端子２６第２のトリミング回路端子

Claims

【特許請求の範囲】

【請求項１】半導体基板に形成された所定の回路機能
素子を調整するトリミング抵抗回路を前記基板に備えた
半導体装置において、前記半導体基板に形成した一導電
型の半導体層と、この半導体層に一電源電圧を印加する
ためのバイアス電極と、前記半導体層内に形成した逆導
電型の半導体領域と、この半導体領域の両端部分に各々
形成された第１，第２のコンタクト電極と、これら第
１，第２のコンタクト電極間に絶縁膜を介して形成した
第１の電極とを、前記トリミング抵抗回路が備えている
ことを特徴とする半導体装置。
【請求項２】前記第１の電極は、所定の電極幅を有
し、かつ所定の間隔をおいて前記絶縁膜上に複数設けら
れている請求項１記載の半導体装置。
【請求項３】半導体基板に形成された所定の回路機能
素子を調整するトリミング抵抗回路を前記基板に備えた
半導体装置において、前記半導体基板に形成した一導電
型の半導体層と、この半導体層に一電源電圧を印加する
ためのバイアス電極と、前記半導体層内に形成した逆導
電型の半導体領域と、この半導体領域の両端部分に各々
形成された第１，第２のコンタクト電極と、これら第
１，第２のコンタクト電極間に絶縁膜を介して形成した
第１の電極と、前記第１の電極と他の電源電圧とに接続
される終端抵抗と、前記第１の電極と前記一電源電圧と
に接続されるツェナーザップダイオードとを、前記トリ
ミング抵抗回路が備えていることを特徴とする半導体装
置。
【請求項４】前記第１の電極は、所定の電極幅を有
し、かつ所定の間隔をおいて前記絶縁膜上に複数設けら
れ、これに応じて前記終端抵抗及び前記ツェナーザップ
ダイオードが各々設けられている請求項３記載の半導体
装置。
【請求項５】半導体基板に形成された所定の回路機能
素子を、トリミング抵抗回路で調整する工程を備えた半
導体装置の製造方法において、前記トリミング抵抗回路
を構成する第１の電極に所定の制御電圧を印加して、前
記第１の電極下に絶縁膜を介在した半導体領域に空乏層
を発生させることにより、抵抗値を可変としていること
を特徴とする半導体装置の製造方法。